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TWI692851B - 半導體元件及其製作方法 - Google Patents

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TWI692851B
TWI692851B TW105141092A TW105141092A TWI692851B TW I692851 B TWI692851 B TW I692851B TW 105141092 A TW105141092 A TW 105141092A TW 105141092 A TW105141092 A TW 105141092A TW I692851 B TWI692851 B TW I692851B
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陳俊隆
廖琨垣
彭翔鴻
黃偉豪
洪慶文
黃志森
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聯華電子股份有限公司
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Abstract

本發明披露一種製作半導體元件的方法。提供一基板，包含一第一區域，設有一第一電晶體、一第二區域，設有一第二晶體、一溝渠絕緣區域、一電阻形成區域。第一層間介電層覆蓋第一、第二區域與電阻形成區域。接著於第一、第二區域及電阻形成區域上形成一電阻材料層及一蓋層。圖案化蓋層及電阻材料層，於第一、第二區域上形成第一硬遮罩圖案，於電阻形成區域形成第二硬遮罩圖案。非等向性蝕刻電阻材料層。於基板上沉積第二層間介電層。利用遮罩及第一硬遮罩圖案圖案化第二層間介電層及第一層間介電層，形成接觸洞。

Description

半導體元件及其製作方法
本發明係有關於一種製作半導體元件的方法，特別是有關於一種整合薄膜電阻製程以製作出低阻值區域互連接觸件的方法。
隨著半導體積體電路技術不斷地改進，半導體晶片具有更小且更複雜的電路設計。由於產品創新的要求，每個晶片區域中的功能器件的數量和密度不斷增加。
半導體晶片中包括許多的半導體電子元件，例如，電晶體，透過內連線結構進行互連，構成完整的功能電路。然而，由於上述半導體電子元件的尺寸越來越小，使得接觸洞可能對不準下方的導電區域，例如閘極或汲極/源極摻雜區，導致接觸阻值增加，影響到元件性能。
本發明一實施例揭露一種製作半導體元件的方法。首先提供一基板，包含一第一區域，其中設有一第一電晶體、一第二區域，其中設有一第二晶體、一溝渠絕緣區域，絕緣該第一區域與該第二區域、一電阻形成區域，以及一第一層間介電層，覆蓋該第一區域、該第二區域與該電阻形成區域。該第一電晶體包含選自一第一閘極及一第一汲極/源極摻雜區的一第一端點，該第二電晶體包含選自一第二閘極及一第二汲極/源極摻雜區的一第二端點。接著於該第一區域、該第二區域及該電阻形成區域上形成一電阻材料層及一蓋層。再圖案化該蓋層及該電阻材料層，於該第一區域及該第二區域上方形成一第一硬遮罩圖案，於該電阻形成區域上方形成一第二硬遮罩圖案。然後，非等向性蝕刻該電阻材料層。再於該基板上沉積一第二層間介電層。再利用一遮罩及該第一硬遮罩圖案圖案化該第二層間介電層及該第一層間介電層，形成一接觸洞。該接觸洞顯露出該第一端點、該第二端點，及該溝渠絕緣區域。
本發明另一實施例揭露一種製作半導體元件的方法。首先同樣提供一基板，包含一第一區域，其中設有一第一電晶體、一第二區域，其中設有一第二晶體、一溝渠絕緣區域，絕緣該第一區域與該第二區域、一電阻形成區域，以及一第一層間介電層，覆蓋該第一區域、該第二區域與該電阻形成區域。該第一電晶體包含選自一第一閘極及一第一汲極/源極摻雜區的一第一端點，該第二電晶體包含選自一第二閘極及一第二汲極/源極摻雜區的一第二端點。接著於該第一區域、該第二區域及該電阻形成區域上形成一電阻材料層及一蓋層。然後，圖案化該蓋層及該電阻材料層，於該溝渠絕緣區域上方形成一硬遮罩圖案，於該電阻形成區域上方形成一薄膜電阻。再於該硬遮罩圖案及該薄膜電阻上沉積一第二層間介電層。再利用一遮罩及該硬遮罩圖案圖案化該第二層間介電層及該第一層間介電層，形成一第一接觸洞及一第二接觸洞。該第一接觸洞顯露出該第一汲極/源極摻雜區，該第二接觸洞顯露出該第二汲極/源極摻雜區。
本發明另一方面揭露一種半導體元件，包含一基板，包含一第一區域，其中設有一第一電晶體、一第二區域，其中設有一第二晶體、一溝渠絕緣區域，絕緣該第一區域與該第二區域，及一電阻形成區域，其中該第一電晶體包含選自一第一閘極及一第一汲極/源極摻雜區的一第一端點，該第二電晶體包含選自一第二閘極及一第二汲極/源極摻雜區的一第二端點。一第一層間介電層，覆蓋該第一區域、該第二區域與該電阻形成區域。一薄膜電阻，設於該電阻形成區域上，該薄膜電阻包含一電阻材料層及一蓋層，該蓋層設於該電阻材料層上。一硬遮罩圖案，位於該第一區域及該第二區域上，該硬遮罩圖案包含該電阻材料層。一第二層間介電層，覆蓋該硬遮罩圖案、該薄膜電阻及該第一層間介電層。一接觸洞，貫穿該第二層間介電層、該蓋層、該電阻材料層及該第一層間介電層，顯露出該第一端點及/或該第二端點。一區域互連接觸件，設於該接觸洞中。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在本發明的以下詳細描述中，所參考的圖式亦構成說明書的一部分，其例示出可具體實踐本發明的實施例。這些實施例已描述足夠的細節以使本領域的技術人員能夠實踐本發明。其它實施例可以被利用，並且可以做出結構，邏輯和電性上的變化而不脫離本發明的範圍。下面的詳細說明，因此，不被視為具有限制意義，並且本發明的範圍是由所附申請專利範圍而定。
在進一步的描述優選實施例之前，以下先針對全文中使用的特定用語進行說明。
用語“蝕刻”在本文中通常用來描述圖案化材料的製程，使得在蝕刻完成後的材料的至少一部分能被留下。例如，應該理解的是，蝕刻矽的方法通常包括在矽上面以曝光及顯影技術圖案化一光阻層，然後從不被光阻層保護的區域去除矽。因此，在蝕刻過程完成，由光阻保護的區域的矽會留下。然而，在另一實例中，刻蝕也可以指不使用光阻的方法，但在蝕刻過程完成後仍留下至少一部分的材料。
上面的說明用來從區分“刻蝕”及“去除”。當“蝕刻”一材料，該材料的至少一部分在處理結束後被保留。與此相反，“去除”材料時，基本上未被保護或遮蓋的所有材料層是在過程中除去。然而，在一些實施例中，“去除”被認為是一個廣義的用語，可以包括刻蝕。“圖案化”一詞通常包括微影製程及蝕刻製程。
全文中所描述的“基底”、“半導體基底”或“晶圓”，最常見的應該是矽基底或矽晶圓。然而，“基底”或“晶圓”也可以是指任何半導體材料，例如鍺、砷化鎵、磷化銦等。
請參閱第1圖至第8圖，其為依據本發明一實施例所繪示的一種製造半導體元件的方法剖面示意圖。如第1圖所示，首先提供一基底10，例如，矽基底。根據本發明一實施例，基底10包含一複數個主動區域AA1 ~AA4 以及一電阻形成區域RA。在基底10的主表面10a上，形成有複數個溝渠絕緣區域TI1 ~TI3 ，用來絕緣複數個主動區域AA1 ~AA4 ，其中溝渠絕緣區域TI1 設於主動區域AA1 與主動區域AA2 之間，溝渠絕緣區域TI2 設於主動區域AA3 與主動區域AA4 之間，而電阻形成區域RA位於溝渠絕緣區域TI3 正上方。
根據本發明一實施例，在主動區域AA1 中設有一電晶體T1 ，在主動區域AA2 中設有一電晶體T2 ，在主動區域AA3 中設有一電晶體T3 ，在主動區域AA4 中設有一電晶體T4 。另外，在溝渠絕緣區域TI2 上設有一通過閘極PG。
根據本發明一實施例，電晶體T1 包含一閘極結構MG1 及一汲極/源極摻雜區SD1 ，電晶體T2 包含一閘極結構MG2 及一汲極/源極摻雜區SD2 ，電晶體T3 包含一閘極結構MG3 及一汲極/源極摻雜區SD3 ，電晶體T4 包含一閘極結構MG4 及一汲極/源極摻雜區SD4 。根據本發明一實施例，各汲極/源極摻雜區SD1 ~ SD4 中可以設有一磊晶層，例如SiP磊晶層、SiC磊晶層或SiGe磊晶層。根據本發明一實施例，各汲極/源極摻雜區SD1 ~ SD4 中還可以設有一矽化金屬層。
根據本發明一實施例，各閘極結構MG1 ~MG4 上可以選擇形成有一犧牲層(圖未示)，但不限於此。此外，各閘極結構MG1 ~MG4 的側壁上，可以形成有側壁子。根據本發明一實施例，電晶體T1 ~T4 可以是鰭式電晶體(FinFET)，閘極結構MG1 ~MG4 可以利用置換金屬閘極(RMG)製程形成，但不限於此。
根據本發明一實施例，在基底10上形成有一第一層間介電層12，覆蓋所述複數個主動區域AA1 ~AA4 以及電阻形成區域RA。根據本發明一實施例，第一層間介電層12可以包氧化矽或低介電常數材料，但不限於此。
第1圖顯示第一層間介電層12經過平坦化製程後的結構，其中所述平坦化製程可以是一化學機械研磨製程。根據本發明一實施例，第一層間介電層12與各閘極結構MG1 ~MG4 上表面切齊。
如第2圖所示，接著於第一層間介電層12上全面沉積一緩衝介電層22。緩衝介電層22直接接觸第一層間介電層12及顯露出的各閘極結構MG1 ~MG4 上表面。接著，於緩衝介電層22上全面沉積一電阻材料層24，再於電阻材料層24上全面沉積一蓋層26。根據本發明一實施例，緩衝介電層22可以包含氧化矽等，電阻材料層24可以包含氮化鈦、氮化鉭、矽化鉻或鎳鉻合金等，蓋層26可以包含氮化矽等，但不限於此。
如第3圖所示，進行一微影及蝕刻製程，圖案化蓋層26及電阻材料層24，於主動區域AA1 、主動區域AA2 、主動區域AA3 上方分別形成一硬遮罩圖案HM1 、硬遮罩圖案HM2 、硬遮罩圖案HM3 ，於電阻形成區域RA上方形成一硬遮罩圖案HM4 。根據本發明一實施例，各硬遮罩圖案HM1 ~HM4 均包含部分的蓋層26及部分的電阻材料層24。根據本發明一實施例，上述蝕刻製程可以包含非等向性乾蝕刻製程。
如第4圖所示，進行一非等向性蝕刻製程，例如，濕蝕刻製程，非等向性蝕刻各硬遮罩圖案HM1 ~HM4 的電阻材料層24，如此使各硬遮罩圖案HM1 ~HM4 的電阻材料層24向內退縮，形成底切結構C1 ~C4 。根據本發明一實施例，在完成上述非等向性蝕刻製程後，即於第一層間介電層12上形成一薄膜電阻TR。
如第5圖所示，接著，於基板10上沉積一第二層間介電層14。根據本發明一實施例，第二層間介電層14可以包氧化矽或低介電常數材料，但不限於此。根據本發明一實施例，第二層間介電層14覆蓋住各硬遮罩圖案HM1 ~HM4 的蓋層26，直接接觸並覆蓋住緩衝介電層22，並且填入各硬遮罩圖案HM1 ~HM4 的底切結構C1 ~C4 。根據本發明一實施例，第二層間介電層14不直接接觸到第一層間介電層12。
如第6圖所示，接著，於第二層間介電層14上形成一光阻圖案30，其具有開口30a及開口30b，其中，開口30a位於主動區域AA1 與主動區域AA2 之間，且與溝渠絕緣區域TI1 重疊。根據本發明一實施例，開口30a可以與主動區域AA1 與主動區域AA2 部分重疊。開口30b位於主動區域AA3 與溝渠絕緣區域TI2 之間，且與主動區域AA3 、溝渠絕緣區域TI2 部分重疊。
然後，利用光阻圖案30以及硬遮罩圖案HM1 ~HM3 共同做為一蝕刻抵擋遮罩，進行一非等向性乾蝕刻製程，經由開口30a及開口30b向下蝕刻第二層間介電層14、緩衝介電層22及第一層間介電層12，形成接觸洞40a及接觸洞40b。其中接觸洞40a顯露出電晶體T1 的汲極/源極摻雜區SD1 、電晶體T2 的汲極/源極摻雜區SD2 ，及汲極/源極摻雜區SD1 與汲極/源極摻雜區SD2 之間的溝渠絕緣區域TI1 。接觸洞40b顯露出電晶體T3 的汲極/源極摻雜區SD3 及溝渠絕緣區域TI2 。隨後，去除光阻層30。
如第7圖所示，繼續於基底10上形成一光阻圖案50，其具有開口50a及開口50b，其中，開口50a位於通過閘極PG的正上方，開口50b位於薄膜電阻TR的正上方。然後，進行一非等向性乾蝕刻製程，經由開口50a向下蝕刻第二層間介電層14、緩衝介電層22及部分的閘極，形成一可與接觸洞40b連通的接觸洞40c。同時，經由開口50b向下蝕刻第二層間介電層14及硬遮罩圖案HM4 ，以形成一電阻接觸開孔40d，顯露出薄膜電阻TR的一端點。根據本發明一實施例，電阻接觸開孔40d不會貫穿電阻材料層24。隨後，將光阻圖案50去除。
如第8圖所示，於電阻接觸開孔40d及接觸洞40a、40b、40c中填入一導電材料層60，例如氮化鈦或鎢等，再進行一化學機械研磨製程，去除電阻接觸開孔40d及接觸洞40a、40b、40c外的導電材料層60，如此於電阻接觸開孔40d中形成一電阻接觸件60c，並於接觸洞40a中形成一區域互連接觸件60a，於接觸洞40b、40c中形成一區域互連接觸件60b。
請參閱第9圖至第15圖，其為依據本發明另一實施例所繪示的一種製造半導體元件的方法剖面示意圖。如第9圖所示，同樣的，提供一基底10，例如，矽基底。根據本發明一實施例，基底10包含一複數個主動區域AA1 ~AA4 以及一電阻形成區域RA。在基底10的主表面10a上，形成有複數個溝渠絕緣區域TI1 ~TI3 ，用來絕緣複數個主動區域AA1 ~AA4 ，其中溝渠絕緣區域TI1 設於主動區域AA1 與主動區域AA2 之間，溝渠絕緣區域TI2 設於主動區域AA3 與主動區域AA4 之間，而電阻形成區域RA位於溝渠絕緣區域TI3 正上方。
根據本發明一實施例，在主動區域AA1 中設有一電晶體T1 ，在主動區域AA2 中設有一電晶體T2 ，在主動區域AA3 中設有一電晶體T3 ，在主動區域AA4 中設有一電晶體T4 。另外，在溝渠絕緣區域TI2 上設有一通過閘極PG。
根據本發明一實施例，電晶體T1 包含一閘極結構MG1 及一汲極/源極摻雜區SD1 ，電晶體T2 包含一閘極結構MG2 及一汲極/源極摻雜區SD2 ，電晶體T3 包含一閘極結構MG3 及一汲極/源極摻雜區SD3 ，電晶體T4 包含一閘極結構MG4 及一汲極/源極摻雜區SD4 。根據本發明一實施例，各汲極/源極摻雜區SD1 ~ SD4 中可以設有一磊晶層，例如SiP磊晶層、SiC磊晶層或SiGe磊晶層。根據本發明一實施例，各汲極/源極摻雜區SD1 ~ SD4 中還可以設有一矽化金屬層。
根據本發明一實施例，各閘極結構MG1 ~MG4 上可以選擇形成有一犧牲層(圖未示)，但不限於此。此外，各閘極結構MG1 ~MG4 的側壁上，可以形成有側壁子。根據本發明一實施例，電晶體T1 ~T4 可以是鰭式電晶體(FinFET)，閘極結構MG1 ~MG4 可以利用置換金屬閘極(RMG)製程形成，但不限於此。
根據本發明一實施例，在基底10上形成有一第一層間介電層12，覆蓋所述複數個主動區域AA1 ~AA4 以及電阻形成區域RA。根據本發明一實施例，第一層間介電層12可以包氧化矽或低介電常數材料，但不限於此。
第9圖顯示第一層間介電層12經過平坦化製程後的結構，其中所述平坦化製程可以是一化學機械研磨製程。根據本發明一實施例，第一層間介電層12與各閘極結構MG1 ~MG4 上表面切齊。
如第10圖所示，接著於第一層間介電層12上全面沉積一緩衝介電層22。緩衝介電層22直接接觸第一層間介電層12及顯露出的各閘極結構MG1 ~MG4 上表面。接著，於緩衝介電層22上全面沉積一電阻材料層24，再於電阻材料層24上全面沉積一蓋層26。根據本發明一實施例，緩衝介電層22可以包含氧化矽等，電阻材料層24可以包含氮化鈦、氮化鉭、矽化鉻或鎳鉻合金等，蓋層26可以包含氮化矽等，但不限於此。
如第11圖所示，進行一微影及蝕刻製程，圖案化蓋層26及電阻材料層24，於溝渠絕緣區域TI1 、溝渠絕緣區域TI2 、主動區域AA4 上方分別形成一硬遮罩圖案HM1 及一硬遮罩圖案HM2 ，同時於電阻形成區域RA上方直接形成一薄膜電阻TR。根據本發明一實施例，各硬遮罩圖案HM1 ~HM2 均包含部分的蓋層26及部分的電阻材料層24。根據本發明一實施例，上述蝕刻製程可以包含非等向性乾蝕刻製程。
如第12圖所示，接著，於基板10上沉積一第二層間介電層14。根據本發明一實施例，第二層間介電層14可以包氧化矽或低介電常數材料，但不限於此。根據本發明一實施例，第二層間介電層14覆蓋住各硬遮罩圖案HM1 ~HM2 ，直接接觸並覆蓋住緩衝介電層22，並且覆蓋住薄膜電阻TR。根據本發明一實施例，第二層間介電層14不直接接觸到第一層間介電層12。
如第13圖所示，接著，於第二層間介電層14上形成一光阻圖案70，其具有開口70a～70d，其中，開口70a對準電晶體T1 的汲極/源極摻雜區SD1 ，開口70b對準電晶體T2 的汲極/源極摻雜區SD2 ，開口70c對準電晶體T3 的汲極/源極摻雜區SD3 ，開口70d對準電晶體T4 的汲極/源極摻雜區SD4 。
然後，利用光阻圖案70以及硬遮罩圖案HM1 ~HM2 共同做為一蝕刻抵擋遮罩，進行一非等向性乾蝕刻製程，經由開口70a～70d向下蝕刻第二層間介電層14、緩衝介電層22及第一層間介電層12，形成接觸洞80a～80d。其中接觸洞80a顯露出電晶體T1 的汲極/源極摻雜區SD1 ，接觸洞80b顯露出電晶體T2 的汲極/源極摻雜區SD2 ，接觸洞80c顯露出電晶體T3 的汲極/源極摻雜區SD3 ，接觸洞80d顯露出電晶體T4 的汲極/源極摻雜區SD4 。隨後，去除光阻層70。
如第14圖所示，繼續於基底10上形成一光阻圖案90，其具有開口90a～90c，其中，開口90a位於硬遮罩圖案HM1 及溝渠絕緣區域TI1 的正上方，開口90b位於硬遮罩圖案HM2 的正上方，開口90c位於薄膜電阻TR的正上方。然後，進行一非等向性乾蝕刻製程，經由開口90a～90c向下蝕刻第二層間介電層14及蓋層26，形成一可與接觸洞80a、80b連通的連接開口80e，一可與接觸洞80c、80d連通的連接開口80f，及一電阻接觸開孔80g。電阻接觸開孔80g，顯露出薄膜電阻TR的一端點。根據本發明一實施例，連接開口80e顯露出硬遮罩圖案HM1 的電阻材料層24，而連接開口80f顯露出硬遮罩圖案HM2 的電阻材料層24。
根據本發明一實施例，電阻接觸開孔80g也可以利用另一光罩單獨定義形成。電阻接觸開孔80g不會貫穿電阻材料層24。隨後，將光阻圖案90去除。
如第15圖所示，於電阻接觸開孔80g、接觸洞80a～80d及連接開口80e、80f中填入一導電材料層100。然後，進行一化學機械研磨製程，去除第二層間介電層14的上表面上的導電材料層100，例如氮化鈦或鎢，如此於電阻接觸開孔80g中形成一電阻接觸件100c，並於接觸洞80a～80b及連接開口80e形成一區域互連接觸件100a、接觸洞80c～80d及連接開口80f中形成一區域互連接觸件100b。根據本發明一實施例，區域互連接觸件100a直接接觸到硬遮罩圖案HM1 的電阻材料層24，且區域互連接觸件100b直接接觸到硬遮罩圖案HM2 的電阻材料層24。
根據本發明一實施例，區域互連接觸件100a跨越溝渠絕緣區域TI1 ，並且直接接觸硬遮罩圖案HM1 中的電阻材料層24。區域互連接觸件100b跨越溝渠絕緣區域TI2 ，並且直接接觸硬遮罩圖案HM2 中的電阻材料層24。
請參閱第16圖及第17圖，其中第16圖例示將第15圖中的區域互連接觸件100b應用於二輸入反或（two-input NOR）閘電路的佈局示意圖，第17圖為第16圖中沿著切線I-I’所示的剖面示意圖。
如第16圖所示，二輸入反或閘電路包括複數條閘極WL1 ～WL4 ，其與鰭狀結構F1 ～F4 交錯，構成數個電晶體，例如NMOS電晶體Na及Nb、PMOS電晶體Pa及Pb。透過金屬層圖案201～205可以提供對應的訊號，例如，輸入點a的訊號係透過金屬層圖案202耦合至閘極WL3 ，輸入點b的訊號係透過金屬層圖案203耦合至閘極WL2 ，VDD 訊號可透過金屬層圖案201及接觸結構301耦合至PMOS電晶體Pb的一端點，VSS 訊號可透過金屬層圖案204及接觸結構302耦合至NMOS電晶體Na及Nb共享的一端點，Z輸出點則是透過金屬層圖案205及區域互連接觸件303耦合至NMOS電晶體Nb的一端點。
從第17圖可看出，區域互連接觸件303類似第15圖中的區域互連接觸件100b，跨過兩個閘極WL2 、WL3 ，區域互連接觸件303並與橫跨於閘極WL2 、WL3 上的電阻材料層424直接接觸。在完成區域互連接觸件303之後，可以沉積介電層510，例如氮摻雜碳化矽（nitrogen-doped carbide, NDC），及金屬層間介電層512，然後於金屬層間介電層512及介電層510中形成金屬層圖案205，使其電連接至區域互連接觸件303。
請參閱第18圖，其例示將第15圖中的區域互連接觸件100b應用於二輸入反及（two-input NAND）閘電路的佈局示意圖，其中相同的區域或元件仍沿用相同的符號來表示。
如第18圖所示，二輸入反及閘電路同樣包括複數條閘極WL1 ～WL4 ，其與鰭狀結構F1 ～F4 交錯，構成數個電晶體，例如NMOS電晶體Na及Nb、PMOS電晶體Pa及Pb。透過金屬層圖案201～205可以提供對應的訊號，例如，輸入點a的訊號係透過金屬層圖案202耦合至閘極WL2 ，輸入點b的訊號係透過金屬層圖案203耦合至閘極WL3 ，VDD 訊號可透過金屬層圖案201及接觸結構301耦合至PMOS電晶體Pa及Pb共享的一端點，VSS 訊號可透過金屬層圖案204及接觸結構302耦合至NMOS電晶體Nb的一端點，Z輸出點則是透過金屬層圖案205及區域互連接觸件303耦合至PMOS電晶體Pa的一端點及PMOS電晶體Pb的一端點。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底10a‧‧‧主表面12‧‧‧第一層間介電層14‧‧‧第二層間介電層22‧‧‧緩衝介電層24‧‧‧電阻材料層26‧‧‧蓋層30‧‧‧光阻圖案30a、30b‧‧‧開口40a、40b、40c‧‧‧接觸洞40d‧‧‧電阻接觸開孔50‧‧‧光阻圖案50a、50b‧‧‧開口60‧‧‧導電材料層60a、60b‧‧‧區域互連接觸件60c‧‧‧電阻接觸件70‧‧‧光阻圖案70a～70d‧‧‧開口80a～80d‧‧‧接觸洞80e、80f‧‧‧連接開口80g‧‧‧電阻接觸開孔90‧‧‧光阻圖案90a～90c‧‧‧開口100‧‧‧導電材料層100a～100b‧‧‧區域互連接觸件100c‧‧‧電阻接觸件AA1~AA4‧‧‧主動區域RA‧‧‧電阻形成區域T1~T4‧‧‧電晶體MG1~MG4‧‧‧閘極結構PG‧‧‧通過閘極SD1~ SD4‧‧‧汲極/源極摻雜區TI1~TI3‧‧‧溝渠絕緣區域C1~C4‧‧‧底切結構HM1~HM4‧‧‧硬遮罩圖案201～205‧‧‧金屬層圖案301、302‧‧‧接觸結構303‧‧‧區域互連接觸件WL1～WL4‧‧‧閘極F1～F4‧‧‧鰭狀結構a、b‧‧‧輸入點Z‧‧‧輸出點Pa、Pb‧‧‧PMOS電晶體Na、Nb‧‧‧NMOS電晶體412‧‧‧電阻材料層510‧‧‧介電層512‧‧‧金屬層間介電層
第1圖至第8圖為依據本發明一實施例所繪示的一種製造半導體元件的方法剖面示意圖。 第9圖至第18圖為依據本發明另一實施例所繪示的一種製造半導體元件的方法剖面示意圖。
10‧‧‧基底
10a‧‧‧主表面
12‧‧‧第一層間介電層
14‧‧‧第二層間介電層
22‧‧‧緩衝介電層
24‧‧‧電阻材料層
26‧‧‧蓋層
40a、40b、40c‧‧‧接觸洞
40d‧‧‧電阻接觸開孔
50‧‧‧光阻圖案
60‧‧‧導電材料層
60a、60b‧‧‧區域互連接觸件
60c‧‧‧電阻接觸件
AA1~AA4‧‧‧主動區域
RA‧‧‧電阻形成區域
T1~T4‧‧‧電晶體
MG1~MG4‧‧‧閘極結構
PG‧‧‧通過閘極
SD1~SD4‧‧‧汲極/源極摻雜區
TI1~TI3‧‧‧溝渠絕緣區域
HM1~HM4‧‧‧硬遮罩圖案

Claims (21)

  1. 一種製作半導體元件的方法，包含： 提供一基板，包含一第一區域，其中設有一第一電晶體、一第二區域，其中設有一第二晶體、一溝渠絕緣區域，絕緣該第一區域與該第二區域、一電阻形成區域，以及一第一層間介電層，覆蓋該第一區域、該第二區域與該電阻形成區域，其中該第一電晶體包含選自一第一閘極及一第一汲極/源極摻雜區的一第一端點，該第二電晶體包含選自一第二閘極及一第二汲極/源極摻雜區的一第二端點； 於該第一區域、該第二區域及該電阻形成區域上形成一電阻材料層及一蓋層； 圖案化該蓋層及該電阻材料層，於該第一區域及該第二區域上方形成一第一硬遮罩圖案，於該電阻形成區域上方形成一第二硬遮罩圖案； 非等向性蝕刻該電阻材料層； 於該基板上沉積一第二層間介電層；以及 利用一遮罩及該第一硬遮罩圖案圖案化該第二層間介電層及該第一層間介電層，形成一接觸洞，其中該接觸洞顯露出該第一端點、該第二端點，及該溝渠絕緣區域。
  2. 如申請專利範圍第1項所述的製作半導體元件的方法，其中另包含：        於該電阻材料層與該第一層間介電層之間形成一緩衝介電層。
  3. 如申請專利範圍第2項所述的製作半導體元件的方法，其中所述利用該遮罩及該第一硬遮罩圖案圖案化該第二層間介電層及該第一層間介電層，形成該接觸洞，包含：        蝕刻貫穿未被該遮罩及該第一硬遮罩圖案覆蓋的該第二層間介電層、該緩衝介電層及該第一層間介電層，如此形成該接觸洞。
  4. 如申請專利範圍第1項所述的製作半導體元件的方法，其中在非等向性蝕刻該電阻材料層之後，即於該第一層間介電層上形成一薄膜電阻。
  5. 如申請專利範圍第4項所述的製作半導體元件的方法，其中另包含：        蝕刻貫穿該第二層間介電層及該第二硬遮罩層，以形成一電阻接觸開孔，顯露出該薄膜電阻的一端點。
  6. 如申請專利範圍第5項所述的製作半導體元件的方法，其中在形成該電阻接觸開孔之後，該方法該另包含：        於該電阻接觸開孔及該接觸洞中填入一導電材料層；以及        進行一化學機械研磨製程，去除該電阻接觸開孔及該接觸洞外的該導電材料層，如此於該電阻接觸開孔中形成一電阻接觸件，並於該接觸洞中形成一區域互連接觸件。
  7. 如申請專利範圍第5項所述的製作半導體元件的方法，其中該電阻接觸開孔貫穿該電阻材料層，但不貫穿該緩衝介電層。
  8. 如申請專利範圍第1項所述的製作半導體元件的方法，其中該電阻材料層包含氮化鈦、氮化鉭、矽化鉻或鎳鉻合金。
  9. 如申請專利範圍第1項所述的製作半導體元件的方法，其中該蓋層包含氮化矽。
  10. 一種製作半導體元件的方法，包含： 提供一基板，包含一第一區域，其中設有一第一電晶體、一第二區域，其中設有一第二晶體、一溝渠絕緣區域，絕緣該第一區域與該第二區域、一電阻形成區域，以及一第一層間介電層，覆蓋該第一區域、該第二區域與該電阻形成區域，其中該第一電晶體包含選自一第一閘極及一第一汲極/源極摻雜區的一第一端點，該第二電晶體包含選自一第二閘極及一第二汲極/源極摻雜區的一第二端點； 於該第一區域、該第二區域及該電阻形成區域上形成一電阻材料層及一蓋層； 圖案化該蓋層及該電阻材料層，於該溝渠絕緣區域上方形成一硬遮罩圖案，於該電阻形成區域上方形成一薄膜電阻； 於該硬遮罩圖案及該薄膜電阻上沉積一第二層間介電層；以及 利用一遮罩及該硬遮罩圖案圖案化該第二層間介電層及該第一層間介電層，形成一第一接觸洞及一第二接觸洞，其中該第一接觸洞顯露出該第一汲極/源極摻雜區，該第二接觸洞顯露出該第二汲極/源極摻雜區。
  11. 如申請專利範圍第10項所述的製作半導體元件的方法，其中另包含：        於該電阻材料層與該第一層間介電層之間形成一緩衝介電層。
  12. 如申請專利範圍第11項所述的製作半導體元件的方法，其中所述利用一遮罩及該硬遮罩圖案圖案化該第二層間介電層及該第一層間介電層，形成該第一接觸洞及該第二接觸洞，包含：        蝕刻貫穿未被該遮罩及該硬遮罩圖案覆蓋的該第二層間介電層、該緩衝介電層及該第一層間介電層。
  13. 如申請專利範圍第12項所述的製作半導體元件的方法，其中另包含：        去除該硬遮罩圖案正上方的該第二層間介電層，形成一連接開口，連通該第一接觸洞及該第二接觸洞。
  14. 如申請專利範圍第13項所述的製作半導體元件的方法，其中另包含：        蝕刻貫穿該第二層間介電層及該蓋層，以形成一電阻接觸開孔，顯露出該薄膜電阻的一端點。
  15. 如申請專利範圍第14項所述的製作半導體元件的方法，其中在形成該電阻接觸開孔之後，該方法該另包含：        於該電阻接觸開孔、該第一接觸洞、該第二接觸洞及該連接開口中填入一導電材料層；以及        進行一化學機械研磨製程，去除該第二層間介電層的上表面上的該導電材料層，如此於該電阻接觸開孔中形成一電阻接觸件，並於該第一接觸洞、該第二接觸洞及該連接開口中形成一區域互連接觸件。
  16. 如申請專利範圍第15項所述的製作半導體元件的方法，其中該緩衝介電層直接接觸該第一閘極及該第二閘極，該電阻材料層直接接觸該緩衝介電層，且該蓋層直接接觸該電阻材料層。
  17. 如申請專利範圍第15項所述的製作半導體元件的方法，其中該區域互連接觸件直接接觸該硬遮罩圖案中的該電阻材料層。
  18. 一種半導體元件，包含：        一基板，包含一第一區域，其中設有一第一電晶體、一第二區域，其中設有一第二晶體、一溝渠絕緣區域，絕緣該第一區域與該第二區域，及一電阻形成區域，其中該第一電晶體包含選自一第一閘極及一第一汲極/源極摻雜區的一第一端點，該第二電晶體包含選自一第二閘極及一第二汲極/源極摻雜區的一第二端點；        一第一層間介電層，覆蓋該第一區域、該第二區域與該電阻形成區域； 一薄膜電阻，設於該電阻形成區域上，該薄膜電阻包含一電阻材料層及一蓋層，該蓋層設於該電阻材料層上； 一硬遮罩圖案，位於該第一區域及該第二區域上，該硬遮罩圖案包含該電阻材料層； 一第二層間介電層，覆蓋該硬遮罩圖案、該薄膜電阻及該第一層間介電層； 一接觸洞，貫穿該第二層間介電層、該蓋層、該電阻材料層及該第一層間介電層，顯露出該第一端點及/或該第二端點；以及 一區域互連接觸件，設於該接觸洞中。
  19. 如申請專利範圍第18項所述的半導體元件，其中另包含一介電緩衝層，設於該電阻材料層與該第一層間介電層之間。
  20. 如申請專利範圍第18項所述的半導體元件，其中該電阻材料層包含氮化鈦、氮化鉭、矽化鉻或鎳鉻合金。
  21. 如申請專利範圍第18項所述的半導體元件，其中該蓋層包含氮化矽。
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