CN102456617A

CN102456617A - 形成自对准局部互连的方法和由此形成的结构

Info

Publication number: CN102456617A
Application number: CN2011103299238A
Authority: CN
Inventors: C·W·考伯格三世; D·V·霍拉克; S·波诺斯; 杨智超; 范淑贞; S·K·卡纳卡萨巴帕西
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2010-10-27
Filing date: 2011-10-27
Publication date: 2012-05-16
Also published as: US8124525B1

Abstract

本发明的实施例提供了一种形成自对准局部互连的方法和由此形成的结构。所述方法包括：在一个或更多个半导体器件上沉积导电材料覆盖层；生成覆盖导电材料覆盖层的一部分的局部互连的图案；去除导电材料覆盖层的未被局部互连的图案覆盖的剩余部分；通过导电材料覆盖层的该部分形成局部互连以连接一个或更多个半导体器件。

Description

形成自对准局部互连的方法和由此形成的结构

技术领域

本发明一般地涉及半导体器件制造领域，并具体涉及形成自对准局部互连的方法和由此形成的结构。

背景技术

形成例如场效应晶体管的半导体器件的接触和/或局部互连的现有过程一般涉及以下步骤：在半导体器件顶部沉积然后平面化绝缘的前金属介电(“pre-metal dielectric，PMD”)层；在PMD层的顶部上形成一个或更多个接触和/或局部互连掩模以便在PMD层内部生成孔或者开口的图案；以及把导电材料镶嵌到PMD层中的这些孔或者开口中以形成接触(contact，CA)和/或局部互连(local interconnect，LI)。

长久以来，特别是随着被接触的结构的尺寸收缩到100nm以下，上面的“接触孔蚀刻”方法的过程控制正变得日益困难和问题重重。例如，观察到的工艺问题涉及：1)一般由氮化物制成的栅极侧壁薄膜和/或间隔物(spacer)的腐蚀；和2)在CA/LI孔的底部处衬底/硅化物的腐蚀。栅极侧壁薄膜用来保护栅极不短路到CA/LI，所以当图像尺寸和叠加共同使得CA/LI与栅极重叠时，这些薄膜的腐蚀可能导致器件产率的降低和泄漏电流的增大。类似地，衬底/硅化物腐蚀也可能导致泄漏。而且，因为在工艺中使用的覆盖蚀刻(blanket etching)的速率一般非常高，所以在非常小的空间中很难实现零到微小的腐蚀。在光刻工艺期间，为了确保图像质量，特征必须被印制得大于其期望的最终尺寸，并且随后所印制的特征在蚀刻工艺期间必须被收缩。这个收缩过程的控制正变为日益减小的孔的主要挑战，所述孔在整个图像尺寸的较大部分上具有可变性。通过特征尺寸/放置控制很难避免上面的问题。

解决上面问题的一种方法是在PMD层下方添加蚀刻停止层。由氮化物制成的衬垫(liner)最初被用于此目的。但是，在可以和对22nm及以上节点来说常见的那些相比拟的尺寸，所要求厚度的氮化物很快将栅极到栅极的间隙填充。结果，经常要求增加的氮化物过蚀刻作为CA/LI形成工艺的一部分。其他的解决上面的问题的方法可以包括使用其他类型的蚀刻停止层，例如具有不同于氮化物的性质的HfSiOx。但是，除了在PMD蚀刻之后去除HfSiOx的工艺的可靠性尚待证明以外，使用HfSiOx还可能给器件添加不希望的电容(因为HfSiOx的介电常数非常高)。

发明内容

本发明的实施例提供了一种形成局部互连、特别是自对准局部互连的方法。更具体地，所述方法包括以下步骤：在一个或更多个半导体器件上沉积导电材料覆盖层(blanket layer)；生成覆盖所述导电材料覆盖层的一部分的局部互连图案；去除所述导电材料覆盖层的未被所述局部互连图案覆盖的剩余部分；和通过所述导电材料覆盖层的所述被覆盖的部分形成局部互连，所述局部互连连接所述一个或更多个半导体器件。

在一个实施例中，半导体器件是具有源极/漏极区域和栅极电极以及毗邻所述栅极电极的间隔物的场效应晶体管，所述方法还包括在栅极电极的顶部上沉积绝缘盖层(cap layer)，并且在所述一个或更多个场效应晶体管中的至少一个的所述源极/漏极区域中形成硅化物。

在一个实施例中，沉积导电材料覆盖层包括在所述间隔物和所述一个或更多个场效应晶体管中的至少一个的所述源极/漏极区域中的硅化物的顶部上直接沉积所述导电材料覆盖层。在另一个实施例中，生成所述局部互连的图案包括通过光刻工艺在光刻胶材料中在相对于所述盖层的位置中形成所述局部互连的图案。

根据一个实施例，所述方法还包括在在光刻胶材料中形成所述局部互连的图案之前抛光所述导电材料覆盖层，直到所述盖层被露出为止。

在一个实施例中，所述导电材料覆盖层包括直接在第二导电材料层的顶部上形成的第一导电材料层，所述第一导电材料不同于所述第二导电材料，并且具有至少相等或者更小的电阻。例如，第一导电材料可以是钨(W)并且第二导电材料是可以是铝(Al)，第二导电材料层对所述一个或更多个半导体器件提供衬垫。在另一实施例中，去除所述导电材料覆盖层的所述剩余部分包括施加第一选择性蚀刻工艺以去除所述第一导电材料和第二选择性蚀刻工艺以去除所述第二导电材料，对于所述一个或更多个半导体器件，所述第二选择性蚀刻工艺具有比所述第一选择性蚀刻工艺更好的选择性。

根据一个实施例，所述方法还包括在形成所述局部互连以后去除所述一个或更多个场效应晶体管的所述间隔物，由此在所述局部互连和所述栅极电极之间生成开口。在一个实施例中，所述方法还包括沉积覆盖所述局部互连的介电层，其中，沉积所述介电层仅部分地填充所述局部互连和所述栅极电极之间的开口，而不完全封闭所述开口。在另一个实施例中，所述方法还包括平面化所述介电层并在其顶部上形成至少一个金属接触(metal contact)，其中，所述至少一个金属接触与所述局部互连相接触。

根据本发明的另一个实施例，提供了用于例如场效应晶体管的半导体器件的局部互连结构。该结构包括无边界的自对准到场效应晶体管的间隔物的互连。在一个实施例中，场效应晶体管的间隔物在CA/LI形成之后被去除，在场效应晶体管的栅极电极和局部互连之间留下空气间隙(air gap)或者隧道。

附图说明

结合附图，从下列对优选实施例的详细描述，将更全面地理解和领会本发明，在附图中：

图1是根据本发明实施例在半导体结构的制造过程期间该半导体结构的顶视图和剖视图的示范说明；

图2是根据本发明实施例在半导体结构制造过程期间在图1中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图3是根据本发明实施例在半导体结构制造过程期间在图2中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图4是根据本发明实施例在半导体结构制造过程期间在图3中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图5是根据本发明实施例在半导体结构制造过程期间在图4中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图6是根据本发明实施例在半导体结构制造过程期间在图5中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图7a和图7b是根据本发明实施例在半导体结构制造过程期间在图6中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图8a和图8b是根据本发明实施例在半导体结构制造过程期间在图7中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图9是根据本发明实施例在半导体结构制造过程期间在图5中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图10是根据本发明实施例在半导体结构制造过程期间在图9中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图11是根据本发明实施例在半导体结构制造过程期间在图2中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；

图12是根据本发明实施例在半导体结构制造过程期间在图11中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明；和

图13是根据本发明实施例在半导体结构制造过程期间在图12中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。

将会理解，为了说明清晰和简洁的目的，附图中的元素不一定按比例绘制。例如，为了清晰的目的，某些元素的尺寸可能被相对于其他元素的尺寸被夸大。

具体实施例

在下列的详细描述中，为了提供对本发明的各种实施例的透彻理解给出了许多具体细节。但是，要理解没有这些具体细节也可以实施本发明的实施例。

为了不模糊本发明的精髓和/或实施例的展示，在下面的详细描述中，为了展示和/或说明的目的，本领域已知的某些处理步骤和/或操作可能已被组合在一起，并且在某些实例中，可能未被详细地描述。在其他实例中，本领域已知的某些处理步骤和/或操作可能根本未被描述。此外，某些公知的器件处理技术可能未被详细描述，并且在某些实例中，为了不模糊本发明的精髓和/或实施例的描述，可能参考引用其他出版的文章、专利、和/或公开的专利申请。要理解下列的描述可能专注于本发明各种实施例的区别特征和/或元素。

图1是根据本发明实施例在半导体结构制造过程期间该半导体结构的顶视图和剖视图的示范说明。为了更好理解和进一步领悟，图1也包括该半导体结构的透视图，尽管在下面的实施例详细描述中将只对该结构的顶视图和剖视图进行参照和相关描述。出于同样的预期目的，贯穿本申请其他的附图也可以包括半导体结构的透视图。

为了制造可以是例如半导体芯片、晶圆或者其一部分的半导体结构100，本发明的实施例提供了以半导体衬底101开始的制造方法。所述方法包括在半导体衬底101中形成一个或更多个有源硅岛102。有源硅岛102可以为了在其上构建场效应晶体管(FET)而形成，场效应晶体管一般至少包括沟道区域，以及和沟道区域相邻的源极区域和漏极区域，并且，有源硅岛102被形成为被一个或更多个浅沟槽隔离(STI)区域103隔离。本发明的实施例还可以包括在有源硅岛102中在沟道区域上方形成一个或更多个栅极电极，其可以共同形成栅极电极线104，栅极介电层被置于栅极电极线104和有源硅岛102之间。栅极介电层(未示出)可以由二氧化硅(SiO2)、HfO、HfSiOxNy或者其他合适的材料构成。栅极电极线104可以由例如金属的导电材料制成，并且可以被盖层105盖封。盖层105可以由例如Si₃N₄的氮化硅或者其他合适的绝缘材料制成，并且可以适于用作下面参考图3更详细地讨论的后续阶段中的抛光停止层。在一个实施例中，为了提高下面参考图9讨论的间隔物去除工艺期间的选择性，盖层105优选地由化学和热稳定材料制成，例如能够耐受标准氮化物间隔物去除工艺条件的碳化硅SiC或者氮化硅碳SiCN。此后，栅极电极线104和其顶部上的盖层105可以被共同称为栅极堆叠106。如图1中所示，半导体结构100可以包括一个或更多个FET组，例如FET组100a、100b和100c，并且每一组可以共享相同的栅极堆叠106。

图2是根据本发明实施例在半导体结构100制造过程期间在图1中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。在形成如图1中所示的栅极堆叠106之后，可以使用本领域已知的线前端(front-end-of-line，FEOL)技术，与栅极堆叠106的侧壁相邻地形成栅极间隔物201。间隔物201可以是单层间隔物或者具有不同层的相同或者不同材料的多层间隔物。例如，间隔物201可以由氮化物和/或氧化物材料层制成。结果，栅极电极104可以被介电盖层105和绝缘间隔物201包封。单独地和/或随后，FET组100a、100b和100c的源极和漏极区域可以经历自对准硅化(salicidation)工艺，其在硅岛102的上表面上形成了例如硅化镍的硅化物202。硅化物202改善了FET组100a、100b和100c的源极和漏极区域的导电性。

在形成如图2中所示的栅极堆叠106和周围的栅极间隔物201之后，常规上可以在衬底101的顶部上沉积绝缘的前金属介电(“PMD”)材料层以覆盖FET组或者器件100a、100b和100c。随后，在PMD层内部可以生成接触孔或者局部互连开口，并且，通过利用金属或者导电材料填充这些孔或者开口可以形成接触或者局部互连。但是，根据本发明的实施例，在这个阶段不是形成绝缘PMD层，在这个阶段可以在衬底101和FET器件100a、100b和100c的顶部上沉积覆盖导电层，覆盖导电层包含用于局部互连的适当材料。

图3是根据本发明实施例在半导体结构100制造过程期间在图2中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。更具体地，本发明的实施例包括沉积导电材料覆盖层301以覆盖包括衬底101和FET器件100a、100b和100c的半导体结构100的大部分区域。例如，覆盖导电层301可以至少覆盖要形成接触和/或局部互连的区域。在一个实施例中，覆盖导电层301可以具有一厚度以使其不仅覆盖衬底101而且覆盖位于栅极电极线104顶部上的盖层105。换句话说，半导体结构100的整个上表面可以被覆盖导电层301覆盖。

导电层301的材料可以包括例如铝、镍、铜、钨或者其多层形式的组合。例如，导电层301可以由对下方结构提供衬垫的薄铝(Al)层顶部上的钨(W)层制成。这种多层形式的结构可以有助于下面参考图4更详细地描述的这个导电层301的选择性蚀刻工艺。依赖于用于导电层301的材料类型，导电层301的沉积可以通过电镀工艺、化学汽相沉积工艺、溅射工艺、任何现有或者将来开发的工艺和/或其组合来进行。

在形成覆盖导电层301之后，本发明的一个实施例可以包括通过例如化学机械抛光(CMP)工艺来抛光导电层301的上表面以产生平坦的上表面302。在CMP工艺期间，由例如先前描述的氮化硅制成的盖层105可以起到抛光停止层的作用，使得CMP工艺在栅极电极线104的顶部上的盖层105被露出时停止。栅极电极线104的顶部上所有的绝缘盖层105优选地都通过CMP工艺被露出，并且，为了确保这一点，可能出现绝缘盖层105的某种水平的腐蚀，但是这种腐蚀在一定程度上可接受。

根据本发明的另一实施例，在形成覆盖导电层301之后，代表接触和/或局部互连的形状的光刻胶图案可以直接在导电层301的顶部上形成而不通过CMP工艺露出盖层105，其工艺稍后参考图11到图13更详细地示出。在这个实施例中，导电层301，在图11中被示为导电层1011，可以具有高于盖层105的上表面的上表面。

图4是根据本发明实施例在半导体结构100制造过程期间在图3中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。例如，一旦所有的绝缘盖层105被露出(现在被局部互连材料的导电层301包围)，则代表要形成的接触和/或局部互连的形状的光刻胶图案401可在表面302的顶部上被形成。预期没有接触和局部互连的区域不被光刻胶图案401覆盖并保持露出。

例如，作为非限制性例子，光刻胶图案401可以包括用于无边界局部互连的光刻胶形状401b和用于部分有界的局部互连的光刻胶图案401a。使用光刻胶图案401(包括401a和401b)作为保护掩模，导电层301的露出部分可以被蚀刻掉。优选地，导电层301的蚀刻通过反应离子蚀刻工艺(RIE)或者对硅化物202(图2)有选择性的任何其他适当的技术进行，从而引起影响FET器件100a、100b和100c的源极和漏极的导电性的最小损害。例如，钨(W)和铝(Al)的组合可用作导电层301。虽然钨(W)一般可以优选为用于低电阻接触或者局部互连的材料，但是钨(W)下方的铝(Al)层可以提高针对硅化物202的蚀刻选择性，从而减小直接蚀刻对硅化物202有选择性的钨时由于过蚀刻所致的对硅化物202的潜在损害。同时，为了使局部互连的电阻增加最小化，可以使用薄铝层。

在一个实施例中，可以通过例如仔细选择和调整所施加的化学物质为各向异性来进行或者设计导电层301的蚀刻工艺，从而产生在可接受范围内的斜度。此外，对于图4中所示的情况，通过调整例如光刻胶形状401a和中心FET组100b的盖层105之间的距离，局部互连和栅极电极线之间的间隔也可以被适当地设计。在其他的实例中，某些局部互连，例如由光刻胶形状401b代表的局部互连，可以跨过多个硅岛并在例如STI 103的隔离物的顶部上形成。

图5是根据本发明实施例在半导体结构100制造过程期间在图4中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。在通过例如RIE工艺蚀刻掉露出且未被保护的导电层301以后，可以使用任何公知的溶剂剥离或者去除光刻胶图案401，从而露出下方的局部互连结构501a和501b。更具体地，由光刻胶图案401b形成的局部互连501b可以是和栅极堆叠106不具有边界的无边界LI，而由光刻胶图案401a形成的局部互连501a则可以是和中央FET中的栅极堆叠106具有边界的部分有界LI，中央FET是FET组100b的一部分。不同于接触孔需要和下方的FET器件正确对准的形成局部互连的任何常规方式，根据上面描述的本发明的实施例形成的局部互连结构501a和501b自对准到下方FET器件的栅极电极或者电极线，因为它们被直接沉积在这些器件上，栅极电极顶部上的材料通过平面化工艺去除。

图6是根据本发明实施例在半导体结构100制造过程期间在图5中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。在通过去除未被保护的导电层301形成局部互连501a和501b之后，本发明的实施例包括沉积例如介电材料的绝缘材料层601来覆盖半导体衬底101以及到目前为止在其上形成的一些或者全部结构和器件，包括局部互连501a和501b以及盖层105。随后，绝缘层601的高度可以通过抛光被降低，在策略上再次使用盖层105作为抛光停止层。例如，通过抛光，绝缘层601的高度可以被降低到具有和盖层105以及局部互连501a和501b的上表面共平面的表面602。

图7a和图7b是根据本发明实施例在半导体结构100制造过程期间在图6中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。在绝缘层601被沉积并被使得与局部互连501a和501b共平面以后，到栅极电极线104和局部互连501a和501b的金属接触(或“过孔”)可以在该结构的顶部上形成。例如，在图6中所示的步骤以后，可以首先在结构100的顶部上形成层间介电膜或者层(“ILD”)701。随后，可以采用常规的光刻和蚀刻工艺在ILD层701内部生成接触孔。例如，可以首先在ILD层701的顶部上涂敷光刻胶层702。然后，可以在光刻胶层702中图案化一个或更多个接触孔，随后通过蚀刻把这些接触孔转移到下方的ILD层701中。

例如，可以使一个接触孔703露出局部互连501b(图7a)，可以使另一接触孔704露出栅极电极线104(图7b)。在图7a中，接触孔703被示出为在ILD层701中直接制造，这露出了下方的局部互连501b。在某些实例中，由于图7a中所示的未对准所致，接触孔703可能不利地露出了盖层105的一部分。尽管如此，通过在ILD层701的蚀刻期间仔细地施加适当的选择性蚀刻工艺，可以避免对盖层105的蚀刻或者破坏。又例如，如图7b中所示，通过施加光刻胶图案702作为选择性地去除ILD层701和在FET组100a的位置覆盖栅极电极线104的绝缘盖层105的保护者，可以制造接触孔704。依赖于接触孔704的尺寸，间隔物201的某个部分也可以被露出和蚀刻。在盖层105下方的栅极电极线104露出以后，可能在栅极电极线104的一定水平的过蚀刻以后，蚀刻可以停止。在一个实施例中，通过施加两个蚀刻工艺可以制造接触孔703和704。例如，一个掩膜可用来蚀刻接触孔703和704直到露出盖层105为止。然后，不同的掩膜可被用来仅重新露出接触孔704，并继续蚀刻底部的盖层105以露出栅极电极104从而完成接触孔704的蚀刻。

图8a和图8b是根据本发明实施例在半导体结构100制造过程期间在图7a和7b中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。例如，在形成ILD层701和在被光刻胶图案702露出的区域中执行选择性蚀刻，并去除光刻胶图案702之后，例如铜、镍、钨或者任何其他合适材料的导电材料可以被沉积到在ILD层701内部形成的开口中以形成金属接触。更具体地，例如，金属接触803可被形成为与FET组100b和FET组100c之间的局部互连501b接触(图8a)，并且金属接触804可以被形成为与FET组100a的栅极电极线104接触(图8b)。

或者，根据本发明的另一实施例，在形成图5中所示的半导体结构100以后，在工艺中可以采取步骤以产生半导体结构100的额外特征，例如将降低FET的电容的特征。

图9是根据本发明实施例在半导体结构100的制造过程期间在图5中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。更具体地，在形成图5所示的局部互连501a和501b之后，可以通过选择性去除工艺部分地或者全部地去除与栅极堆叠106相邻的栅极间隔物201，以便在栅极堆叠106与局部互连501a和/或501b之间生成空气间隙902。通常，由于空气具有与例如氮化物的间隔物材料相比更低的介电常数，通过用空气至少部分地替代间隔物201，半导体器件100将具有栅极电极线104与局部互连501之间的减小的寄生电容。

在本实施例中，在图2所示的栅极间隔物201的前述形成期间，可以适当地选择间隔物201的材料，以有利于这个阶段的选择性去除工艺。可以通过选择性各向同性蚀刻工艺执行间隔物201的去除。下面是根据本发明的一些实施例可以用于去除间隔物的四种可能组合和相应化学物质的表格。本领域技术人员将理解，在形成栅极堆叠和局部互连之间的空气间隙时，本发明的实施例不限于此方面，也可以使用其他材料和化学物质组合。在表格中，“偏移间隔物(offset spacer)”是在某些实施例中可以置于间隔物材料(例如图2中的201)下面并且保护栅极免受“间隔物条”化学物质损害的间隔物(附图中未示出)。像“SiO₂-on-Si₃N₄”这样的符号表示复合的分层结构。

表1用于去除间隔物的材料组合的列表

根据本发明的一个实施例，适当选择盖层105的材料，盖层105在如图9中所示去除间隔物201的工艺期间可以保持基本上不被腐蚀。通过仔细选择间隔物去除工艺和与其相关联的条件，栅极电极线104也可以保持基本上不被腐蚀。或者，在先前的步骤中间隔物201可以由多个不同材料的层制成，并且通过由间隔物材料的组合所提供的增加的蚀刻选择性，间隔物去除工艺可以只去除间隔物的一部分。

图10是根据本发明实施例在半导体结构100制造过程期间在图9中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。在去除间隔物201之后，本发明的实施例可以包括沉积例如介电材料的绝缘材料层1001以覆盖衬底101和半导体结构100的局部互连501a和501b，与图6中所示的步骤类似。可以选择绝缘材料1001以使其充分地不共形，从而在沉积期间至少在栅极电极线104(或栅极堆叠106)和局部互连结构501a和/或501b之间留下一些空气间隙以便通过这些空气间隙形成隧道1002。在沉积绝缘材料1001以后，可以继续与图7和图8中所示那些类似的步骤以完成形成到局部互连501a和501b的接触。

图11是根据本发明实施例在半导体结构制造过程期间在图2中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。导电层1101可以被覆盖沉积在包括衬底101和FET组或者器件100a、100b和100c的半导体结构100的顶部上。高于盖层105并将其覆盖的导电层1101的上表面1102可以不是平坦的，并且可以示出下方的FET组100a、100b和100c的布局。该布局有助于在接下来形成用于接触和/或局部互连的光刻图案的步骤中的定位过程。在导电层1101的上表面1102平坦或被做得平坦，盖层105被导电层1101覆盖的情形下，在接下来的光刻图案化工艺中，可以使用本领域已知的其他标记或者定位技术。

在一个实施例中，在沉积导电层1101之前，可以首先在包括衬底101和FET组或者器件100a、100b和100c的半导体结构100的顶部上沉积蚀刻停止层1103。例如，HfO₂或者相对于导电层110具有高蚀刻选择性的任何其他适当材料可被形成为蚀刻停止层1103。然后，所述方法可以图案化蚀刻停止层1103以便通过去除在其顶部上的蚀刻停止层1103选择性地露出FET组100a、100b和100c的源极和漏极区域中的硅化物。随后，导电层1101可以通过蚀刻停止层1103被覆盖沉积在半导体结构100的顶部上。使导电层1101与FET器件100a、100b和100c的源极和漏极区域中的硅化物接触。在另一方面，使用蚀刻停止层1103有助于在随后的通过提高的蚀刻选择性蚀刻导电层1101的步骤期间形成局部互连。

图12是根据本发明实施例在半导体结构制造过程期间在图11中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。例如，可以形成光刻胶图案1201，其代表要从导电层1101形成的接触和/或局部互连的形状。在这个实施例中，使光刻胶图案1201不同于图3中所示的光刻胶图案401，以便把导电层1101在盖层105的顶部上的部分蚀刻掉。形成光刻胶图案1201之后接着蚀刻导电层1101以形成如图12中所示的接触和/或局部互连1103。接触和/或局部互连1103可以具有高于盖层105的上表面的高度，这在形成例如局部互连(未示出)之间的某些额外的互连时可能有益。

图13是根据本发明实施例在半导体结构制造过程期间在图12中所示的步骤之后该半导体结构的顶视图和剖视图的示范说明。更具体地，图13示出了去除或者剥离光刻胶图案1201之后的接触和/或局部互连1103。此后，可以执行与图6(或图9)中所示的那些类似的步骤以及与图7a/图7b和/或图8a/图8b中所示的那些类似的后续步骤以添加额外的特征和/或金属接触。

虽然这里已经示出和描述了本发明的某些特征，但是现在本领域技术人员将会想到很多修改、替换、变化和等同物。因此，要理解预期所附权利要求覆盖落入本发明的精神内的所有这些修改和变化。

Claims

1.一种方法，包含：

在一个或更多个半导体器件上沉积导电材料覆盖层，所述半导体器件包含被介电盖层和绝缘间隔物包封的导电栅极结构；

平面化所述导电材料层以便露出被包封的栅极结构上的所述介电盖；

生成覆盖所述被平面化的导电材料层的一部分的局部互连的图案；

去除所述被平面化的导电材料层的未被所述局部互连的图案覆盖的剩余部分；和

通过所述被平面化的导电材料层的所述部分形成局部互连，所述局部互连连接所述一个或更多个半导体器件。

2.如权利要求1所述的方法，其中，所述半导体器件是具有毗邻所述间隔物的源极/漏极区域的场效应晶体管，该方法还包含在所述一个或更多个场效应晶体管中的至少一个的所述源极/漏极区域中形成硅化物。

3.如权利要求2所述的方法，其中，沉积所述导电材料覆盖层包含在所述间隔物和所述一个或更多个场效应晶体管中的所述至少一个的所述源极/漏极区域中的硅化物的顶部上直接沉积所述导电材料覆盖层。

4.如权利要求2所述的方法，其中，生成所述局部互连的图案包含通过光刻工艺在光刻胶材料中在相对于所述盖层的位置中形成所述局部互连的图案。

5.如权利要求1所述的方法，其中，所述导电材料覆盖层包含直接在第二导电材料层的顶部上形成的第一导电材料层，所述第一导电材料不同于所述第二导电材料。

6.如权利要求5所述的方法，其中，所述第一导电材料具有与所述第二导电材料至少相等或者更好的导电性。

7.如权利要求5所述的方法，其中，所述第一导电材料是钨(W)、铝(Al)或者镍(Ni)，并且所述第二导电材料是铝(Al)、钨(W)、钽(Ta)或者钛铝合金，所述第二导电材料层对所述一个或更多个半导体器件提供衬垫。

8.如权利要求5所述的方法，其中，去除所述导电材料覆盖层的所述剩余部分包含施加第一选择性蚀刻工艺以去除所述第一导电材料和施加第二选择性蚀刻工艺以去除所述第二导电材料，对于所述一个或更多个半导体器件，所述第二选择性蚀刻工艺具有比所述第一选择性蚀刻工艺更好的选择性。

9.如权利要求2所述的方法，还包含在形成所述局部互连以后去除所述一个或更多个场效应晶体管的所述间隔物，由此在所述局部互连和所述栅极电极之间生成开口。

10.如权利要求9所述的方法，还包含沉积覆盖所述局部互连的介电层，其中，沉积所述介电层仅部分地填充所述局部互连和所述栅极电极之间的开口，而不封闭所述开口。

11.如权利要求10所述的方法，还包含平面化所述介电层并在其顶部上形成至少一个金属接触，其中，所述至少一个金属接触与所述局部互连相接触。

12.一种方法，包含：

在一个或更多个场效应晶体管上沉积导电材料覆盖层；

生成覆盖所述导电材料覆盖层的一部分的局部互连的光刻胶图案；

通过去除所述导电材料覆盖层的未被所述局部互连的光刻胶图案覆盖的部分，形成所述导电材料的一个或更多个局部互连；和

通过所述一个或更多个局部互连连接所述一个或更多个场效应晶体管。

13.如权利要求12所述的方法，其中，所述一个或更多个场效应晶体管包括源极/漏极区域、栅极电极和毗邻所述栅极电极的间隔物；并且其中沉积所述导电材料覆盖层包含在所述间隔物和所述一个或更多个场效应晶体管的所述源极/漏极区域中的硅化物的顶部上直接沉积所述导电材料覆盖层。

14.如权利要求13所述的方法，其中，所述一个或更多个场效应晶体管包括在所述栅极电极顶部上的盖层，该方法还包含在形成所述局部互连的光刻胶图案之前抛光所述导电材料覆盖层，直到所述盖层被露出为止。

15.如权利要求13所述的方法，还包含在形成所述局部互连之后去除所述一个或更多个场效应晶体管的所述间隔物，在所述局部互连和所述栅极电极之间生成开口。

16.如权利要求15所述的方法，还包含沉积覆盖所述局部互连的介电层，其中，沉积所述介电层至多部分地填充所述局部互连和所述栅极电极之间的所述开口，而不完全封闭所述栅极电极和所述局部互连之间的所述开口。

17.如权利要求12所述的方法，其中，所述导电材料覆盖层包含直接在第二导电材料层的顶部上形成的第一导电材料层，所述第一导电材料不同于所述第二导电材料。

18.如权利要求17所述的方法，其中，所述第一导电材料是钨(W)并且所述第二导电材料是铝(Al)，并且所述第二导电材料层对所述一个或更多个场效应晶体管提供衬垫。

19.如权利要求17所述的方法，其中，去除所述导电材料覆盖层包含分别施加第一和第二选择性蚀刻工艺以去除所述第一和第二导电材料，其中，对于所述一个或更多个场效应晶体管的所述源极/漏极区域中的硅化物，所述第二选择性蚀刻工艺比所述第一蚀刻工艺具有更好的选择性。

20.一种方法，包含：

在一个或更多个场效应晶体管上沉积导电材料覆盖层，所述一个或更多个场效应晶体管具有和沟道区域相邻的源极/漏极区域、位于所述沟道区域顶部上的栅极电极、毗邻所述栅极电极的间隔物、以及位于所述栅极电极顶部上的绝缘盖层；

在所述导电材料覆盖层的顶部上的光刻胶层中生成局部互连的图案；

去除所述导电材料覆盖层的未被所述局部互连的图案覆盖的部分，由此形成所述导电材料的一个或更多个局部互连；和

21.如权利要求20所述的方法，其中，沉积所述导电材料覆盖层包含在所述间隔物和所述一个或更多个场效应晶体管的所述源极/漏极区域中的硅化物的顶部上直接沉积所述导电材料覆盖层。

22.如权利要求20所述的方法，还包含在形成所述局部互连的图案之前抛光所述导电材料覆盖层，直到所述绝缘盖层被露出为止。

23.如权利要求20所述的方法，其中，所述导电材料覆盖层包含直接在第二导电材料层的顶部上形成的第一导电材料层，所述第一导电材料不同于所述第二导电材料，并具有与所述第二导电材料至少相等或者更小的电阻。

24.如权利要求20所述的方法，其中，所述导电材料覆盖层在沉积于所述间隔物顶部上的绝缘蚀刻停止层的顶部上以及所述一个或更多个场效应晶体管的所述源极/漏极区域中的硅化物的顶部上形成，并且其中，在所述形成所述导电材料覆盖层之前，所述绝缘蚀刻停止层被图案化以露出所述一个或更多个场效应晶体管的所述源极/漏极区域。

25.如权利要求24所述的方法，其中，所述绝缘蚀刻停止层是HfO₂层。