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TWI692699B - 布局設計系統以及使用該系統製造遮罩圖案的系統 - Google Patents

布局設計系統以及使用該系統製造遮罩圖案的系統 Download PDF

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TWI692699B
TWI692699B TW105105569A TW105105569A TWI692699B TW I692699 B TWI692699 B TW I692699B TW 105105569 A TW105105569 A TW 105105569A TW 105105569 A TW105105569 A TW 105105569A TW I692699 B TWI692699 B TW I692699B
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鄭智榮
金東均
梁在錫
朴晟根
朴永國
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種布局設計系統以及使用該系統製造遮罩圖案的系統。該布局設計系統包含處理器、經設置以儲存布局設計的儲存單元以及聯結模組。布局設計包含根據設計安置的第一圖案群組以及第二圖案群組。第一圖案群組包含用於在第一時間圖案化的第一圖案。第二圖案群組包含用於在不同於第一時間的第二時間圖案化的第二圖案。聯結模組經設置以使用處理器偵測第二圖案的等圖案。聯結模組經設置以使用處理器將第一圖案中的與等圖案藉由間距或大於所述間距間隔開的至少一者重複指定至第二圖案群組。

Description

布局設計系統以及使用該系統製造遮罩圖案的系統
本揭露內容是關於一種布局設計系統，及/或用於使用其製造遮罩圖案的系統及/或方法。
半導體裝置的製造製程正變得愈來愈小型化且積體化。因此，在20 nm或小於20 nm的製程中，可根據光微影製程的限制，將雙圖案化技術（double patterning technology；DPT）或三圖案化技術（triple patterning technology；TPT）用作遠紫外（extreme ultra violet；EUV）替代技術。此時，在光微影及蝕刻製程期間且歸因於DPT/TPT的圖案間距以及圖案密度的差，可出現有製程缺陷的架橋、臨界尺寸差或類似者。
實例實施例是關於一種減少歸因於圖案的間距以及密度的差的圖案化故障的布局設計系統。
實例實施例亦關於一種用於製造減少歸因於圖案的間距以及密度的差的圖案化故障的遮罩圖案的系統。
實例實施例亦關於一種用於製造減少歸因於圖案的間距以及密度的差的圖案化故障的遮罩圖案的方法。
根據本發明概念的實例實施例，一種布局設計系統包含處理器、儲存單元以及聯結模組。儲存單元經設置以儲存布局設計。布局設計包含根據設計安置的第一圖案群組以及第二圖案群組。第一圖案群組包含用於在第一時間圖案化的第一圖案。第二圖案群組包含用於在不同於第一時間的第二時間圖案化的第二圖案。聯結模組經設置以使用處理器偵測第二圖案的等圖案（iso-pattern）。聯結模組經設置以使用處理器將第一圖案中的與等圖案藉由間距或大於所述間距間間隔開的至少一者重複指定至第二圖案群組。
在本發明概念的實例實施例中，儲存單元可經設置以儲存切割模組，且切割模組可經設置以將布局設計劃分成多個子布局設計。
在本發明概念的實例實施例中，等圖案可單獨存在於子布局設計中的一者中。
在本發明概念的實例實施例中，可考慮到蝕刻偏斜來判定子布局設計的長度。
在本發明概念的實例實施例中，儲存單元可經設置以儲存分解模組。分解模組可經設置以被供應包含多個圖案的預先布局設計。處理器可經設置以轉換所述多個圖案。處理器可經設置以產生連接節點的連結，以將所述多個圖案分類至第一圖案群組或第二圖案群組內且形成布局設計。
在本發明概念的實例實施例中，分解模組可經設置以將共用一個連結的兩個節點分類至第一以及第二圖案群組中的每一者的不同群組內。
在本發明概念的實例實施例中，分解模組可經設置以將不能被分類至第一圖案群組以及第二圖案群組兩者內的圖案分類至衝突圖案內。衝突圖案可包含相互部分重疊的第一區域以及第二區域。聯結模組可經設置以將第一區域分類至第一圖案群組內。聯結模組可經設置以將第二區域分類至第二圖案群組內。可將第一區域與第二區域相互重疊的區域重複指定為第一圖案群組以及第二圖案群組。
在本發明概念的實例實施例中，可根據設計規則判定第一區域以及第二區域。
在本發明概念的實例實施例中，由聯結模組進行的指定第一圖案中的至少一者至第二圖案群組內的重複指定可包含第一圖案中的與等圖案藉由間距或大於所述間距間隔開的至少一個第一圖案指定至第二圖案群組內的第一重複指定，以及第一圖案中的與第一重複指定的第一圖案藉由間距或大於所述間距間隔開的至少一者指定至第二圖案群組內的第二重複指定。
在本發明概念的實例實施例中，重複指定的第一圖案可包含疊加區域及相互不重疊的非疊加區域，且由聯結模組進行的第一圖案中的至少一者指定至第二圖案群組內的重複指定可包含疊加區域指定至第二圖案群組內的重複指定，以及非疊加區域指定至第二圖案群組內的非重複指定。
在本發明概念的實例實施例中，可考慮到蝕刻偏斜來判定疊加區域的長度。
在本發明概念的實例實施例中，設計規則可包含第一與第二圖案之間的間距藉由規則間距或大於所述規則間距分開。
在本發明概念的實例實施例中，第一時間可比第二時間快。
根據本發明概念的實例實施例，一種用於製造遮罩圖案的系統包含：布局設計器，其經設置以在包含包含多個第一圖案的第一圖案群組以及包含一個第二圖案的第二圖案群組的第一布局設計中將第一圖案中的與第二圖案藉由間距或大於所述間距間隔開的至少一者重複指定為第二圖案群組以產生第二布局設計；以及遮罩圖案形成器，其經設置以基於第二布局設計在第一時間形成對應於第一圖案的第一遮罩圖案，且在不同於第一時間的第二時間形成對應於第二圖案的第二遮罩圖案。
在本發明概念的實例實施例中，系統可更包含蝕刻偏斜校正器，其經設置以校正第二布局設計的第一圖案以及第二圖案的臨界尺寸。
在本發明概念的實例實施例中，蝕刻偏斜校正器可經設置以根據第一圖案群組之間的間距校正各別第一圖案的臨界尺寸（critical dimension；CD），以及根據第二圖案群組之間的間距校正各別第二圖案的臨界尺寸。
在本發明概念的實例實施例中，蝕刻偏斜校正器可經設置以當第一圖案群組之間的間距為第一間距時將各別第一圖案的臨界尺寸校正至第一尺寸，且蝕刻偏斜校正器可經設置以當第一圖案群組之間的間距為大於第一間距的第二間距時將各別第一圖案的臨界尺寸校正至大於第一尺寸的第二尺寸。
在本發明概念的實例實施例中，系統可更包含光學近接校正器（optical proximity corrector），其經設置以執行第二布局設計的第一圖案以及第二圖案的光學近接校正（optical proximity correction；OPC）。
在本發明概念的實例實施例中，系統可更包含蝕刻偏斜校正器，其經設置以校正第二布局設計的第一圖案以及第二圖案的臨界尺寸。光學近接校正器可經設置以在偏斜校正器校正第一圖案以及第二圖案的臨界尺寸後執行第一圖案以及第二圖案的臨界尺寸的光學近接校正。
在本發明概念的實例實施例中，第一遮罩圖案以及第二遮罩圖案可形成在同一位準上。
在本發明概念的實例實施例中，布局設計器可包含處理器、聯結模組以及儲存單元。儲存單元可經設置以儲存第一布局設計。聯結模組可經設置以使用處理器將第一圖案中的與等圖案藉由間距或大於所述間距間隔開的至少一者重複指定為第二圖案群組。
根據本發明概念的實例實施例，提供一種可由儲存能夠執行方法的軟體的電腦讀取的記錄媒體，所述方法包括：接收包含根據設計規則安置的第一圖案群組以及第二圖案群組的布局設計，第一圖案群組包含用於在第一時間圖案化的第一圖案，且第二圖案群組包含用於在不同於第一時間的第二時間圖案化的第二圖案；偵測第二圖案的等圖案；以及將第一圖案中的與等圖案藉由間距或大於所述間距間隔開的至少一者重複指定為第二圖案群組。
根據本發明概念的實例實施例，一種布局設計方法包含：接收包含根據設計規則安置的第一圖案群組以及第二圖案群組的布局設計，第一圖案群組包含用於在第一時間圖案化的第一圖案，且第二圖案群組包含用於在於第一時間之後的第二時間圖案化的第二圖案；偵測第二圖案的等圖案；以及將第一圖案中的與等圖案藉由間距或大於所述間距間隔開的至少一者重複指定為第二圖案群組。
在本發明概念的實例實施例中，偵測等圖案可包含將布局設計分開成多個子布局設計，以及偵測作為等圖案獨立地存在於子布局設計中的第二圖案。
在本發明概念的實例實施例中，將布局設計分開成多個子布局設計可包含根據蝕刻偏斜將布局設計分開成具有一長度的多個子布局設計。
在本發明概念的實例實施例中，接收布局設計可包含藉由使用處理器將多個圖案轉換成節點來接收包含多個圖案的預先布局設計且形成布局設計，產生連接節點的連結，以及將多個圖案分類至第一圖案群組或第二圖案群組內。
在本發明概念的實例實施例中，藉由將多個圖案分類至第一圖案群組或第二圖案群組內來形成布局設計可包含將共用一個連結的兩個節點分類至第一圖案群組以及第二圖案群組中的每一者的不同群組內。
在本發明概念的實例實施例中，藉由將多個圖案分類至第一圖案群組或第二圖案群組內來形成布局設計可包含將不能被分類至第一圖案群組以及第二圖案群組兩者內的圖案分類至衝突圖案內，衝突圖案包含相互部分重疊的第一區域以及第二區域，且將第一區域分類至第一圖案群組內且將第二區域分類至第二圖案群組內，將第一區域與第二區域的重疊區域重複指定為第一圖案群組以及第二圖案群組。
在本發明概念的實例實施例中，將第一圖案中的至少一者重複指定為第二圖案群組可包含將第一圖案中的與等圖案藉由間距或大於所述間距間隔開的最近的第一圖案第一重複指定為第二圖案群組，以及將第一圖案中的與第一重複指定的第一圖案藉由間距或大於所述間距間隔開的至少一者第二重複指定為第二圖案群組。
在本發明概念的實例實施例中，重複指定第一圖案可包含相互不重疊的非疊加區域以及疊加區域，且將第一圖案中的至少一者重複指定為第二圖案群組可包含將疊加區域重複指定為第二圖案群組，且將非疊加區域不重複指定為第二圖案群組。
根據本發明概念的實例實施例，一種用於製造遮罩圖案的方法可包含自儲存單元接收包含第一圖案以及第二圖案的布局設計，對第一圖案執行第一蝕刻偏斜校正，對第二圖案的等圖案以及與等圖案藉由間距或大於所述間距間隔開的第一圖案執行不同於第一蝕刻偏斜校正的第二蝕刻偏斜校正。
在本發明概念的實例實施例中，方法可更包含在第一蝕刻偏斜校正以及第二蝕刻偏斜校正後執行第一圖案以及第二圖案的光學近接校正。
在本發明概念的實例實施例中，方法可更包含形成對應於第一圖案的第一硬式遮罩圖案，以及形成對應於第二圖案的第二硬式遮罩圖案。
在本發明概念的實例實施例中，第一硬式遮罩圖案以及第二硬式遮罩圖案可形成在同一層上。
在本發明概念的實例實施例中，第一硬式遮罩圖案以及第二硬式遮罩圖案可在不同時間形成。
在本發明概念的實例實施例中，方法可更包含將第一硬式遮罩圖案用作遮罩來圖案化第一圖案，以及將第二硬式遮罩圖案用作遮罩來圖案化第二圖案。
根據本發明概念的實例實施例，一種布局設計系統包含布局設計器，其包含儲存單元、分解模組、聯結模組以及處理器。儲存單元經設置以儲存布局設計。分解模組經設置以使用處理器將布局設計分解成多個圖案群組。多個圖案群組包含包含第一圖案的第一圖案群組、包含用於在第一時間圖案化的第二圖案的第二圖案群組以及包含用於在第一時間後的第二時間圖案化的第三圖案的第三圖案群組。第一圖案至第三圖案在平面圖中相互間隔開。聯結模組經設置以將第一圖案指定為等圖案。聯結模組經設置以使用處理器產生聯結圖案，以用於與在未形成聯結圖案的情況下的等圖案的等密度（iso-density；ID）偏差相比，減小所述等圖案的ID偏差。聯結圖案包含第一聯結圖案以及第二聯結圖案。第一聯結圖案重疊第一圖案中的一者。第二聯結圖案重疊第二圖案中的一者。第一聯結圖案與等圖案的第一側間隔開第一距離。第二聯結圖案與等圖案的第二側間隔開第二距離。第一距離以及第二距離各大於或等於遠離等圖案的最小間距，以用於限制架橋的出現。
在實例實施例中，布局設計器可更包含切割模組，其經設置以將布局設計分開成多個子布局設計。
在實例實施例中，布局設計系統可更包含蝕刻偏斜校正器，其經設置以基於第一圖案以及第二圖案的各別間距使用處理器調整第一圖案以及第二圖案的臨界尺寸。
在實例實施例中，布局設計系統可更包含光學近接校正器，其經設置以在布局經受使用蝕刻偏斜校正器的蝕刻偏斜校正後，使用處理器對第一圖案以及第二圖案執行光學近接校正（OPC）。儲存單元可為非揮發性記憶體裝置、硬碟驅動機或磁性儲存裝置。
在實例實施例中，布局設計系統可更包含遮罩圖案形成器，其經設置以基於在光學近接校正器對布局執行光學近接校正後的布局形成遮罩。
現將參看隨附圖式更充分地描述實例實施例，在隨附圖式中，繪示一些實例實施例。然而，實例實施例可以許多不同形式體現且不應解釋為限於本文中闡述的實施例；相反地，提供此等實例實施例，使得本揭露內容將透徹且完整，且將向一般熟習此項技術者充分傳達發明概念的實例實施例的範疇。在圖式中，為了清楚起見而誇示層以及區的厚度。圖式中的相似參考字元及/或標號表示相似元件，且因此可不重複其描述。
應理解，當元件或層被稱作「連接至」或「耦接至」另一元件或層時，其可直接連接或耦接至另一元件或層，或可存在插入元件或層。相反，當元件被稱為「直接連接至」或「直接耦接至」另一元件或層時，不存在插入元件或層。相似編號貫穿全文指相似元件。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者中的任一者以及所有組合。
亦應理解，當將層被稱為「在另一層或基板上」時，其可直接在另一層或基板上，或亦可存在插入層。相反，當元件被稱作「直接在另一元件上」時，不存在插入層。
應理解，雖然術語第一、第二等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以將一個元件與另一元件區分開來。因此，舉例而言，在不脫離本發明概念的實例實施例的教示的情況下，下文論述的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段。
諸如「在……下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語可在本文中為了易於描述而用以描述如在圖中說明的一個元件或特徵對另一元件或特徵的關係。應理解，空間相對術語意欲涵蓋裝置在使用或操作中的除圖中所描繪的定向以外的不同定向。舉例而言，若圖中的裝置翻轉，則描述為「在其他元件或特徵下方」或「在其他元件或特徵下」的元件將定向「在其他元件或特徵上方」。因此，術語「在……下方」可涵蓋「在……上方」以及「在……下方」的兩個定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可相應地加以解釋。
本文中使用的術語僅出於描述特定實施例的目的，且並不意欲限制實例實施例。如本文中所使用，除非上下文另外清晰地指示，否則單數形式「一」及「所述」意欲亦包含複數形式。應進一步理解，若在本文中使用，術語「包括」及/或「包含」指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。當在元件的清單之前時，諸如「……中的至少一者」的表達修飾元件的整個清單，且並不修飾清單的個別元件。
除非另有定義，否則本文中所使用的所有術語（包含技術以及科學術語）具有與一般熟習實例實施例所屬的此項技術者通常所理解相同的意義。應進一步理解，諸如常用詞典中所定義的術語應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且將不按理想化或過度形式化意義來解釋，除非明確地如此定義。
雖然可能未繪示一些橫截面圖的對應平面圖及/或透視圖，但本文中所說明的裝置結構的橫截面圖提供對於沿著兩個不同方向（如將在平面圖中所說明）及/或在三個不同方向上（如將在透視圖中所說明）延伸的多個裝置結構的支援。兩個不同方向可或可不彼此正交。三個不同方向可包含可與所述兩個不同方向正交的第三方向。多個裝置結構可整合於同一電子裝置中。舉例而言，當以橫截面圖說明裝置結構（例如，記憶體單元結構或電晶體結構）時，電子裝置可包含多個元件結構（例如，記憶體單元結構或電晶體結構），如將藉由電子裝置的平面圖所說明。多個裝置結構可配置成陣列及/或二維圖案。
以下將參看圖1描述根據本發明概念的實例實施例的用於製造遮罩圖案的系統1。
圖1為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的系統的方塊圖。
參看圖1，根據本發明概念的實例實施例的用於製造遮罩圖案的系統1包含布局設計器10、蝕刻偏斜校正器20、光學近接校正器30以及遮罩圖案形成器40。
布局設計器10可形成用於製造半導體裝置的布局設計。布局設計可由布局設計器10形成且可轉移至蝕刻偏斜校正器20。布局設計器10可設計半導體裝置的布局以形成所要的半導體元件，且此時，可根據取決於關於製程的限制條件的設計規則來設計所述布局設計。
布局設計包含多個圖案，且多個圖案可具有非常窄的間距。當半導體元件愈來愈小型化時，每一圖案具有較窄的間距以及臨界尺寸。較窄的間距可造成架橋的不均勻性，在未來製程中，藉由架橋將各別圖案彼此連接。因此，可將DPT或TPT用於圖案化製程。DPT以及TPT經由若干圖案化操作而非在單一操作中圖案化多個圖案來完成整個圖案。
蝕刻偏斜校正器20可校正在布局設計上出現的圖案的臨界尺寸。亦即，當使用諸如DPT或TPT的多個製程時，亦需要在布局設計上顯示按何次序形成哪一圖案的判定。布局設計器10可判定每一圖案的圖案化次序。因此，在藉由不同次序圖案化的圖案中，由於實際形成的臨界尺寸可因同時圖案化的圖案之間的間距而改變，因此可能有必要執行與其相關聯的校正。蝕刻偏斜校正器20可藉由利用按相同次序圖案化的圖案之間的間距來校正每一圖案的臨界尺寸。可將經校正的圖案反映至布局設計。
光學近接校正器30可執行經受蝕刻偏斜校正的布局設計的光學近接校正。然而，光學近接校正與蝕刻偏斜校正的次序可相互改變而不限於此。
實際上，圖案化經過形成遮罩、對其光微影以及蝕刻經光微影部分的步驟。此時，隨著圖案之間的間距變窄，待圖案化的部分的光微影可不同於遮罩的形狀。因此，取決於光微影製程的光源的特性，有必要校正遮罩的形狀。
光學近接校正器30可校正布局設計上的圖案的臨界尺寸，以便消除關於光微影製程的不一致性。光學近接校正器30可將具有經校正的臨界尺寸的圖案反映至布局設計。
遮罩圖案形成器40可實際上使用經設計且校正的布局設計形成遮罩圖案。藉由遮罩圖案形成器40形成的遮罩圖案可稍後用以經由光微影製程以及蝕刻製程形成實際圖案，且可被移除。
參看圖2，以下將描述根據本發明概念的實例實施例的用於製造遮罩圖案的系統1的布局設計器10。
圖2為用於詳細解釋圖1的布局設計器的方塊圖。
如下使用的術語「部分」或「模組」意謂諸如FPGA或ASIC的軟體或硬體組件，且「部分」或「模組」執行一些角色。然而，術語「部分」或「模組」不限於軟體或硬體。「部分」或「模組」可經設置以便位於可經定址且可經設置以再生一或多個處理器的儲存媒體中。因此，作為實例，「部分」或「模組」可包含組件，諸如，軟體組件、物件導向式軟體組件、類別組件以及任務組件、處理程序、功能、屬性、程序、次常式、程式碼片段、驅動程式、韌體、微碼、電路、資料、資料庫、資料結構、表、陣列以及變數。組件以及「部分」或「模組」中提供的功能可耦接至較少組件以及「部分」或「模組」，或可進一步劃分成額外組件以及「部分」或「模組」。
參看圖2，布局設計器10包含儲存單元100、分解模組200、切割模組300、聯結模組400以及處理器500。
布局設計可儲存於儲存單元100中。此處，「布局設計」可為包含在諸如著色、分解以及聯結產生的製程以前以及以後的所有布局設計的概念。然而，布局設計中的每一者可儲存在不同於儲存單元100的不同位置處而不限於此。
同時，布局設計可為包含用於形成半導體元件的圖案的形狀以及配置的設計。布局設計可以平面圖的形式儲存每一圖案的形狀。然而，不限於此。
可按預設定的設計規則來設計布局設計。設計規則可定義多個圖案的形狀、配置以及間距。具體言之，設計規則可包含鄰近圖案之間的間距藉由某一間距或大於該某一間距相互間隔開的設置。
在本發明概念的實例實施例中，儲存單元100（例如）可由非揮發性記憶體裝置設置。作為非揮發性記憶體裝置的實例，可採用NAND快閃記憶體、NOR快閃記憶體、MRAM、PRAM、RRAM以及類似者，但實例實施例不限於此。同時，在本發明概念的實例實施例中，儲存單元100可由硬碟驅動機、磁性儲存裝置或類似者構成。
當在布局設計器10中使用特定操作時，處理器500可用以執行此操作。雖然其未在圖式中詳細說明，但處理器500可更包含快取記憶體以便改良操作容量。
處理器500可為硬體。雖然在圖2中將處理器500說明為單一區塊，但實例實施例不限於此。亦即，在本發明概念的實例實施例中，處理器500也可按多核心或多叢集的形式來實施。當按此方式以多核心或多叢集來實施處理器500時，可改良布局設計器10的操作效率。
同時，雖然其未在圖式中詳細說明，但處理器500可更包含快取記憶體（諸如，L1、L2），以便改良操作容量。
在本發明概念的實例實施例中，分解模組200、切割模組300以及聯結模組400中的所有者皆可以軟體的形式實施，但實例實施例不限於此。
在本發明概念的實例實施例中，當分解模組200、切割模組300以及聯結模組400中的所有者皆以軟體的形式實施時，分解模組200、切割模組300以及聯結模組400可以程式碼的形式儲存在儲存單元100中，且可以程式碼的形式儲存在與儲存單元100分開的另一儲存單元（未繪示）中。
分解模組200可使用處理器500對未分解的布局設計執行分解工作。分解意謂在DPT的情況下將布局分解成兩個，以及在TPT的情況下將布局分解成三個。可經由每一圖案的著色來顯示分解。著色為在使用多個製程（諸如，以上所提到的DPT或TPT）的圖案化技術中顯示是否一開始圖案化何種類的圖案以及稍後圖案化何種類的圖案的工作。亦即，可按將第一色彩分配至一開始圖案化的圖案且將不同於第一色彩的第二色彩分配至稍後圖案化的圖案的此方式執行著色。在DPT的情況下可使用兩個不同色彩，且在TPT的情況下可使用三個不同色彩。
以下將參看圖3描述分解模組200的著色製程。此時，為了方便，將描述使用三個色彩的TPT的情況。
圖3為用於詳細解釋圖2的分解模組的著色製程的圖。
參看圖3，未著色的布局設計PA包含多個圖案P1、P2、P3。多個圖案P1、P2、P3可經安置以按規則間隔相互間隔開。多個圖案P1、P2、P3可由稍後製程作為半導體元件操作。
多個圖案P1、P2、P3應相互間隔開且不應相互接觸。然而，因所述製程的原因在布局設計上相互間隔開的圖案可在製造製程後實際上相互接觸。為了限制（及/或防止）此且保證製程範圍，可若干次地將多個圖案P1、P2、P3劃分開來地圖案化成確保製程範圍的圖案。
分解模組200可將布局設計PA轉換成包含節點以及連結的圖像G。可將多個圖案P1、P2、P3轉換成節點N1、N2、N3中的每一者。節點意謂未間隔的圖案。分解模組200可經由連結L連接節點N1、N2、N3中的每一者。當對應於節點N1、N2、N3中的每一者的多個圖案P1、P2、P3相互鄰近時，可將連結L相互連接。若在布局設計中的大面積上存在多個圖案P1、P2、P3，則為了方便，其可藉由劃分成多個節點來顯示。
分解模組200可對節點N1、N2、N3執行著色。亦即，可將多個色彩分配至節點N1、N2、N3中的每一者。此時，可不將同一色彩分配至共用同一連結L的節點N1、N2、N3。亦即，由於共用同一連結L的節點N1、N2、N3意謂圖案P1、P2、P3經相互鄰近地安置，因此其是為了依序在其他時間圖案化鄰近圖案而非同時將其圖案化的目的。
具體言之，不同色彩可由分解模組200分配至第一節點N1、第二節點N2以及第三節點N3。分解模組200可再次將著色已完成的圖像G轉換成布局設計A。此時，布局設計A可處於藉由反映圖像G的著色的結果來對多個圖案P1、P2、P3中的每一者執行著色的狀態中。
以下將參看圖4以及圖5描述在著色的過程中的色彩衝突。
圖4以及圖5為用於詳細解釋圖2的分解模組以及聯結模組的色彩衝突的聯結形成製程的概念圖。
參看圖4以及圖5，不能將所要（及/或替代地，預定）的色彩分配至的圖案可存在於圖3的著色的製程中。為了方便，圖4解釋使用兩個色彩的DPT的情況。
由於第一圖案P1與第二圖案P2相互鄰近，因此需要分配不同色彩。因此，第一圖案P1可藉由第一色彩著色，且第二圖案P2可藉由不同於第一色彩的第二色彩著色。此時，由於衝突圖案Pc鄰近第一圖案P1以及第二圖案P2兩者，因此不能著色第一以及第二色彩。然而，需要藉由第一以及第二色彩中的一者著色布局設計內的所有圖案。因此，聯結模組400可形成聯結圖案。
聯結模組400可使用處理器500執行一個圖案至兩個種類的色彩的著色。聯結模組400可劃分開來地執行衝突圖案Pc的第一區域R1與第二區域R2的著色。由於第一區域R1鄰近第一圖案P1，因此可將第二色彩分配至其，且由於第二區域R2鄰近第二圖案P2，因此可將第一色彩分配至其。此時，第一區域R1與第二區域R2可相互重疊。在第一區域R1與第二區域R2相互重疊的疊加區域Ro中，可著色第一色彩以及第二色彩兩者。亦即，可以重疊方式將第一以及第二色彩分配至疊加區域Ro。
當稍後對疊加區域Ro圖案化時，可以重疊方式對疊加區域Ro圖案化。亦即，可藉由一開始圖案化包含疊加區域Ro的第一區域R1且藉由稍後圖案化亦包含疊加區域Ro的第二區域R2來完成衝突圖案Pc的圖案化。
下文，將參看圖6以及圖12描述切割模組300的切割製程。
圖6為用於詳細解釋圖2的分解模組的切割製程的概念圖。圖12為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法的ADI結果的圖。
參看圖6，切割模組300可使用處理器500將布局設計A切割成多個子布局設計B。可切割多個子布局設計，使得可在圖案化期間恰當地圖案化圖案中的每一者（圖案P1、P2、P3）。具體言之，每一子布局設計B的長度D1至D4可為將每一圖案的臨界尺寸限制於能夠執行蝕刻偏斜校正的單元中的長度。布局設計A可藉由以上描述的色彩衝突而包含聯結圖案Ra。
參看圖12，圖案的臨界尺寸應隨著各別圖案之間的間距增大而增大。此為預先校正隨著間距在蝕刻製程中增大而進一步增強蝕刻的效應。此時，即使間距連續地增大，當間距達到具體值X1時，其亦具有在圖12的曲線圖的收斂值中的某一範圍內的具體值Y1。
因此，有可能基於在收斂值中的所要（及/或替代地，預定）的範圍內的具體值Y1來判定子布局設計B的長度。具體言之，當Y1在某一範圍內時Y1與作為間隔的X1的差的值當中判定每一子布局設計B的長度D1至D4。因此，可有效率地執行每一圖案的蝕刻偏斜校正。
然而，當不存在對於切割的需要時（諸如現有布局設計A的長度不足夠長的情況），可省略切割布局設計A的步驟。
將參看圖7以及圖8描述根據聯結模組400的圖案間距的聯結形成製程。
圖7以及圖8為用於詳細解釋根據圖2的聯結模組的圖案間距的聯結形成製程的圖。
參看圖7以及圖8，聯結模組400可使用處理器500發現布局設計或子布局設計B中的等圖案。等圖案意謂當在子布局設計B中不存在與其色彩相同的色彩的圖案（惟自身除外）時的圖案。亦即，其意謂圖8中的第一圖案P1。然而，此時，如在於圖7以及圖8的頂部以及底部上延伸的圖案中，可不考慮在不同於其他圖案的分開方向的方向上間隔開的圖案。
在圖7以及圖8中，分別存在兩個第二圖案P2以及第三圖案P3，但僅存在一個第一圖案P1。因此，第一圖案P1為等圖案。
隨著半導體元件的整合程度增加且圖案的小型化發展，圖像的複雜度增大，且等圖案的出現增大。若等圖案出現，則在圖案化期間的圖案的密度顯著減小，且ID偏差（等密度偏差）增大。此處，ID偏差意謂預先增大臨界尺寸以便取決於圖案的密度而校正臨界尺寸經圖案化以在蝕刻製程中進一步減小的情形的值。亦即，其意謂藉由蝕刻偏斜校正來校正的值。
當ID偏差增大時，圖8中說明的架橋Br的形成的機率可增大。因製程原因，架橋Br形成於相互間隔的圖案之間，以能夠允許間隔的圖案相互鄰接。結果，製造的半導體元件的可靠性可降低。
因此，為了避免此問題，聯結模組400可形成用於減小ID偏差的聯結。當解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法，以下將詳細描述聯結模組400的聯結形成製程。
圖9為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法的流程圖。
參看圖9，首先，設計布局（步驟S100）。
具體言之，參看圖6至圖8，可提供完成分解以及切割製程的布局設計，諸如，布局設計A或子布局設計B。
可提供布局設計以稍後形成遮罩圖案（步驟S400）。亦即，可基於布局設計形成遮罩圖案。當形成遮罩圖案時，可經由光微影製程（步驟S500）且接著經由蝕刻製程（步驟S700）完成圖案化。
此時，在光微影製程（步驟S500）後，可藉由執行顯影後檢驗（after develop inspection；ADI）（步驟S600）來檢驗圖案，且在蝕刻製程（步驟S700）後，可經由清潔後檢驗（after clean inspection；ACI）（步驟S800）來檢驗圖案。
下文，將參看圖10以及圖11描述在不存在蝕刻偏斜校正的情況下的圖案化的結果。
圖10為用於解釋當不存在圖9的蝕刻偏斜校正時的ADI結果的圖，且圖11為用於解釋當不存在圖9的蝕刻偏斜校正時的ACI結果的圖。
參看圖10，水平軸意謂藉由光微影製程顯影的各別圖案的間距，且垂直軸意謂經顯影圖案的臨界尺寸CD。不同於本發明概念的實例實施例，當不存在蝕刻偏斜校正（步驟S200）時，在ADI的結果中，可均勻地形成每一圖案的臨界尺寸CD。亦即，在藉由光微影製程（步驟S500）顯影的圖案中，臨界尺寸可似乎不具有問題。
參看圖11，水平軸意謂藉由蝕刻製程完成的圖案中的每一者之間的間距，且垂直軸意謂完成的圖案的臨界尺寸CD。亦即，隨著圖案中的每一者的間距增大，蝕刻製程過度地進行，且圖案中的每一者的臨界尺寸可逐漸減小。因此，為了補償此問題，存在對於ID偏差的需求，亦即，蝕刻偏斜校正。
再次參看圖9，執行蝕刻偏斜校正（步驟S200）。
具體言之，參看圖1，蝕刻偏斜校正器20可執行蝕刻偏斜校正。蝕刻偏斜校正意謂藉由將ID偏差添加至每一圖案（如上所述）而經執行校正使得臨界尺寸不減小（甚至在此蝕刻後）。然而，蝕刻偏斜校正可意謂經執行校正使得在取決於蝕刻類型（不限於此）的蝕刻後臨界尺寸不增大。
下文，將參看圖12以及圖13描述根據本發明概念的實例實施例的用於製造遮罩圖案的方法的圖案化的結果，其中存在蝕刻偏斜校正。
圖12為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法的ADI結果的圖，且圖13為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法中的ACI結果的圖。
參看圖12，水平軸意謂藉由光微影製程顯影的每一圖案的間距，且垂直軸意謂經顯影圖案的臨界尺寸CD。在根據本發明概念的實例實施例的用於製造遮罩圖案的方法的ADI結果中，隨著每一圖案的間距增大，每一圖案的臨界尺寸CD可較大地形成。此可使臨界尺寸因未來蝕刻製程（步驟S700）而減小的結果偏移。亦即，其為藉由先前執行蝕刻偏斜校正使得最終臨界尺寸CD均勻而獲得的結果。
參看圖13，水平軸意謂藉由蝕刻製程完成的圖案中的每一者的間距，且垂直軸意謂完成的圖案的臨界尺寸CD。在根據本發明概念的實例實施例的用於製造遮罩圖案的方法的ACI結果中，可根據以上提到的蝕刻偏斜校正以及蝕刻製程（步驟S700）的蝕刻偏斜增大的效應維持均勻臨界尺寸。亦即，可均勻地形成最後圖案化的圖案的臨界尺寸。
下文，將參看圖14至圖19詳細地描述圖9的布局設計步驟（步驟S100）。
圖14為用於詳細描述圖9的布局設計步驟的流程圖。
參看圖14，首先偵測等圖案（步驟S110）。舉例而言，在本申請案的圖1中的布局設計器10可偵測等圖案。
具體言之，等圖案意謂當在布局設計中不存在與其色彩相同的色彩的圖案（惟自身除外）時的圖案。參看圖16，在總布局設計或子布局設計中，等圖案I無選擇，而必須為一個圖案。然而，此時，可不考慮如在於圖16的頂部以及底部上延長的圖案中的在不同於其他圖案的分開方向的方向間隔開的圖案。
再次參看圖14，隨後，選擇用於聯結圖案的圖案（步驟S120）。舉例而言，在本申請案的圖1中的布局設計器10可選擇等圖案。
具體言之，參看圖17，聯結圖案S1可為與等圖案I藉由所要（及/或替代地，預定）的間距或大於所述間距間隔開的圖案中的至少一者。聯結圖案S1為已經著色至不同於等圖案I的色彩的圖案。因此，等圖案I與已著色的圖案的色彩可稍後相互重疊。
下文，將參看圖15詳細地描述用於選擇用於聯結圖案的圖案的步驟（步驟S120）。
圖15為用於詳細描述圖14的聯結選擇步驟的流程圖。
參看圖15，首先，可選擇用於第一聯結圖案的圖案（步驟S122）。用於第一聯結圖案的圖案可由在本申請案的圖2中的聯結模組400選擇。
具體言之，參看圖17，可將與等圖案I藉由所要（及/或替代地，預定）的間距或大於所述間距間隔開的圖案中的至少一者判定為用於第一聯結圖案S1的圖案。此時，所要（及/或替代地，預定）的間距可大於用於限制（及/或防止）架橋的出現的最小間距。
再次參看圖15，選擇用於第二聯結圖案的圖案（步驟S124）。用於第二聯結圖案的圖案可由本申請案的圖2中的聯結模組400選擇。
具體言之，參看圖18，可將與用於第一聯結圖案S1的圖案藉由所要（及/或替代地，預定）的間距或大於所述間距間隔開的圖案中的至少一者判定為用於第二聯結圖案S2的圖案。此時，所要（及/或替代地，預定）的間距可大於用於限制（及/或防止）架橋的出現的最小間距。
再次參看圖14，可產生聯結圖案（步驟S130）。聯結圖案可由本申請案的圖2中的聯結模組400產生。
具體言之，參看圖18，第一聯結圖案S1以及第二聯結圖案S2的長度可小於用於選定第一聯結圖案S1的圖案與用於第二聯結圖案S2的圖案的總長度。亦即，僅部分區域而非所有選定圖案可為第一聯結圖案S1與第二聯結圖案S2。
下文，將參看圖19詳細地描述用於產生聯結圖案的步驟（步驟S130）。
圖19為用於詳細描述圖14的聯結圖案形成步驟的流程圖。
參看圖19，可定義疊加區域（步驟S132）。
具體言之，參看圖18，第一聯結圖案S1或第二聯結圖案S2可包含疊加區域R3以及非疊加區域R4。然而，其不限於此。
疊加區域R3可為可形成第一聯結圖案S1或第二聯結圖案S2的區域。非疊加區域R4可為可不形成第一聯結圖案S1或第二聯結圖案S2的區域。疊加區域R3與非疊加區域R4可不相互重疊。
疊加區域R3可藉由設計規則來定義。亦即，可考慮到以具有圖案P1、P2、P3的色彩的圖案來定義疊加區域R3。舉例而言，可考慮到在不同於其他圖案的分開方向的方向上間隔開的圖案（如在圖18的頂部以及底部上延長的圖案）來對疊加區域R3定義。
另外，可考慮到圖案P1、P2、P3的長度來定義疊加區域R3的長度。舉例而言，圖案P1、P2、P3的長度可與疊加區域R3的長度相同。然而，其不限於此。
再次參看圖19，聯結圖案可形成於疊加區域中（步驟S134）。
具體言之，參看圖18，第一聯結圖案S1以及第二聯結圖案S2可僅形成於疊加區域R3中，且可不形成於非疊加區域R4中。
在第一聯結圖案S1或第二聯結圖案S2中，可將圖案P1、P2、P3的色彩指定為相互重疊。亦即，先前著色的色彩與圖案P1、P2、P3的色彩可相互重疊。可藉由稍後重疊圖案化來形成第一聯結圖案S1與第二聯結圖案S2。
在以上描述中，首先判定用於第一聯結圖案S1以及第二聯結圖案S2的圖案，且稍後定義疊加區域R3以及非疊加區域R4。然而，其不限於此。亦可首先判定用於第一聯結圖案S1的圖案，以首先藉由定義可形成第一聯結圖案S1的疊加區域R3來形成第一聯結圖案S1，且稍後經由相同步驟來形成第二聯結圖案S2。
另外，在以上描述中，形成第一聯結圖案S1以及第二聯結圖案S2。然而，此僅為實例，且可進一步形成聯結圖案。亦即，重複形成聯結圖案的步驟的次數不受特定限制。
再次參看圖2，布局設計器10的聯結模組400可執行形成以上提到的聯結圖案的步驟。布局設計器10可形成反映分解製程、切割製程以及聯結形成製程中的所有者的布局設計。
根據本發明概念的實例實施例的用於製造遮罩圖案的系統在等圖案上形成聯結圖案。因此，具有相同色彩的等圖案與所述圖案（聯結圖案）之間的間距可變窄。參看圖12，因為間距可變窄，所以等圖案CD的臨界尺寸可減小。
結果，等圖案與周邊圖案之間的架橋的形成的風險可降低。若形成架橋，則各別圖案開始相互接觸，而不相互間隔開，且可降低半導體裝置的可靠性。
再次，參看圖9，可執行光學近接校正（步驟S300）。
具體言之，參看圖1，光學近接校正器30可執行光學近接校正。因為布局設計上的圖案之間的間距可變窄，所以圖案化的部分的光微影可具有與遮罩的形狀的差異，且藉由執行精確圖案的光學近接校正來執行其圖案化可為有可能的。
再次參看圖9，可形成遮罩圖案（步驟S400）。
具體言之，參看圖1，遮罩圖案形成器40可接收布局設計的提供以形成遮罩圖案。布局設計可為反映蝕刻偏斜校正以及光學近接校正的布局設計。遮罩圖案形成器40可在可形成實際圖案的層上形成遮罩圖案。
再次參看圖9，可在形成遮罩圖案（步驟S400）後執行光微影（步驟S500），且其後，可執行蝕刻（步驟S700）。此時，在光微影（步驟S500）後可執行ADI（步驟S600），且在蝕刻（步驟S700）後可執行ACI（步驟S800）。
下文，將參看圖20至圖26詳細地描述圖9的遮罩圖案形成步驟。
圖20為用於詳細解釋圖9的遮罩圖案製造步驟的流程圖，且圖21至圖26為用於解釋圖20的每一步驟的中間步驟圖。
參看圖20，可首先形成第一遮罩圖案（步驟S410）。
具體言之，參看圖21，第一遮罩層700可形成於圖案形成層600上。圖案形成層600（例如）可為半導體基板。圖案形成層600（例如）可由選自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP組成的群的一或多種半導體材料製成。然而，其不限於此。圖案形成層600不受特定限制，只要其為可在半導體元件中圖案化的層。
第一遮罩層700可覆蓋圖案形成層600的全部上表面。然而，其不限於此。第一遮罩層700可保形地形成於圖案形成層600的上表面上。
參看圖22，第一遮罩層700可由第一遮罩圖案M1圖案化。此時，第一遮罩圖案M1可為用於圖案化布局設計中經受蝕刻偏斜校正以及光學近接校正的圖案的遮罩圖案。詳言之，第一遮罩圖案M1可為用於圖案化經著色至第一色彩的圖案的遮罩圖案。亦即，第一遮罩圖案M1可為對應於經著色至第一色彩的圖案的遮罩圖案。
此時，在未形成第一遮罩圖案M1的區域（亦即，稍後形成第二遮罩圖案M2的區域）中，可不圖案化第一遮罩層700。
再次參看圖20，可接著形成第一圖案（步驟S415）。
具體言之，參看圖23，可將第一遮罩圖案M1用作遮罩來蝕刻圖案形成層600。因此，第一圖案610a、610b可形成於圖案形成層600中。第一圖案610a、610b可藉由所要（及/或替代地，預定）的間距或大於所述間距相互間隔開，使得相互不形成架橋。在形成第一圖案610a、610b後，可移除包含第一遮罩圖案M1的第一遮罩層700。第一圖案610a、610b可為布局設計中經著色至相同色彩的圖案。
再次參看圖20，可隨後形成第二遮罩圖案（步驟S420）。
具體言之，參看圖24，第二遮罩層800可形成於圖案形成層600上。第二遮罩層800可覆蓋圖案形成層600的全部上表面。然而，其不限於此。第二遮罩層800可保形地形成於圖案形成層600的上表面上。然而，其不限於此，且如所說明，圖案形成層600可藉由填充所有經圖案化部分而具有平坦的上表面。
參看圖25，第二遮罩層800可經圖案化至第二遮罩圖案M2。此時，第二遮罩圖案M2可為用於圖案化布局設計中經受蝕刻偏斜校正以及光學近接校正的圖案的遮罩圖案。詳言之，第二遮罩圖案M2可為用於圖案化經著色至不同於第一色彩的第二色彩的圖案的遮罩圖案。亦即，第二遮罩圖案M2可為對應於經著色至第二色彩的圖案的遮罩圖案。
第二遮罩圖案M2中的一些可具有與第一遮罩圖案M1相同的形狀。亦即，經選定至聯結圖案且具有第一色彩與第二色彩的疊加的圖案可由第一遮罩圖案M1以及第二遮罩圖案M2兩者圖案化。在圖25中，第一圖案610b可已由第一遮罩圖案M1圖案化且接著可再次由第二遮罩圖案M2重複圖案化。
再次，參看圖20，可接著形成第二圖案（步驟S425）。
具體言之，參看圖26，可將第二遮罩圖案M2用作遮罩來蝕刻圖案形成層600。因此，第二圖案620可形成於圖案形成層600中。第二圖案620可藉由所要（及/或替代地，預定）的間距或大於所述間距相互間隔開，使得相互不形成架橋。在形成第二圖案620後，可移除包含第二遮罩圖案M2的第二遮罩層800。第二圖案620可為布局設計中經著色至相同色彩的圖案。
此時，可使用第一遮罩圖案M1以及第二遮罩圖案M2兩者來圖案化重複圖案化的第一圖案610b。第一遮罩圖案M1與第二遮罩圖案M2可具有相互相同的形狀。除此之外，第二遮罩圖案M2可具有包含於第一遮罩圖案M1中的關係。此因為聯結圖案可形成於疊加區域中。
以下將參看圖27至圖29描述根據本發明概念的實例實施例的包含使用用於製造遮罩的系統製造的半導體裝置的SoC系統。
圖27為根據本發明概念的實例實施例的包含半導體裝置的SoC系統的方塊圖。圖28為說明圖27的中央處理單元的示意性設置的方塊圖。圖29為說明圖27的半導體裝置的經封裝的形式的圖。
首先，參看圖27，SoC系統1000包括應用程式處理器1001及DRAM 1060。
應用程式處理器1001可包含中央處理單元1010、多媒體系統1020、匯流排1030、記憶體系統1040以及周邊電路1050。
中央處理單元1010可執行用於駕駛SoC系統1000的操作。中央處理單元1010可由包含多個核心的多核心環境設置。
同時，如圖28中所說明，中央處理單元1010可經設置以包含第一叢集1012以及第二叢集1016。
第一叢集1012可安置於中央處理單元1010內部，且第一叢集1012可包含n個（其中n為自然數）第一核心1014。在圖28中，為了解釋的方便，將描述第一叢集1012包含四個（亦即，n = 4）第一核心1014a至1014d的實例，但實例實施例不限於此。
第二叢集1016可類似地安置於中央處理單元1010內部，且第二叢集1016亦可包含n個第二核心1018。如所說明，第二叢集1016可經安置以便與第一叢集1012分開。為了解釋的方便，將描述第二叢集1016包含四個（亦即，n = 4）第二核心1018a至1018d的實例，但實例實施例不限於此。
同時，雖然圖28說明第一叢集1012中包含的第一核心1014的數目可與第二叢集1016中包含的第二核心1018的數目相同，但本發明概念的實例實施例不限於此。在本發明概念的實例實施例中，不同於說明的設置，第一叢集1012中包含的第一核心1014的數目可不同於第二叢集1016中包含的第二核心1018的數目。
又，雖然圖28說明僅第一叢集1012以及第二叢集1016安置於中央處理單元1010內部的設置，但實例實施例不限於此。若需要，與第一叢集1012以及第二叢集1016分開且包含第三核心（未說明）的第三叢集（未說明）可另外安置於中央處理單元1010內部。
第一叢集1012中包含的第一核心1014的每單位時間的操作量可不同於第二叢集1016中包含的第二核心1018的每單位時間的操作量。
舉例而言，第一叢集1012可為小叢集，且第二叢集1016可為大叢集。在此情況下，第一叢集1012中包含的第一核心1014的每單位時間的操作量可小於第二叢集1016中包含的第二核心1018的每單位時間的操作量。
因此，當使第一叢集1012中包含的所有第一核心1014能夠執行操作時每單位時間的操作量可小於當使第二叢集1016中包含的所有第二核心1018能夠執行操作時每單位時間的操作量。
同時，第一叢集1012中包含的第1個第一核心1014a至第4個第一核心1014d之間的每單位時間的操作量可相同，且第二叢集1016中包含的第1個第二核心1018a至第4個第二核心1018d之間的每單位時間的操作量亦可相同。亦即，舉例而言，當假定第1個第一核心1014a至第4個第一核心1014d中的每一者的每單位時間的操作量為10時，第1個第二核心1018a至第4個第二核心1018d中的每一者的每單位時間的操作量可為40。
若需要，功率管理單元1019可啟用或停用第一叢集1012以及第二叢集1016。具體言之，若第一叢集1012需要操作，則功率管理單元1019可啟用第一叢集1012且停用第二叢集1016。此外，相反地，若第二叢集1016需要操作，則功率管理單元1019可啟用第二叢集1016且停用第一叢集1012。另外，當可經由第一叢集1012中包含的第1個第一核心1014a充分處理待執行的操作量時，功率管理單元1019可啟用第一叢集1012且停用第二叢集1016，且可啟用第1個第一核心1014a且停用第一叢集1012中的第2個第一核心1014b至第4個第一核心1014d。換言之，本發明概念的實例實施例，功率管理單元1019亦可判定是否啟用全部第一叢集1012以及第二叢集1016，且亦可判定是否啟用第一叢集1012中包含的第1個第一核心1014a至第4個第一核心1014d中的每一者以及第二叢集1016中包含的第1個第二核心1018a至第4個第二核心1018d中的每一者。
功率管理單元1019啟用第一叢集1012以及第二叢集1016及/或其中包含的第一核心1014與第二核心1018的操作可為將電源供應至第一叢集1012以及第二叢集1016及/或其中包含的第一核心1014以操作其的操作。此外，功率管理單元1019停用第一叢集1012以及第二叢集1016及/或其中包含的多第一核心1014與第二核心1018的操作可為切斷供應至第一叢集1012以及第二叢集1016及/或其中包含的第一核心1014的電源以停止其操作的操作。
功率管理單元1019取決於SoC系統1000的操作環境啟用僅特定第一叢集1012與第二叢集1016及/或其中包含的第一核心1014與第二核心1018，藉此能夠管理全部SoC系統1000的功率消耗。
再次參看圖27，多媒體系統1020可用以執行SoC系統1000中的多種多媒體功能。多媒體系統1020可包含3D引擎模組、視頻編碼解碼器、顯示系統、相機系統、後處理器以及類似者。
匯流排1030可用以執行中央處理單元1010、多媒體系統1020、記憶體系統1040以及周邊電路1050的相互資料通信。在本發明概念的實例實施例中，匯流排1030可具有多層結構。具體言之，作為匯流排1030的實例，可使用多層進階型高效能匯流排（Advanced High-performance Bus；AHB）或多層進階型可擴展介面（Advanced eXtensible Interface；AXI），但實例實施例不限於此。
記憶體系統1040可提供應用程式處理器1001連接至外部記憶體（例如，DRAM 1060）以執行高速操作的環境。在本發明概念的實例實施例中，記憶體系統1040可包含用於控制外部記憶體（例如，DRAM 1060）的另一控制器（例如，DRAM控制器）。
周邊電路1050可提供SoC系統1000平滑地連接至外部裝置（例如，主板）的環境。因此，周邊電路1050可具備使連接至SoC系統1000的外部裝置相容的各種介面。
DRAM 1060可充當用於操作應用程式處理器1001的操作記憶體。在本發明概念的實例實施例中，如所說明，DRAM 1060可安置於應用程式處理器1001外部。具體言之，可以堆疊封裝（Package on Package；PoP）的形式將DRAM 1060與應用程式處理器1001一起封裝。
參看圖29，在本發明概念的實例實施例中，半導體封裝可包含封裝基板PS、DRAM 1060以及應用程式處理器1001。
封裝基板PS可包含多個封裝球PB。多個封裝球PB可經由封裝基板PS的內部信號線電連接至應用程式處理器1001的晶片球CB，且可經由封裝基板PS的內部信號線電連接至接合球JB。
同時，如所說明，DRAM 1060可經由線結合（wire bonding）電連接至接合球JB。
應用程式處理器1001可安置於DRAM 1060下方。應用程式處理器1001的晶片球CB可經由接合球JB電連接至DRAM 1060。
同時，圖29僅說明DRAM 1060安置於應用程式處理器1001外部的設置，但本發明概念的實例實施例不限於此。若需要，DRAM 1060可安置於應用程式處理器1001內部。
可使用根據本發明概念的實例實施例的布局設計系統1製造此等SoC系統1000的組件中的至少一者。可將根據本發明概念的實例實施例的半導體裝置提供為SoC系統1000的組件中的一者。
接下來，將參看圖30描述根據本發明概念的實例實施例的包含半導體裝置的電子系統。
圖30為根據本發明概念的實例實施例的包含半導體裝置的電子系統的方塊圖。
參看圖30，根據本發明概念的實例實施例的電子系統1100可包含控制器1110、輸入/輸出裝置（I/O）1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150耦接在一起。匯流排1150對應於移動資料所經由的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器以及能夠執行類似於此等元件的功能的邏輯元件中的至少一者。輸入/輸出裝置1120可包含小鍵盤、鍵盤、顯示裝置以及類似者。記憶體裝置1130可儲存資料及/或指令詞。介面1140可執行將資料傳送至通信網路或自通信網路接收資料的功能。介面1140可呈有線或無線形式。舉例而言，介面1140可包含天線或有線以及無線收發器。
雖未對其說明，但電子系統1100可更包含高速DRAM及/或SDRAM作為操作記憶體以用於改良控制器1110的操作。此時，作為操作記憶體，在本發明概念的實例實施例中，可採用上述半導體裝置。又，在本發明概念的實例實施例中，上述半導體裝置可提供於記憶體裝置1130內部，或可提供為控制器1110、輸入/輸出裝置（I/O）1120或類似者的一部分。
可將電子系統1100應用於個人數位助理（personal digital assistant；PDA）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡或可在無線環境中傳輸及/或接收資訊的所有電子產品。
圖31至圖33為說明根據本發明概念的實例實施例的半導體系統的圖。
圖31為說明平板PC 1200的圖，圖32為說明膝上型電腦1300的圖，且圖33為說明智慧型電話1400的圖。根據本發明概念的實例實施例的半導體裝置可用於平板PC 1200、膝上型電腦1300、智慧型電話1400或類似者中。
另外，將對熟習此項技術者顯而易見，根據本發明概念的實例實施例的半導體裝置亦適用於未說明的其他積體電路裝置。亦即，雖然以上僅將平板PC 1200、膝上型電腦1300以及智慧型電話1400描述為根據本發明概念的實例實施例的半導體系統的實例，但本發明概念的實例實施例不限於此。在本發明概念的實例實施例中，半導體系統可由以下各者達成：電腦、超行動PC（ultra mobile PC；UMPC）、工作站、上網本、個人數位助理（PDA）、攜帶型電腦、無線電話、行動電話、電子書、便攜式多媒體播放器（portable multimedia player；PMP）、攜帶型遊戲機、導航裝置、黑箱、數位相機、3維電視、數位音頻記錄器、數位音頻播放器、數位圖片記錄器、數位圖片播放器、數位視訊記錄器、數位視訊播放器或類似者。
應理解，本文中描述的實例實施例應僅按描述性意義來考慮，且非出於限制的目的。根據實例實施例的每一裝置或方法內的特徵或態樣的描述應通常被視為可用於根據實例實施例的其他裝置或方法中的其他類似特徵或態樣。雖然已特定繪示以及描述一些實例實施例，但一般熟習此項技術者將理解，在不脫離申請專利範圍的精神以及範疇的情況下，可在其中進行形式以及細節的變化。
1‧‧‧用於製造遮罩圖案的系統 10‧‧‧布局設計器 20‧‧‧蝕刻偏斜校正器 30‧‧‧光學近接校正器 40‧‧‧遮罩圖案形成器 100‧‧‧儲存單元 200‧‧‧分解模組 300‧‧‧切割模組 400‧‧‧聯結模組 500‧‧‧處理器 600‧‧‧圖案形成層 610a‧‧‧第一圖案 610b‧‧‧第一圖案 620‧‧‧第二圖案 700‧‧‧第一遮罩層 800‧‧‧第二遮罩層 1000‧‧‧SoC系統 1001‧‧‧應用程式處理器 1010‧‧‧中央處理單元 1012‧‧‧第一叢集 1014‧‧‧第一核心 1014a‧‧‧第1個第一核心 1014b‧‧‧第2個第一核心 1014c‧‧‧第3個第一核心 1014d‧‧‧第4個第一核心 1016‧‧‧第二叢集 1018‧‧‧第二核心 1018a‧‧‧第1個第二核心 1018b‧‧‧第2個第二核心 1018c‧‧‧第3個第二核心 1018d‧‧‧第4個第二核心 1019‧‧‧功率管理單元 1020‧‧‧多媒體系統 1030、1150‧‧‧匯流排 1040‧‧‧記憶體系統 1050‧‧‧周邊電路 1060‧‧‧DRAM 1100‧‧‧電子系統 1110‧‧‧控制器 1120‧‧‧輸入/輸出裝置（I/O） 1130‧‧‧記憶體裝置 1140‧‧‧介面 1200‧‧‧平板PC 1300‧‧‧膝上型電腦 1400‧‧‧智慧型電話 S100、S110、S120、S122、S124、S130、S132、S134、S200、S300、S400、S410、S415、S420、S425、S500、S600、S700、S800‧‧‧步驟 A、PA‧‧‧布局設計 B‧‧‧子布局設計 Br‧‧‧架橋 CB‧‧‧晶片球 D1、D2、D3、D4‧‧‧長度 G‧‧‧圖像 I‧‧‧等圖案 JB‧‧‧接合球 L‧‧‧連結 M1‧‧‧第一遮罩圖案 M2‧‧‧第二遮罩圖案 N1、N2、N3‧‧‧節點 P1‧‧‧第一圖案 P2‧‧‧第二圖案 P3‧‧‧第三圖案 PB‧‧‧封裝球 Pc‧‧‧衝突圖案 PS‧‧‧封裝基板 R1‧‧‧第一區域 R2‧‧‧第二區域 R3‧‧‧疊加區域 R4‧‧‧非疊加區域 Ra‧‧‧聯結圖案 Ro‧‧‧疊加區域 S1‧‧‧第一聯結圖案 S2‧‧‧第二聯結圖案
本發明概念的前述以及其他特徵將自本發明概念的非限制性實施例的更特定描述而顯而易見，如在隨附圖式中所說明，其中相似參考字元貫穿不同視圖指相似部分。圖式未必按比例，取而代之，重點在於說明本發明概念的原理。 圖1為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的系統的方塊圖。 圖2為用於詳細解釋圖1的布局設計器的方塊圖。 圖3為用於詳細解釋圖2的著色模組的著色製程的圖。 圖4以及圖5為用於詳細解釋圖2的聯結模組以及分解模組的色彩衝突的聯結形成製程的概念圖。 圖6為用於詳細解釋圖2的切割模組的分解製程的概念圖。 圖7以及圖8為用於詳細解釋根據圖2的聯結模組的圖案間距的聯結形成製程的圖。 圖9為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法的流程圖。 圖10為用於解釋當不存在圖9的蝕刻偏斜校正時的顯影後檢驗（After Develop Inspection；ADI）結果的圖。 圖11為用於解釋當不存在圖9的蝕刻偏斜校正時的清潔後檢驗（After Clean Inspection； ACI）結果的圖。 圖12為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法的ADI結果的圖。 圖13為用於解釋根據本發明概念的實例實施例的用於製造遮罩圖案的方法中的ACI結果的圖。 圖14為用於詳細解釋圖9的布局設計步驟的流程圖。 圖15為用於詳細解釋圖14的聯結圖案選擇步驟的流程圖。 圖16至圖18為用於解釋圖14的每一步驟的說明性視圖。 圖19為用於解釋圖14的聯結圖案形成步驟的流程圖。 圖20為用於詳細地具體描述圖9的遮罩圖案製造步驟的流程圖。 圖21至圖26為用於解釋圖20的每一步驟的中間階段圖。 圖27為根據本發明概念的實例實施例的包含由用於製造遮罩圖案的方法製造的遮罩圖案所製造的半導體裝置的SoC系統的方塊圖。 圖28為說明圖27的中央處理單元的示意性的設置的方塊圖。 圖29為說明圖27的半導體裝置的經封裝的形式的圖。 圖30為根據本發明概念的實例實施例的包含由用於製造遮罩圖案的方法製造的遮罩圖案所製造的半導體裝置的電子系統的方塊圖。 圖31至圖33為說明根據本發明概念的實例實施例的半導體系統的圖。
1‧‧‧用於製造遮罩圖案的系統
10‧‧‧布局設計器
20‧‧‧蝕刻偏斜校正器
30‧‧‧光學近接校正器
40‧‧‧遮罩圖案形成器

Claims (20)

  1. 一種布局設計系統，包括：處理器；以及儲存單元，其經設置以儲存布局設計，所述布局設計包含根據設計安置的第一圖案群組以及第二圖案群組，所述第一圖案群組包含用於在第一時間圖案化的第一圖案，所述第二圖案群組包含用於在不同於所述第一時間的第二時間圖案化的第二圖案；以及聯結模組，所述聯結模組經設置以使用所述處理器偵測所述第二圖案的等圖案，且所述聯結模組經設置以使用所述處理器將所述第一圖案中的與所述等圖案藉由間距或大於所述間距間隔開的至少一者重複指定至所述第二圖案群組。
  2. 如申請專利範圍第1項所述的布局設計系統，其中所述儲存單元經設置以儲存切割模組，且所述切割模組經設置以將所述布局設計劃分成多個子布局設計。
  3. 如申請專利範圍第2項所述的布局設計系統，其中所述等圖案單獨存在於所述子布局設計中的一者中。
  4. 如申請專利範圍第2項所述的布局設計系統，其中所述子布局設計的長度是將所述第一圖案及所述第二圖案的臨界尺寸限制於能夠執行蝕刻偏斜校正的單元中的長度。
  5. 如申請專利範圍第1項所述的布局設計系統，其中所述儲存單元經設置以儲存分解模組，所述分解模組經設置以被供應包含多個圖案的預先布局設計，所述處理器經設置以將所述多個圖案轉換成節點，且所述處理器經設置以產生連接所述節點的連結，以將所述多個圖案分類至所述第一圖案群組或所述第二圖案群組內且形成所述布局設計。
  6. 如申請專利範圍第5項所述的布局設計系統，其中所述分解模組經設置以將共用所述連結的所述節點分類至所述第一圖案群組以及所述第二圖案群組中的每一者的不同群組內。
  7. 如申請專利範圍第6項所述的布局設計系統，其中所述分解模組經設置以將不能被分類至所述第一圖案群組以及所述第二圖案群組兩者內的圖案分類至衝突圖案內，所述衝突圖案包含相互部分重疊的第一區域以及第二區域，所述聯結模組經設置以將所述第一區域分類至所述第一圖案群組內，所述聯結模組經設置以將所述第二區域分類至所述第二圖案群組內，且將所述第一區域與所述第二區域相互重疊的區域重複指定為所述第一圖案群組以及所述第二圖案群組。
  8. 如申請專利範圍第7項所述的布局設計系統，其中根據設計規則判定所述第一區域以及所述第二區域。
  9. 如申請專利範圍第1項所述的布局設計系統，其中由所 述聯結模組進行的指定所述第一圖案中的至少一者至所述第二圖案群組內的重複指定包含：第一重複指定，將所述第一圖案中的與所述等圖案藉由所述間距或大於所述間距間隔開的至少一個第一圖案指定至所述第二圖案群組內，以及第二重複指定，將所述第一圖案中的與第一重複指定的所述第一圖案藉由所述間距或大於所述間距間隔開的至少一者指定至所述第二圖案群組內。
  10. 如申請專利範圍第1項所述的布局設計系統，其中重複指定的所述第一圖案包含疊加區域及相互不重疊的非疊加區域以及，且由所述聯結模組進行的所述第一圖案中的至少一者指定至所述第二圖案群組內的重複指定包含：所述疊加區域指定至所述第二圖案群組內的重複指定，以及所述非疊加區域指定至所述第二圖案群組內的非重複指定。
  11. 如申請專利範圍第10項所述的布局設計系統，其中考慮到所述等圖案的長度來定義所述疊加區域的長度。
  12. 如申請專利範圍第1項所述的布局設計系統，其中設計規則包含所述第一圖案與所述第二圖案之間的所述間距藉由規則間距或大於所述規則間距分開。
  13. 如申請專利範圍第1項所述的布局設計系統，其中所述第一時間比所述第二時間快。
  14. 一種用於製造遮罩圖案的系統，包括：布局設計器，其經設置以在包含第一圖案群組以及第二圖案 群組的第一布局設計中，其中所述第一圖案群組包含多個第一圖案，所述第二圖案群組包含一個第二圖案，將所述第一圖案中的與所述第二圖案藉由間距或大於所述間距間隔開的至少一者重複指定為所述第二圖案群組以產生第二布局設計；以及遮罩圖案形成器，其經設置以基於所述第二布局設計，在第一時間形成對應於所述第一圖案的第一遮罩圖案，且在不同於所述第一時間的第二時間形成對應於所述第二圖案的第二遮罩圖案。
  15. 如申請專利範圍第14項所述的用於製造遮罩圖案的系統，更包括：蝕刻偏斜校正器，其經設置以校正所述第二布局設計的所述第一圖案以及所述第二圖案的臨界尺寸。
  16. 一種布局設計系統，包括：布局設計器，其包含儲存單元、分解模組、聯結模組以及處理器，所述儲存單元經設置以儲存布局設計，所述分解模組經設置以使用所述處理器將所述布局設計分解成多個圖案群組，所述多個圖案群組包含第一圖案群組、第二圖案群組以及第三圖案群組，其中所述第一圖案群組包含第一圖案，所述第二圖案群組包含用於在第一時間圖案化的第二圖案，所述第三圖案群組包含用於在所述第一時間後的第二時間圖案化的第三圖案，所述第一圖案至所述第三圖案在平面圖中相互間隔開，所述聯結模組經設置以將所述第一圖案指定為等圖案， 所述聯結模組經設置以使用所述處理器產生聯結圖案，以用於與在未形成所述聯結圖案的情況下的所述等圖案的等密度(ID)偏差相比，減小所述等圖案的所述等密度(ID)偏差，所述聯結圖案包含第一聯結圖案以及第二聯結圖案，所述第一聯結圖案與所述第一圖案中的一者重疊，所述第二聯結圖案與所述第二圖案中的一者重疊；所述第一聯結圖案與所述等圖案的第一側藉由第一距離間隔開，所述第二聯結圖案與所述等圖案的第二側藉由第二距離間隔開，所述第一距離以及所述第二距離各大於或等於遠離所述等圖案的最小間距，以用於限制架橋的出現。
  17. 如申請專利範圍第16項所述的布局設計系統，其中所述布局設計器更包含經設置以將所述布局設計分開成多個子布局設計的切割模組。
  18. 如申請專利範圍第16項所述的布局設計系統，更包括：蝕刻偏斜校正器，其經設置以基於所述第一圖案以及所述第二圖案的各別間距，使用所述處理器調整所述第一圖案以及所述第二圖案的臨界尺寸。
  19. 如申請專利範圍第18項所述的布局設計系統，更包括：光學近接校正器，其經設置以在布局經受使用所述蝕刻偏斜校正器的蝕刻偏斜校正後，使用所述處理器對所述第一圖案以及 所述第二圖案執行光學近接校正(OPC)，其中所述儲存單元為非揮發性記憶體裝置、硬碟驅動機或磁性儲存裝置。
  20. 如申請專利範圍第19項所述的布局設計系統，更包括：遮罩圖案形成器，其經設置以在所述光學近接校正器對所述布局執行光學近接校正後基於所述布局形成遮罩。
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