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TWI690080B - 半導體元件 - Google Patents

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TWI690080B
TWI690080B TW105118094A TW105118094A TWI690080B TW I690080 B TWI690080 B TW I690080B TW 105118094 A TW105118094 A TW 105118094A TW 105118094 A TW105118094 A TW 105118094A TW I690080 B TWI690080 B TW I690080B
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semiconductor device
ferroelectric
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陳士程
温在宇
葉珊
呂佐文
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聯華電子股份有限公司
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Priority to US15/823,616 priority patent/US20180083141A1/en
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Abstract

一種半導體元件,包含有一基底、一設置於該基底上之電極層、以及一設置於該基底與該電極層之間的三層結構閘控制疊層(tri-layered gate-control stack)。該三層結構閘控制疊層更包含一設置於該基底上之鐵電層、一夾設於該鐵電層與該基底之間的中間能隙金屬層、以及一反鐵電層。該反鐵電層係設置於該中間能隙金屬層與該基底之間。或者,該鐵電層與該中間能係金屬層係夾設於該反鐵電層與該基底之間。

Description

半導體元件
本發明有關於一種半導體元件,尤指一種包含鐵電(ferroelectric,FE)材料與反鐵電(anti-ferroelectric,AFE)材料之半導體元件。
半導體元件,係指可藉由使用半導體特性而作用之任何元件。舉例來說,光電元件(electro-optical device)、半導體電路(semiconductor circuit)、及電子元件(electronic device)等皆可以是半導體裝置。是以,半導體元件常被使用於各種電子應用中,例如個人電腦、手機、數位相機、及其他電子裝置等。
一般來說,半導體元件之製造通常為依序沉積絕緣層或介電層、導電層、及半導體層於半導體基底上,並以微影製程圖案化各材料層並於其上形成電路元件。隨著半導體材料與設計技術的進步,係使電路越來越小也越來越複雜,且單位面積上可互連的元件數量越來越多。然而,當最小元件的尺寸縮小時,許多挑戰隨之而生。當特徵變得更靠近時,漏電流變得更加顯著;信號變得更容易跨越(crossover);而功率的使用變得更加重要。一般而言,當金屬氧化半 導體場效電晶體(metal-oxide-semiconductor field effect transistor,MOS FET)元件的閘極電壓小於臨界電壓時,其汲極電流理論上應為零。然而,在實際的應用上,此汲極電流並不為零,而這個不為零的電流即為次臨界電流(subthreshold current),並且因次臨界電流的存在,MOS FET元件並不能處於完全截止的狀態。熟習該項技藝之人士應知,次臨界電流與閘極電壓具有一線性關係,即次臨界擺幅(subthreshold swing,SS)。次臨界擺幅小時,表示閘極對於次臨界電流具有較大的控制能力、次臨界電流相對較小、而元件在操作時會有較小的漏電流存在。然而,根據現有半導體元件的物理極限,目前次臨界擺幅僅能降低至60mV/dec。是以,如何能進一步降低次臨界擺幅仍然是業界致力之目標。
因此,本發明之一目的係在於提供一種可降低次臨界擺幅之半導體元件。
根據本發明所提供之申請專利範圍,係提供一種半導體元件。該半導體元件包含有一基底、一設置於該基底上之電極層、以及一設置於該基底與該電極層之間的三層結構閘控制疊層(tri-layered gate-control stack)。該三層結構閘控制疊層更包含一設置於該基底上之鐵電(ferroelectric,FE)層、一夾設於該鐵電層與該基底之間的反鐵電(anti-ferroelectric,AFE)層、以及一夾設於該鐵電層與該反鐵電層之間的中間能隙金屬(mid-gap metal)層。
根據本發明所提供之申請專利範圍,另提供一種半導體元件,包含有一基底、一設置於該基底上之電極層、以及一設置於該基底與該電極層之間的三層結構閘控制疊層。該三層結構閘控制疊層更包含一設置於該基底上之反鐵電層、一夾設於該反鐵電層與該基底層之間的中間能隙金屬層、以及一夾設於該反鐵電層與該中間能隙金屬層之間的鐵電層。
根據本發明所提供之半導體元件,係於該電極層與該基底之間提供該三層結構閘控制疊層,而此三層結構閘控制疊層包含了該鐵電層、該反鐵電層與該中間能隙金屬層。值得注意的是,此三層結構閘控制疊層中,中間能隙金屬層必定設置於鐵電層與基底之間,而反鐵電層則可設置於「鐵電層-中間能隙金屬層」此一雙層結構的上方或下方。據此,鐵電層係可增強電極層的電場,而中間能隙金屬層則用以均勻化鐵電層所增強的電場;除此之外,反鐵電層則用以提供負電容效應(negative capacitance effect)。因此,本發明所提供之半導體元件可藉由此三層結構之閘控制疊層的存在,取代傳統的高介電常數(high-k)閘極介電層,有效地降低次臨界擺幅。
100、200:半導體元件
102、202:基底
104、204:側壁子
106、206:輕摻雜汲極
108、208:源極/汲極
110、210:電極層
110a、210a:功函數金屬層
110b、210b:填充金屬層
112、212:底部阻障層
114、214:蝕刻停止層
120、220:三層結構閘控制疊層
122、222:鐵電層、非晶介電層
124、224:中間能隙金屬層
126、226:反鐵電層、多晶介電層
128、228:氧化襯墊層
130、230:內層介電層
第1圖為本發明所提供之半導體元件之一第一較佳實施例之示意圖。
第2圖為本發明所提供之半導體元件之一第二較佳實施例之示意圖。
請參閱第1圖,第1圖係為本發明所提供之半導體元件之一第一較佳實施例之示意圖。如第1圖所示,本較佳實施例所提供之半導體元件100,包含一基底102,例如矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator,以下簡稱為SOI)基底等。基底102內形成有複數個隔離結構(圖未示),其可以是淺溝絕緣(shallow trench isolation,STI),用以於基底102內定義出用以容置p型FET元件和/或n型FET元件的主動區域,並提供電性隔離。另外,本較佳實施例亦可提供一半導體層,且半導體層可為一鰭式場效電晶體(fin field effect transistor,以下簡稱為FinFET)的鰭片結構。鰭片結構的形成可利用蝕刻微影暨蝕刻(photolithographic etching pattern,PEP)、多重曝光(multi patterning)等製程,較佳可利用間隙壁自對準雙圖案法(spacer self-aligned double-patterning,SADP),也就是側壁影像轉換(sidewall image transfer,SIT)等方式圖案化一塊矽(bulk silicon)基底或SOI基底表面之單晶矽層,而於塊矽基底或SOI基底中形成一魚鰭狀的矽薄膜,且此一矽薄膜即為本較佳實施例中之基底102。
基底102上係形成有一電極層110。本較佳實施例係採用金屬閘極結構,是以電極層110至少包含一功函數金屬(work function metal)層110a。功函數金屬層110a可根據半導體元件100的導電型態而有不同的選擇,當半導體元件100為一p型半導體元件時,功函數金屬層110a可為一滿足p型電晶體所需功函數要求的金屬,例如氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride, TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)、或氮化鋁鈦(aluminum titanium nitride,TiAlN)等。但熟習該項技藝之人士應知,功函數金屬層110a可包含任何滿足p型金屬閘極之功函數需求(功函數係介於4.8eV與5.2eV之間)的金屬材料,故不限於此。而當半導體元件100為一n型半導體元件時,功函數金屬層110a可為一滿足n型電晶體所需功函數要求的金屬,例如鋁化鈦(titanium aluminide,TiAl)、鋁化鋯(zirconium aluminide,ZrAl)、鋁化鎢(tungsten aluminide,WAl)、鋁化鉭(tantalum aluminide,TaAl)或鋁化鉿(hafnium aluminide,HfAl)。如前所述,熟習該項技藝之人士應知,功函數金屬層110a可包含任何滿足n型金屬閘極之功函數需求(功函數係介於3.9eV與4.3eV之間)的金屬材料,故亦不限於此。此外,功函數金屬層110a可以是單層結構或複合層結構。電極層110亦可包含一填充金屬層110b,填充金屬層110b係為具有較佳填洞能力的單層金屬層或複合金屬層,其可包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN),但不限於此。除此之外,熟習該項技藝之人士應知半導體元件100中係可依產品或製程需要,更包含一底部阻障層112、一蝕刻停止層114與一頂部阻障層(圖未示)。如第1圖所示,底部阻障層係設置於電極層110以及基底100之間,蝕刻停止層114設置於電極層110與底部阻障層112之間,而頂部阻障層則設置於功函數金屬層110a與填充金屬層110b之間。蝕刻停止層114較佳為一蝕刻率不同於底部阻障層112之膜層。舉例來說,底部阻障層112可以是一TiN層,而蝕刻停止層114可以是一TaN層,但熟習該項技藝之人士應知底部阻障層112與蝕刻停止層114之材料選擇並不限於此。
請繼續參閱第1圖。本較佳實施例所提供之半導體元件100更包含一三層結構閘控制疊層120,設置於基底102與電極層110之間。此一三層結構閘控制疊層120更包含一設置於基底102上之鐵電層122、一夾設於鐵電層122與基底102之間的反鐵電層126、以及一夾設於鐵電層122與反鐵電層126之間的中間能隙金屬層124。在本較佳實施例中,鐵電層122包含一選自於由下列成分組成之群組中的材料:鋯鈦酸鉛(lead zirconate titanate,PbZrTiO3,PZT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate,PbLa(TiZr)O3,PLZT)、鉭酸鉍鍶(strontium bismuth tantalate,SrBiTa2O9,SBT)、鈦酸鑭鉍(bismuth lanthanum titanate,(BiLa)4Ti3O12,BLT)及鈦酸鍶鋇(barium strontium titanate,BaSrTiO3,BST)。反鐵電層126包含一選自於由下列成分組成之群組中的材料:銦鈮酸鉛(lead indium niobate,Pb(InNb)O3)、鈮鈉氧化物(niobium-sodium oxide,NbNaO3)、鋯鉛酸鹽(lead zirconate(ZrPbO3)、鈦鋯鑭鉛酸鹽(lead lanthanum zirconate titanate,TiZrLaPbO3)、鈦鋯鉛酸鹽(lead zirconate titanate,TiZrPbO3)、磷酸二氫銨(ammonium dihydrogen phosphate,NH4H2PO4,ADP)及砷酸二氫銨(ammonium dihydrogen arsenate,NH4H2AsO4,ADA)。值得注意的是,鐵電層122與反鐵電層126也可包含相同的元素,然而具有不同的結晶型態及/或組成比例。舉例來說,鐵電層122與反鐵電層126可皆包含鉿系氧化物如HfZrOx,然而鐵電層122係包含非晶(amorphous)型態的HfZrOx,反鐵電層126則包含多晶(polycrystalline)型態的HfZrOx。在本發明文中所指之「鉿系氧化物」為包含鉿之氧化物,其尚可包含其他元素如鋯。換句話說,在特定的情況中,鐵電層122可視為一非晶或部份結晶介電 層122;而反鐵電層126可視為一多晶介電層126。中間能隙金屬層124係為介於共價帶(valence band)以及導電帶(conduction band)之間的金屬,其可包含金屬氮化物(metal nitride)如氮化鈦(TiN)、氮化矽鈦(titanium silicon nitride,TiSiN)、氮化鉭(TaN)、氮化矽鉭(tantalum silicon nitride,TaSiN)、或氮化鉬(molybdenum nitride,MoN)等。此外,在本發明之其他實施例中,中間能隙金屬層124亦可包含矽化鎳(nickel silicide,NiSi)、矽化鎢(tungsten silicide,WSi)、矽化鈷(cobalt silicide,CoSi2)、鈦鎢(titanium tungsten,TiW)等,但不限於此。
值得注意的是,由於反鐵電材料的反鐵磁性(antiferromagnetic)在超過奈爾溫度(Neel temperature)後會轉成順磁性(paramagnetic)。為避免高溫製程導致上述問題,本較佳實施例係採用後介電層(high-k last)製程。熟習該項技藝之人士應知,後介電層製程,乃是於基底102上形成一虛置閘極(dummy gate)(圖未示)之後,進行場效電晶體所需之組成元件,例如輕摻雜汲極(light doped drain,LDD)106、側壁子104、源極/汲極108之製作。虛置閘極可包含一介電層(圖未示)、一導電層如一多晶矽層(圖未示)、以及一圖案化硬遮罩(圖未示)。側壁子104可為一單一膜層或複合膜層之結構。另外,在本較佳實施例中,亦可利用選擇性磊晶成長(selective epitaxial growth,SEG)方法來製作源極/汲極108,以利用磊晶層與閘極通道矽之間的應力作用更改善電性表現。例如,當半導體元件100為p型電晶體時,可利用包含有鍺化矽(SiGe)的磊晶層形成源極/汲極,而當半導體元件100為n型電晶體時,可利用包含有碳化矽(SiC)或磷化矽(SiP)的磊晶層形成源極/汲極。此外,源極/汲極表面可分別包含有一金屬矽化物(圖未示), 以改善源極/汲極與後續形成的接觸插塞之間的接觸電阻。在形成半導體元件100之後,係於半導體層/基底100上選擇性地形成一蝕刻襯墊層如接觸洞蝕刻停止層(contact etch stop layer,以下簡稱為CESL)(圖未示),隨後形成一內層介電(interlayer dielectric,以下簡稱為ILD)層130。接下來,利用一平坦化製程,如一CMP製程,用以平坦化ILD層130與CESL,並移除圖案化硬遮罩,直至暴露出虛置閘極之導電層。隨後移除虛置閘極之導電層以及介電層,而於基底102上形成一閘極溝渠(圖未示)。在本較佳實施例中,在形成閘極溝渠之後,可於閘極溝渠內先形成一氧化襯墊(oxide liner)層128。接下來,係於閘極溝渠內形成上述之三層結構閘控制疊層120,而在形成三層結構閘控制疊層120之後,即可進行前述金屬層之製作。是以,本較佳實施例之三層結構閘控制疊層120包含一U字形狀,且設置於三層結構閘控制疊層120之反鐵電層126與基底102之間的氧化襯墊層128可作為一介面層(interfacial layer,IL),用以在基底102與三層結構閘控制疊層120之間提供一良好的界面。此外,如第1圖所示,底部阻障層112與蝕刻停止層114,係設置於三層結構閘控制疊層120與電極層110之間。然而,本發明之其他實施例仍然可採用先介電層(high-k first)製程,故在本發明之其他實施例中,三層結構閘控制疊層120亦可包含一「一」字形形狀。
根據本較佳實施例所提供之半導體元件100,係於電極層110與基底102之間提供前述之三層結構閘控制疊層120,且此三層結構閘控制疊層120所包含之鐵電層122(或因非晶或部份結晶型態而獲得鐵電性質的材料層,即非晶或部份結晶介電層)係可增強電極層110的電 場。須注意的是,鐵電層122所增強之電場常被觀察到不均勻的現象,是以本較佳實施例更於鐵電層122與基底102之間提供中間能隙金屬層124,且中間能隙金屬層124直接接觸鐵電層(非晶或部份結晶介電層)122,用以均勻化被鐵電層122增強之電場。此外,反鐵電層126(或因多晶型態而獲得反鐵電性質的材料層,即多晶介電層)之設置則可提供負電容效應,有效地改善次臨界擺幅。與此相較,習知採用一般high-k材料作為閘極介電層時,其次臨界擺幅約為60mV/dec,但本發明所提供之半導體元件100可大幅降低次臨界擺幅至10mV/dec,超越了現有的物理極限,降低漏電流並節省不必要的功率消耗。
請參閱第2圖,第2圖係為本發明所提供之半導體元件之一第二較佳實施例之示意圖。首先須注意的是,第二較佳實施例中,與第一較佳實施例相同之組成元件係可採用相同的製程獲得,且可包含有相同的材料選擇,故該些細節於此不再予以贅述。如第2圖所示,本較佳實施例所提供之半導體元件200,包含一基底202,基底202內形成有複數個隔離結構(圖未示),用以於基底202內定義出用以容置p型FET元件與n型FET元件的主動區域,並提供電性隔離。另外,本較佳實施例亦可提供一半導體層,如前所述,此半導體層可為一FinFET的鰭片結構,且此一鰭片結構可視為本較佳實施例中之基底202。
基底202上係形成有一電極層210。本較佳實施例較佳亦採用金屬閘極結構,是以電極層210至少包含一功函數金屬層210a。功函數金屬層210a可根據半導體元件200的導電型態而有不同的選擇,當半導體元件200為一p型半導體元件時,功函數金屬層210a可為一滿足p型電 晶體所需功函數要求的金屬;而當半導體元件200為一n型半導體元件時,功函數金屬層210a可為一滿足n型電晶體所需功函數要求的金屬。此外,功函數金屬層210a可以是單層結構或複合層結構。電極層210亦可包含一填充金屬層210b,填充金屬層210b係為具有較佳填洞能力的單層金屬層或複合金屬層。除此之外,熟習該項技藝之人士應知半導體元件200中係可依產品或製程需要,更包含一底部阻障層212、一蝕刻停止層214與一頂部阻障層(圖未示)。如第2圖所示,底部阻障層係設置於電極層210以及基底200之間,蝕刻停止層214設置於電極層210與底部阻障層212之間,而頂部阻障層則設置於功函數金屬層210a與填充金屬層210b之間。蝕刻停止層214較佳為一蝕刻率不同於底部阻障層212之膜層。
請繼續參閱第2圖。本較佳實施例所提供之半導體元件200更包含一三層結構閘控制疊層220,設置於基底202與電極層210之間。此一三層結構閘控制疊層220更包含一設置於基底202上的反鐵電層226、一夾設於反鐵電層226與基底202之間的中間能隙金屬層224、以及一夾設於反鐵電層226與中間能隙金屬層224之間的鐵電層222。如前所述,鐵電層222與反鐵電層226也可包含相同的元素,然而具有不同的結晶型態及/或組成比例。換句話說,鐵電層222可視為一非晶或部份結晶介電層222;而反鐵電層226可視為一多晶介電層226。
如前所述,由於反鐵電材料的反鐵磁性在超過奈爾溫度後會轉成順磁性。為避免高溫製程導致上述問題,本較佳實施例亦採用後介電層製程。即在完成場效電晶體所需組成元件,例如虛置閘極、LDD 206、側壁子204、源極/汲極208之製作,以及CESL與ILD層230之製作後,移除虛置閘極,而於基底202上形成一閘極溝渠(圖未示)。在本較佳實施例中,在形成閘極溝渠之後,亦可於閘極溝渠內先形成一氧化襯墊層228。接下來,係於閘極溝渠內形成上述之三層結構閘控制疊層220,而在形成三層結構之閘控制疊層220之後,即可進行前述金屬層之製作。是以,本較佳實施例之三層結構之閘控制疊層220包含一U字形狀,而設置於三層結構閘控制疊層220之中間能隙金屬層224與基底202之間的氧化襯墊層228可作為一介面層,用以在基底202與三層結構閘控制疊層220之間提供一良好的界面。此外,如第2圖所示,底部阻障層212與蝕刻停止層214,係設置於三層結構閘控制疊層220與電極層210之間。然而,本發明之其他實施例仍然可採用先介電層製程,故在本發明之其他實施例中,三層結構閘控制疊層220亦可包含一「一」字形形狀。
根據本較佳實施例所提供之半導體元件200,係於電極層210與基底202之間提供三層結構閘控制疊層220,且此三層結構閘控制疊層220所包含之鐵電層222(即非晶或部份結晶介電層)係可增強電極層210的電場。須注意的是,鐵電層222所增強之電場常被觀察到不均勻的現象,是以本較佳實施例更於鐵電層222與基底202之間提供中間能隙金屬層224,且中間能隙金屬層224直接接觸鐵電層(非晶介電層)222,用以均勻化被鐵電層222增強之電場。此外,反鐵電層226(即多晶介電層)之設置則可提供負電容效應,有效地改善次臨界擺幅。與此相較,習知採用一般high-k材料作為閘極介電層時,其次臨界擺幅約為60mV/dec,但本發明所提供之半導體元件200可降低次臨界擺幅 至低於60mV/dec,超越了現有的物理極限,降低漏電流並節省不必要的功率消耗。
綜上所述,根據本發明所提供之半導體元件,係於該電極層與該基底之間提供該三層結構閘控制疊層,而此三層結構閘控制疊層包含了該鐵電層(在某些況中為非晶或部份結晶介電層)、該反鐵電層(在某些情況中為多晶介電層)與該中間能隙金屬層。值得注意的是,此三層結構閘控制疊層中,中間能隙金屬層必定設置於鐵電層與基底之間,且較佳直接接觸鐵電層,而反鐵電層則可設置於此「鐵電層-中間能隙金屬層」此一雙層結構的上方或下方。據此,鐵電層係可增強電極層的電場,而中間能隙金屬層則用以均勻化鐵電層所增強的電場;除此之外,反鐵電層則用以提供負電容效應。因此,本發明所提供之半導體元件可藉由三層結構之閘控制疊層的存在,取代傳統的high-k閘極介電層,有效地降低次臨界擺幅,降低漏電流並節省不必要的功率消耗。以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100:半導體元件
102:基底
104:側壁子
106:輕摻雜汲極
108:源極/汲極
110:電極層
110a:功函數金屬層
110b:填充金屬層
112:底部阻障層
114:蝕刻停止層
120:三層結構閘控制疊層
122:鐵電層
124:中間能隙金屬層
126:反鐵電層
128:氧化襯墊層
130:內層介電層

Claims (19)

  1. 一種半導體元件,包含有:一基底;一電極層,設置於該基底上;以及一三層結構閘控制疊層(tri-layered gate-control stack),設置於該基底與該電極層之間,該三層結構閘控制疊層更包含:一鐵電(ferroelectric,FE)層,設置於該基底上;一反鐵電(anti-ferroelectric,AFE)層,夾設於該鐵電層與該基底之間,該反鐵電層與該鐵電層的材料不同,其中該反鐵電層包含一選自於由下列成分組成之群組中的材料:銦鈮酸鉛(lead indium niobate,Pb(InNb)O3)、鈮鈉氧化物(niobium-sodium oxide,NbNaO3)、鋯鉛酸鹽(lead zirconate(ZrPbO3)、鈦鋯鑭鉛酸鹽(lead lanthanum zirconate titanate,TiZrLaPbO3)、鈦鋯鉛酸鹽(lead zirconate titanate,TiZrPbO3)、磷酸二氫銨(ammonium dihydrogen phosphate,NH4H2PO4,ADP)及砷酸二氫銨(ammonium dihydrogen arsenate,NH4H2AsO4,ADA);以及一中間能隙金屬(mid-gap metal)層,夾設於該鐵電層與該反鐵電層之間。
  2. 如申請專利範圍第1項所述之半導體元件,其中該電極層包含至少一功函數金屬(work function metal)層。
  3. 如申請專利範圍第1項所述之半導體元件,更包含一氧化襯 墊(oxide liner)層,設置於該三層結構閘控制疊層之該反鐵電層與該基底之間。
  4. 如申請專利範圍第1項所述之半導體元件,其中該鐵電層包含一選自於由下列成分組成之群組中的材料:鋯鈦酸鉛(lead zirconate titanate,PbZrTiO3,PZT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate,PbLa(TiZr)O3,PLZT)、鉭酸鉍鍶(strontium bismuth tantalate,SrBiTa2O9,SBT)、鈦酸鑭鉍(bismuth lanthanum titanate,(BiLa)4Ti3O12,BLT)及鈦酸鍶鋇(barium strontium titanate,BaSrTiO3,BST)。
  5. 如申請專利範圍第1項所述之半導體元件,其中該中間能隙金屬層包含有金屬氮化物。
  6. 如申請專利範圍第1項所述之半導體元件,更包含一底部阻障層與一蝕刻停止層,設置於該三層結構閘控制疊層與該電極層之間。
  7. 如申請專利範圍第1項所述之半導體元件,其中該三層結構閘控制疊層包含一U字形狀。
  8. 一種半導體元件,包含有:一基底;一電極層,設置於該基底上;以及一三層結構閘控制疊層,設置於該基底與該電極層之間,該三層結 構閘控制疊層更包含:一反鐵電層,設置於該基底上;一中間能隙金屬層,夾設於該反鐵電層與該基底之間;以及一鐵電層,夾設於該反鐵電層與該中間能隙金屬層之間。
  9. 如申請專利範圍第8項所述之半導體元件,其中該電極層包含至少一功函數金屬層。
  10. 如申請專利範圍第8項所述之半導體元件,更包含一氧化襯墊層,設置於該三層結構閘控制疊層的該中間能隙金屬層與該基底之間。
  11. 如申請專利範圍第8項所述之半導體元件,其中該鐵電層包含一選自於由下列成分組成之群組中的材料:鋯鈦酸鉛(PZT)、鋯鈦酸鉛鑭(PLZT)、鉭酸鉍鍶(SBT)、鈦酸鑭鉍(BLT)及鈦酸鍶鋇(BST)。
  12. 如申請專利範圍第8項所述之半導體元件,其中該中間能隙金屬層包含有金屬氮化物。
  13. 如申請專利範圍第8項所述之半導體元件,其中該反鐵電層包含一選自於由下列成分組成之群組中的材料:銦鈮酸鉛(Pb(InNb)O3)、鈮鈉氧化物(NbNaO3)、鋯鉛酸鹽(ZrPbO3)、鈦鋯鑭鉛酸鹽(TiZrLaPbO3)、鈦鋯鉛酸鹽(TiZrPbO3)、磷酸二氫銨(ADP)及砷酸二氫銨(ADA)。
  14. 如申請專利範圍第8項所述之半導體元件,更包含一底部阻障層與一蝕刻停止層,設置於該三層結構閘控制疊層與該電極層之間。
  15. 如申請專利範圍第8項所述之半導體元件,其中該三層結構閘控制疊層包含一U字形狀。
  16. 一種半導體元件,包含有:一基底;一電極層,設置於該基底上;以及一三層結構閘控制疊層,設置於該基底與該電極層之間,該三層結構閘控制疊層更包含:一非晶鐵電介電層(amorphous ferroelectric dielectric layer);一中間能隙金屬層,設置於該非晶鐵電介電層與該基底之間,且該中間能隙金屬層直接接觸該非晶鐵電介電層;以及一多晶介電層(polycrystalline dielectric layer),其中該非晶鐵電介電層與該多晶介電層係由鉿系氧化物所構成。
  17. 如申請專利範圍第16項所述之半導體元件,其中該多晶介電層設置於該中間能隙金屬層與該基底之間。
  18. 如申請專利範圍第16項所述之半導體元件,其中該中間能隙金屬層以及該非晶介電層設置於該多晶介電層與該基底之間。
  19. 如申請專利範圍第16項所述之半導體元件,其中該電極層包含至少一功函數金屬層。
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