JP2014053571A

JP2014053571A - 強誘電体メモリ及びその製造方法

Info

Publication number: JP2014053571A
Application number: JP2012198891A
Authority: JP
Inventors: Seiji Inumiya; 誠治犬宮; Yoshio Ozawa; 良夫小澤; Koji Yamakawa; 晃司山川; Atsuko Sakata; 敦子坂田; Masayuki Tanaka; 正幸田中; Junichi Wada; 純一和田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-09-10
Filing date: 2012-09-10
Publication date: 2014-03-20
Also published as: US20140070290A1; US9362487B2

Abstract

【課題】メモリ特性の向上を図る。
【解決手段】実施形態による強誘電体メモリは、半導体層１１と、半導体層上に形成された強誘電体膜１８と、強誘電体膜上に形成されたゲート電極１５と、を具備し、強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、強誘電体膜は、チャネル幅方向において、セル毎に分断されている。
【選択図】図１４

Description

本発明の実施形態は、強誘電体メモリ及びその製造方法に関する。

強誘電体メモリは、高速動作できる不揮発性メモリとして注目されている。強誘電体メモリは、強誘電体の持つ自発分極を利用したメモリであるが、トランジスタとキャパシタを組み合わせたキャパシタ型と、トランジスタのゲート絶縁膜として用いるトランジスタ型とがある。

トランジスタ型の強誘電体メモリとして、ハフニウムシリケイト（ＨｆＳｉＯｘ）の強誘電体相を用いた例がある。この例では、半導体基板上にゲート絶縁膜が形成され、このゲート絶縁膜上に強誘電体膜であるＨｆＳｉＯｘ膜が形成され、このＨｆＳｉＯｘ膜上に制御電極が形成されている。そして、制御電極から印加する電圧を用いて、強誘電体膜中の分極を上下に反転させることで、メモリセルに情報を書き込み／消去する。このようなトランジスタ型強誘電体メモリでは、メモリ特性の向上が望まれている。

２０１１ＩＥＤＭ 24.5 Ferroelectricity in Hafnium Oxide：CMOS compatible Ferroelectric Field Effect Transistors

メモリ特性の向上を図る強誘電体メモリ及びその製造方法を提供する。

実施形態による強誘電体メモリは、半導体層と、前記半導体層上に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、を具備し、前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、前記強誘電体膜は、チャネル幅方向において、セル毎に分断されている。

第１の実施形態に係る平面型のＮＡＮＤ型強誘電体メモリの構造Ａを示す断面図。第１の実施形態に係る平面型のＮＡＮＤ型強誘電体メモリの構造Ａの変形例を示す断面図。第１の実施形態に係る平面型のＮＡＮＤ型強誘電体メモリの構造Ｂを示す断面図。第１の実施形態に係る平面型のＮＡＮＤ型強誘電体メモリの構造Ｂの変形例を示す断面図。第１の実施形態に係る平面型の強誘電体メモリの製造方法（１）を示す断面図。第１の実施形態に係る平面型の強誘電体メモリの製造方法（２）を示す断面図。第１の実施形態に係る平面型の強誘電体メモリの製造方法（３）を示す断面図。第１の実施形態に係る平面型の強誘電体メモリの製造方法（４）を示す断面図。第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの構造Ａを示す断面図。第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの構造Ａの変形例を示す断面図。第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの構造Ｂを示す断面図。第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの構造Ｂの変形例を示す断面図。第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの製造方法を示す断面図。第３の実施形態に係る強誘電体メモリの構造Ａを示す断面図。第３の実施形態に係る強誘電体メモリの構造Ｂを示す断面図。第３の実施形態に係る強誘電体メモリの構造Ｃを示す断面図。第３の実施形態に係る強誘電体メモリの製造方法を示す断面図。第４の実施形態に係る強誘電体メモリの構造Ａを示す断面図。第４の実施形態に係る強誘電体メモリの構造Ｂを示す断面図。第４の実施形態に係る強誘電体メモリの分極状態を説明するための図。第５の実施形態に係る強誘電体メモリの構造を示す断面図及び平面図。第５の実施形態に係る強誘電体メモリの製造方法を示す断面図。第５の実施形態に係る強誘電体メモリの分極状態を説明するための図。第６の実施形態に係る強誘電体メモリの構造Ａを示す断面図。第６の実施形態に係る強誘電体メモリの構造Ｂを示す断面図。第６の実施形態に係る強誘電体メモリにおけるチャネル長方向の添加元素の濃度分布を示す図。第７の実施形態に係る強誘電体メモリの構造を示す断面図。第７の実施形態に係る強誘電体メモリの製造方法を示す断面図。第８の実施形態に係る強誘電体メモリの構造を示す断面図。第９の実施形態に係る強誘電体メモリの構造を示す断面図。

以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
第１の実施形態の強誘電体メモリは、平面型のＮＡＮＤメモリセルストリング構造である。

［１−１］構造Ａ
図１を用いて、第１の実施形態に係る平面型のＮＡＮＤ型強誘電体メモリの構造Ａについて説明する。図１は、チャネル長方向の断面図である。

図１に示すように、例えばｐ型の半導体基板１１上に、界面絶縁膜１２とゲート絶縁膜１３とが積層されている。このゲート絶縁膜１３上に、複数のセルゲート電極１５が、１０ｎｍ程度の間隔で互いに隔離して設けられている。隣接するセルゲート電極１５間の半導体基板１１の表層部には、ｎ型拡散層１６が形成され、強誘電体メモリトランジスタが形成されている。さらに、複数のセルゲート電極１５からなるメモリセルストリングの少なくとも一方の端部には、３０ｎｍ程度の間隔をおいて、選択ゲート電極２３が設けられている。この選択ゲート電極２３の両端下の半導体基板１１の表層部には、高濃度のｎ型拡散層２２が形成され、選択ゲートトランジスタが形成されている。セルゲート電極１５及び選択ゲート電極２３は、層間絶縁膜１７で覆われている。

ここで、半導体基板１１は、例えば、ｐ型シリコン基板等で形成される。界面絶縁膜１２は、例えば、厚さ１ｎｍのシリコン酸化膜等で形成される。ゲート絶縁膜１３は、例えば、厚さ５ｎｍ程度のハフニウム酸化物（ＨｆＯｘ）を主成分とする絶縁膜等で形成される。セルゲート電極１５及び選択ゲート電極２３は、例えば、チタン窒化物等で形成される。層間絶縁膜１７は、例えば、シリコン酸化膜等で形成される。

このような第１の実施形態におけるゲート絶縁膜１３は、チャネル長方向において、セル毎に分断されずに、セルゲート領域、隣接セルゲート間領域及び選択ゲート領域に連続して形成されている。但し、セルゲート領域のゲート絶縁膜１８（１３）は、強誘電性結晶構造を有し、隣接セルゲート間領域及び選択ゲート領域のゲート絶縁膜２０（１３）は、非強誘電性結晶構造を有している。詳細は、以下に説明する。

［１−１−１］セルゲート領域のゲート絶縁膜
セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、斜方晶（orthorhombic）の強誘電体膜である。尚、Ｓｉ原子数及びＨｆ原子数は、ＸＰＳやアトムプローブで測定可能である。また、例えば、第三斜方晶（orthorhombic III）は、強誘電性を示す。

［１−１−２］隣接セルゲート間領域のゲート絶縁膜
隣接セルゲート間領域のゲート絶縁膜２０は、例えば、以下の（１）〜（４）のように形成される。

（１）隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超え、強誘電性を示さない。

この場合、漏れ電界による隣接セルゲート間領域のゲート絶縁膜２０の分極に起因するメモリ誤動作を回避できる。

（２）隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．５以上のハフニウムシリケート（ＨｆＳｉＯ）膜で構成される。

この場合、隣接セルゲート間領域のゲート絶縁膜２０の誘電率が、セルゲート領域のゲート絶縁膜１８の誘電率に対して、１０％以上低減する。このため、隣接するセルゲート電極１５からの漏れ電界によるセルトランジスタのしきい値変動（いわゆる、隣接セル間干渉効果）に起因するメモリ誤動作も回避できる。よって、メモリセルストリングを微細化したい場合に有効である。

（３）隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素元素（Ｎ）又は炭素元素（Ｃ）の少なくとも一方が添加されたハフニウムシリケート膜で構成される。尚、本実施形態における窒素含有率及び炭素含有率の定義は、それぞれ、全元素に対するＮ量、すなわち、Ｎ／全元素（例えば、Ｎ／（Ｓｉ＋Ｈｆ＋Ｏ＋Ｎ＋Ｃ）、Ｃ／（Ｓｉ＋Ｈｆ＋Ｏ＋Ｎ＋Ｃ））であり、百分率で表示している。

この場合、窒素元素や炭素元素は、分極を阻害する固定電荷不純物としての作用がある。このため、隣接セルゲート間領域のゲート絶縁膜２０の分極が抑制され、メモリ誤動作を回避できる。

（４）隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、セルゲート領域のゲート絶縁膜１８よりも少ない酸素（Ｏ）含有率を有し、かつ、Ｏ／（Ｈｆ＋Ｓｉ）＜２の関係を満たすハフニウムシリケート膜で構成される。

この場合、ゲート絶縁膜２０は、酸素元素濃度が化学量論比よりも低い、いわゆる酸素欠損状態になる。この酸素欠損状態では、分極が阻害される。このため、隣接セルゲート間領域のゲート絶縁膜２０の分極が抑制されて、メモリ誤動作を回避できる。

［１−１−３］選択ゲート領域のゲート絶縁膜
選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超え、強誘電性を示さない。

尚、選択ゲート領域のゲート絶縁膜２０は、上記［１−１−２］の欄における（３）、（４）のような構成でもよい。

［１−１−４］具体例
本実施形態の構造Ａの強誘電体メモリでは、半導体基板１１上に、ゲート絶縁膜１３を介して、複数のセルゲート電極１５が互いに隔離して設けられたメモリセルストリングを有している。ここで、セルゲート領域及び隣接セルゲート間領域のゲート絶縁膜１８、２０（１３）は、次のような構成になっている。

本実施形態における構造Ａの具体例１としては、ゲート絶縁膜１８、２０は、ハフニウム酸化物を主成分として含有する。セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超える。この場合、漏れ電界による隣接セルゲート間領域のゲート絶縁膜２０の分極に起因するメモリ誤動作を回避できる。

本実施形態における構造Ａの具体例２としては、ゲート絶縁膜１８、２０は、ハフニウムシリケートからなる。セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．５以上である。この場合、漏れ電界による隣接セルゲート間領域のゲート絶縁膜２０の分極に起因するメモリ誤動作と、隣接セルゲート電極１５からの漏れ電界によるセルトランジスタのしきい値変動に起因するメモリ誤動作とを回避できる。

本実施形態における構造Ａの具体例３としては、ゲート絶縁膜１８、２０は、ハフニウムシリケートを主成分として含有する。セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素元素又は炭素元素の少なくとも一方が添加されている。この場合、漏れ電界による隣接セルゲート間領域のゲート絶縁膜２０の分極に起因するメモリ誤動作を回避できる。

本実施形態における構造Ａの具体例４としては、ゲート絶縁膜１８、２０は、ハフニウムシリケートからなり、セルゲート領域のゲート絶縁膜１８及び隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。さらに、隣接セルゲート間領域のゲート絶縁膜２０中の酸素含有率は、セルゲート領域のゲート絶縁膜１８の酸素含有率よりも少なく、かつ、Ｏ／（Ｈｆ＋Ｓｉ）＜２の関係を満たす。この場合、漏れ電界による隣接セルゲート間領域のゲート絶縁膜２０の分極に起因するメモリ誤動作を回避できる。

［１−１−５］変形例
第１の実施形態の構造Ａは、図１に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、セルゲート電極１５の側面と一致している。しかし、構造Ａは、これに限定されない。

例えば、図２（ａ）に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、セルゲート電極１５の側面より内側に位置してもよい。また、図２（ｂ）に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、セルゲート電極１５の側面より外側に位置してもよい。

［１−２］構造Ｂ
図３を用いて、第１の実施形態に係る平面型の強誘電体メモリの構造Ｂについて説明する。構造Ｂにおいて、構造Ａと同様の点については説明を省略する。

図３に示すように、構造Ｂにおいて、構造Ａと異なる点は、セルゲート領域のゲート絶縁膜１８と隣接セルゲート間領域のゲート絶縁膜１８の両方が、強誘電性結晶構造を有し、選択ゲート領域のゲート絶縁膜２０は、非強誘電性結晶構造を有している点である。以下に、詳細を説明する。尚、以下では、セルゲート領域及び隣接セルゲート間領域を合わせて、メモリセル領域と称す。

［１−２−１］メモリセル領域のゲート絶縁膜
メモリセル領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、斜方晶で強誘電性を有する。

［１−２−２］選択ゲート領域のゲート絶縁膜
選択ゲート領域のゲート絶縁膜２０は、例えば、以下の（１）〜（４）のいずれかに該当する。

（１）選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超え、強誘電性を示さない。

（２）選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０６以上０．３以下である。

この場合、シリコン元素が含有されていない場合よりも、２０％以上大きな誘電率が得られる。このため、選択ゲートトランジスタの短チャネル効果を回避しつつ、選択ゲート電極２３の幅を縮小できる。すなわち、選択ゲート電極２３直下の分極に起因するメモリ誤動作の回避と、メモリセルストリングの微細化が同時に実現できる。

（３）選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素元素又は炭素元素の少なくとも一方が添加されたハフニウムシリケート膜で構成される。

この場合、窒素元素や炭素元素は、分極を阻害する固定電荷不純物としての作用がある。このため、選択ゲート領域のゲート絶縁膜２０の分極が抑制され、メモリ誤動作を回避できる。さらに、シリコン元素が含有されていない場合よりも、２０％以上大きな誘電率が得られるので、選択ゲート電極２３の幅を縮小でき、メモリセルストリングの微細化を実現できる。

（４）選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、メモリセル領域のゲート絶縁膜１８よりも少ない酸素含有率を有し、かつ、Ｏ／（Ｈｆ＋Ｓｉ）＜２の関係を満たすハフニウムシリケート膜で構成される。

この場合、ゲート絶縁膜２０は、酸素元素濃度が化学量論比よりも低い、いわゆる酸素欠損状態になる。この酸素欠損状態では、分極が阻害される。このため、選択ゲート領域のゲート絶縁膜２０の分極が抑制されて、メモリ誤動作を回避できる。さらに、シリコン元素が含有されていない場合よりも、２０％以上大きな誘電率が得られるので、選択ゲート電極２３の幅を縮小でき、メモリセルストリングの微細化を実現できる。

［１−２−３］具体例
本実施形態の構造Ｂの強誘電体メモリでは、半導体基板１１上に、ゲート絶縁膜１３を介して、複数のセルゲート電極１５が互いに隔離して設けられたメモリセルストリングを有し、このメモリストリングの少なくとも一端に選択ゲート電極２３が形成されている。ここで、メモリセル領域及び選択ゲート領域のゲート絶縁膜１８、２０（１３）は、次のような構成になっている。

本実施形態における構造Ｂの具体例１としては、ゲート絶縁膜１８、２０は、ハフニウム酸化物を主成分として含有する。メモリセル領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超える。この場合、選択ゲート領域の分極に起因するメモリ誤動作を回避できる。

本実施形態における構造Ｂの具体例２としては、ゲート絶縁膜１８、２０は、ハフニウムシリケートからなる。メモリセル領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０６以上０．３以下である。この場合、選択ゲート領域の分極に起因するメモリ誤動作の回避と、選択ゲート電極２３の微細化が同時に実現できる。

本実施形態における構造Ｂの具体例３としては、ゲート絶縁膜１８、２０は、ハフニウムシリケートを主成分として含有する。セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素元素又は炭素元素の少なくとも一方が添加されている。この場合、選択ゲート領域の分極に起因するメモリ誤動作を回避と、選択ゲート電極２３の微細化が同時に実現できる。

本実施形態における構造Ｂの具体例４としては、ゲート絶縁膜１８、２０は、ハフニウムシリケートからなる。セルゲート領域のゲート絶縁膜１８および選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下である。さらに、選択ゲート領域のゲート絶縁膜２０中の酸素含有率は、セルゲート領域のゲート絶縁膜１８の酸素含有率よりも少なく、かつ、Ｏ／（Ｈｆ＋Ｓｉ）＜２の関係を満たす。この場合、選択ゲート領域の分極に起因するメモリ誤動作を回避と、選択ゲート電極２３の微細化が同時に実現できる。

［１−２−４］変形例
第１の実施形態の構造Ｂは、図３に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、選択ゲート電極２３の側面より内側に位置している。しかし、構造Ｂは、これに限定されない。

例えば、図４（ａ）に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、選択ゲート電極２３の側面と一致してもよい。また、図４（ｂ）に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、選択ゲート電極２３の側面より外側に位置してもよい。

［１−３］製造方法（１）
図５（ａ）乃至（ｆ）を用いて、第１の実施形態に係る平面型の強誘電体メモリの製造方法（１）について説明する。尚、この製造方法（１）は、幅１０ｎｍ程度の微細なセルゲート電極１５が形成可能な製造方法に適用した例である。

まず、図５（ａ）に示すように、ｐ型シリコン基板からなる半導体基板１１上に、厚さ１ｎｍ程度のシリコン酸化膜からなる界面絶縁膜１２が形成され、この界面絶縁膜１２上に、厚さ５ｎｍ程度の非晶質ハフニウム酸化膜１３ａ（ゲート絶縁膜１３）が形成される。次に、非晶質ハフニウム酸化膜１３ａ上に、シリコン酸化物が堆積される。その後、周知のリソグラフィ技術とドライエッチング技術を用いて、シリコン酸化膜からなる幅１０ｎｍ程度の芯材１４が形成される。尚、芯材１４は、シリコン窒化膜でもよい。

次に、図５（ｂ）に示すように、芯材１４をマスクとして、イオン注入法により、非晶質ハフニウム酸化膜１３ａの露出領域に、シリコン元素が添加される。このとき、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）は、例えば、０．０３程度となるようにドーズ量を調整するとよい。これにより、非晶質ハフニウム酸化膜１３ａの露出領域には、シリコン添加した非晶質ハフニウム酸化膜１３ｂが形成される。尚、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）は、０．０３に限定されず、０．０２以上０．０５以下であればよい。

次に、図５（ｃ）に示すように、芯材１４及びシリコン添加した非晶質ハフニウム酸化膜１３ｂ上に、チタン窒化膜が堆積され、その後、周知のドライエッチング技術を用いて、芯材１４の側壁部に、チタン窒化膜からなる幅１０ｎｍ程度のセルゲート電極１５が形成される。さらに、芯材１４とセルゲート電極１５をマスクとして、イオン注入法により、リン元素を導入して、半導体基板１１の表層部に、拡散層１６が形成される。

次に、図５（ｄ）に示すように、芯材１４とセルゲート電極１５をマスクとして、イオン注入法により、シリコン添加した非晶質ハフニウム酸化膜１３ｂの露出領域に、さらにシリコン元素が添加される。このとき、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）の合計は、例えば、０．１程度となるようにドーズ量を調整するとよい。これにより、シリコン添加した非晶質ハフニウム酸化膜１３ｂの露出領域に、さらにシリコン添加した非晶質ハフニウム酸化膜１３ｃが形成される。

次に、図５（ｅ）に示すように、イオン注入法により、選択ゲート領域にリン元素を選択的に導入して、半導体基板１１の表層部に、拡散層２２が形成される。次に、芯材１４、セルゲート電極１５及びハフニウム酸化膜１３ｃ上に、シリコン酸化膜からなる層間絶縁膜１７が形成される。その後、１０００℃程度のランプ加熱が行われ、拡散層１６、２２の活性化とともに、ハフニウム酸化膜１３ａ、１３ｂ、１３ｃの結晶化が同時に行われる。このとき、ハフニウム酸化膜１３ａ、１３ｂ、１３ｃは、種々の材料で周りを覆われて応力を受けている。このため、セルゲート電極１５下のハフニウム酸化膜１３ｂは、斜方晶のシリコン含有ハフニウム酸化膜となって強誘電体絶縁膜１８となる。芯材１４下のハフニウム酸化膜１３ａは、立方晶又は単斜晶のハフニウム酸化膜となって誘電率２０程度の絶縁膜１９となる。その他の領域のハフニウム酸化膜１３ｃは、立方晶又は単斜晶のシリコン含有ハフニウム酸化膜となって誘電率３０程度の高誘電率絶縁膜２０となる。

次に、図５（ｆ）に示すように、選択ゲート領域の層間絶縁膜１７が選択的に除去され、溝２１が形成される。次に、イオン注入法により、半導体基板１１の表層部に、ボロンがカウンタードーピングされ、ｐ型に変換される。さらに、選択ゲート電極２３となるチタン窒化膜で溝２１が埋め込まれる。次に、化学的機械的研磨法により、チタン窒化膜の表層部が平坦化され、溝２１内に選択ゲート電極２３が形成される。その後、周知の配線形成方法を用いて、平面型ＮＡＮＤメモリセルストリングを完成させる。

このような製造方法（１）を用いて形成された強誘電体メモリは、次のような構造となる。

図５（ｆ）に示すように、セルゲート領域、隣接セルゲート間領域及び選択ゲート領域では、ゲート絶縁膜１３（１８、１９、２０）は分断されずに連続して形成されている。

ここで、セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０３のハフニウム酸化膜で形成され、斜方晶で強誘電性を有する。隣接セルゲート間領域のセルゲート電極１５の一端側（芯材１４下）のゲート絶縁膜１９は、ハフニウム酸化膜で形成され、立方晶又は単斜晶で非強誘電性を有し、誘電率２０程度の絶縁膜である。隣接セルゲート間領域のセルゲート電極１５の他端側（層間絶縁膜１７下）のゲート絶縁膜２０及び選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．１のハフニウム酸化膜で形成され、非強誘電性を有し、誘電率３０程度の高誘電率絶縁膜である。

換言すると、セルゲート領域のゲート絶縁膜１８は、強誘電性結晶構造を有し、隣接セルゲート間領域及び選択ゲート領域のゲート絶縁膜１９、２０は、非強誘電性結晶構造を有している。そして、ゲート絶縁膜１９は、ゲート絶縁膜２０とシリコン元素の含有率が異なり、ゲート絶縁膜２０よりシリコン濃度が低い。

また、セルゲート電極１５のプロセス上、セルゲート電極１５の一方の上端部（芯材１４と反対側の上端部）は丸みを帯びている。選択ゲート電極２３の上面は、セルゲート電極１５の上面よりも高くなっている。

以上のような製造方法（１）によれば、芯材１４の側壁に微細幅のセルゲート電極１５を形成できる。このため、メモリセルの高集積化が実現できる。そして、書き込み／消去動作時のセルゲート電極１５からの漏れ電界による隣接セルゲート間領域の分極が起きないので、メモリ誤動作を回避できる。

また、選択ゲートトランジスタの動作時の電界による選択ゲート電極２３直下の分極が起きないので、メモリ誤動作を回避できる。さらに、選択ゲート領域のゲート絶縁膜２０は、高誘電性を有するため、選択ゲート電極２３の幅を縮小できる。

［１−４］製造方法（２）
図６（ａ）乃至（ｆ）を用いて、第１の実施形態に係る平面型の強誘電体メモリの製造方法（２）について説明する。尚、この製造方法（２）は、幅１０ｎｍ程度の微細なセルゲート電極１５が形成可能な製造方法に適用した例である。

まず、図６（ａ）に示すように、ｐ型シリコン基板からなる半導体基板１１上に、厚さ１ｎｍ程度のシリコン酸化膜からなる界面絶縁膜１２が形成され、この界面絶縁膜１２上に、厚さ５ｎｍ程度の非晶質ハフニウム酸化膜１３ａ（ゲート絶縁膜１３）が形成される。次に、非晶質ハフニウム酸化膜１３ａ上に、シリコン酸化物が堆積される。その後、周知のリソグラフィ技術とドライエッチング技術を用いて、シリコン酸化膜からなる幅１０ｎｍ程度の芯材１４が形成される。尚、芯材１４は、シリコン窒化膜でもよい。

次に、図６（ｂ）に示すように、芯材１４をマスクとして、イオン注入法により、非晶質ハフニウム酸化膜１３ａの露出領域に、シリコン元素が添加される。このとき、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、例えば、０．０３程度となるようにドーズ量を調整するとよい。これにより、非晶質ハフニウム酸化膜１３ａの露出領域には、シリコン添加した非晶質ハフニウム酸化膜１３ｂが形成される。尚、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）は、０．０３に限定されず、０．０２以上０．０５以下であればよい。

次に、図６（ｃ）に示すように、芯材１４及びシリコン添加した非晶質ハフニウム酸化膜１３ｂ上に、チタン窒化膜が堆積され、その後、周知のドライエッチング技術を用いて、芯材１４の側壁部に、チタン窒化膜からなる幅１０ｎｍ程度のセルゲート電極１５が形成される。さらに、芯材１４とセルゲート電極１５をマスクとして、イオン注入法により、リン元素を導入して、半導体基板１１の表層部に、拡散層１６が形成される。

次に、図６（ｄ）に示すように、芯材１４とセルゲート電極１５をマスクとして、イオン注入法により、シリコン添加した非晶質ハフニウム酸化膜（非晶質ハフニウムシリケート膜）１３ｂの露出領域に、さらに窒素元素が添加される。このとき、添加窒素元素の濃度は、１atomic％程度となるようにドーズ量を調整するとよい。これにより、シリコン添加した非晶質ハフニウム酸化膜１３ｂの露出領域に、シリコン及び窒素添加した非晶質ハフニウム酸化膜１３ｄが形成される。尚、ハフニウム酸化膜１３ｂに添加する元素としては、窒素に限定されず、炭素でもよく、窒素及び炭素の両方であってもよい。添加窒素元素濃度及び添加炭素元素の濃度は、それぞれ０．１atomic％以上であればよい。また、ハフニウム酸化膜１３ｂに添加する元素としては、ハフニウムでもよい。

次に、図６（ｅ）に示すように、イオン注入法により、選択ゲート領域にリン元素を選択的に導入して、半導体基板１１の表層部に、拡散層２２が形成される。次に、芯材１４、セルゲート電極１５及びハフニウム酸化膜１３ｄ上に、シリコン酸化膜からなる層間絶縁膜１７が形成される。その後、１０００℃程度のランプ加熱が行われ、拡散層１６、２２の活性化とともに、ハフニウム酸化膜１３ａ、１３ｂ、１３ｄの結晶化が同時に行われる。このとき、ハフニウム酸化膜１３ａ、１３ｂ、１３ｄは、種々の材料で周りを覆われて応力を受けている。このため、セルゲート電極１５下のハフニウム酸化膜１３ｂは、斜方晶のシリコン含有ハフニウム酸化膜となって強誘電体絶縁膜１８となる。芯材１４下のハフニウム酸化膜１３ａは、立方晶又は単斜晶のハフニウム酸化膜となって誘電率２０程度の絶縁膜１９となる。その他の領域のハフニウム酸化膜１３ｄは、斜方晶の窒素添加ハフニウムシリケート膜となって誘電率３０程度の高誘電率絶縁膜２０となる。尚、添加窒素元素は、分極を阻害する固定電荷不純物として作用するため、顕著な強誘電性は示さない。

次に、図６（ｆ）に示すように、選択ゲート領域の層間絶縁膜１７が選択的に除去され、溝２１が形成される。次に、イオン注入法により、半導体基板１１の表層部に、ボロンがカウンタードーピングされ、ｐ型に変換される。さらに、選択ゲート電極２３となるチタン窒化膜で溝２１が埋め込まれる。次に、化学的機械的研磨法により、チタン窒化膜の表層部が平坦化され、溝２１内に選択ゲート電極２３が形成される。その後、周知の配線形成方法を用いて、平面型ＮＡＮＤメモリセルストリングを完成させる。

このような製造方法（２）を用いて形成された強誘電体メモリは、次のような構造となる。

図６（ｆ）に示すように、セルゲート領域、隣接セルゲート間領域及び選択ゲート領域では、ゲート絶縁膜１３（１８、１９、２０）は分断されずに連続して形成されている。

ここで、セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０３のハフニウム酸化膜で形成され、斜方晶で強誘電性を有する。隣接セルゲート間領域のセルゲート電極１５の一端側（芯材１４下）のゲート絶縁膜１９は、ハフニウム酸化膜で形成され、立方晶又は単斜晶で非強誘電性を有し、誘電率２０程度の絶縁膜である。隣接セルゲート間領域のセルゲート電極１５の他端側（層間絶縁膜１７下）のゲート絶縁膜２０及び選択ゲート領域のゲート絶縁膜２０は、斜方晶の窒素添加ハフニウムシリケート膜で形成され、非強誘電性を有し、誘電率３０程度の高誘電率絶縁膜である。

換言すると、セルゲート領域のゲート絶縁膜１８は、強誘電性結晶構造を有し、隣接セルゲート間領域及び選択ゲート領域のゲート絶縁膜１９、２０は、非強誘電性結晶構造を有している。そして、ゲート絶縁膜１９は窒素を含有せず、ゲート絶縁膜２０は窒素を含有するため、両者は異なる材料で構成されている。

以上のような製造方法（２）によれば、上記製造方法（１）と異なり、隣接セルゲート間領域及び選択ゲート領域のゲート絶縁膜２０に、窒素元素が添加されている。この窒素元素は、分極を阻害する固定電荷不純物として作用するため、セルゲート領域のゲート絶縁膜１８のような強誘電性は示さない。よって、製造方法（２）によれば、上記製造方法（１）と同様の効果を得ることができる。

［１−５］製造方法（３）
図７（ａ）乃至（ｃ）を用いて、第１の実施形態に係る平面型の強誘電体メモリの製造方法（３）について説明する。

まず、図７（ａ）に示すように、ｐ型シリコン基板からなる半導体基板１１上に、厚さ１ｎｍ程度のシリコン酸化膜からなる界面絶縁膜１２が形成され、この界面絶縁膜１２上に、厚さ５ｎｍ程度の非晶質ハフニウム酸化膜１３ａ（ゲート絶縁膜１３）が形成される。次に、非晶質ハフニウム酸化膜１３ａ上に、厚さ２０ｎｍ程度のチタン窒化物が堆積される。その後、周知のリソグラフィ技術とドライエッチング技術を用いて、メモリセル領域に複数のセルゲート電極１５が形成され、選択ゲート領域（又は周辺回路領域）に選択ゲート電極２３が形成される。ここで、各セルゲート電極１５の幅は、１０ｎｍ程度であり、複数のセルゲート電極１５間の間隔は、１０ｎｍ程度である。選択ゲート電極２３の幅は、３０ｎｍ程度である。

次に、図７（ｂ）に示すように、セルゲート電極１５及び選択ゲート電極２３をマスクとして、イオン注入法により、リン元素が導入され、半導体基板１１の表層部に、拡散層１６、２２が形成される。さらに、セルゲート電極１５及び選択ゲート電極２３をマスクとして、斜めイオン注入法により、非晶質ハフニウム酸化膜１３ａ内に、シリコン元素が添加される。

このとき、シリコン元素は、セルゲート電極１５及び選択ゲート電極２３で覆われた非晶質ハフニウム酸化膜１３ａよりも、セルゲート電極１５及び選択ゲート電極２３で覆われていない非晶質ハフニウム酸化膜１３ａ内に、添加され易い。また、シリコン元素は、幅の広い選択ゲート電極２３下の非晶質ハフニウム酸化膜１３ａよりも、幅の狭いセルゲート電極１５下の非晶質ハフニウム酸化膜１３ａ内に、添加され易い。

これを利用し、セルゲート領域のゲート絶縁膜１３ｂは、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０３程度となり、隣接セルゲート間領域のゲート絶縁膜１３ｅは、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．１程度となり、選択ゲート領域のゲート絶縁膜１３ａの中央部は、シリコン元素が添加されないように、イオン注入角度とドーズ量が調整され、さらに、選択ゲート電極２３の周辺部にシリコン元素の斜めイオン注入が追加される。

次に、図７（ｃ）に示すように、セルゲート電極１５、選択ゲート電極２３及びハフニウム酸化膜１３ｅ上に、シリコン酸化膜からなる層間絶縁膜１７が形成される。その後、１０００℃程度のランプ加熱が行われ、拡散層１６、２２の活性化とともに、ハフニウム酸化膜１３ａ、１３ｂ、１３ｅの結晶化が同時に行われる。このとき、ハフニウム酸化膜１３ａ、１３ｂ、１３ｅは、種々の材料で周りを覆われて応力を受けている。このため、セルゲート電極１５下のハフニウム酸化膜１３ｂは、斜方晶のシリコン含有ハフニウム酸化膜となって強誘電体絶縁膜１８となる。隣接セルゲート電極１５間のハフニウム酸化膜１３ｅは、立方晶又は単斜晶のシリコン含有ハフニウム酸化膜となって誘電率３０程度の高誘電率絶縁膜２０となる。選択ゲート電極２３下のハフニウム酸化膜１３ａの中央部は、立方晶又は単斜晶のハフニウム酸化膜となって誘電率２０程度の絶縁膜１９となる。その後、周知の配線形成方法を用いて、平面型ＮＡＮＤメモリセルストリングを完成させる。

このような製造方法（３）を用いて形成された強誘電体メモリは、次のような構造となる。

図７（ｃ）に示すように、セルゲート領域、隣接セルゲート間領域及び選択ゲート領域では、ゲート絶縁膜１３（１８、１９、２０）は分断されずに連続して形成されている。

ここで、セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０３のハフニウム酸化膜で形成され、斜方晶で強誘電性を有する。隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．１のハフニウム酸化膜で形成され、非強誘電性を有し、誘電率３０程度の高誘電率絶縁膜である。選択ゲート領域における選択ゲート電極２３の中央部下のゲート絶縁膜１９は、ハフニウム酸化膜で形成され、立方晶又は単斜晶で非強誘電性を有し、誘電率２０程度の絶縁膜である。

換言すると、セルゲート領域のゲート絶縁膜１８は、強誘電性結晶構造を有し、隣接セルゲート間領域及び選択ゲート領域のゲート絶縁膜１９、２０は、非強誘電性結晶構造を有している。そして、ゲート絶縁膜１９は、高誘電率膜であり、ゲート絶縁膜２０は、常誘電率膜である。

以上のような製造方法（３）によれば、上記製造方法（１）と同様の効果を得ることができる。

尚、上記製造方法（３）において、図７（ｂ）に示すシリコン元素の斜めイオン注入が行われた後、さらにシリコン元素の垂直イオン注入が行われてもよい。これにより、隣接セルゲート間領域のゲート絶縁膜１３ｅ内にシリコン元素がさらに添加され、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．５以上のハフニウムシリケート膜２０を形成することができる。

［１−６］製造方法（４）
図８（ａ）乃至（ｃ）を用いて、第１の実施形態に係る平面型の強誘電体メモリの製造方法（４）について説明する。

まず、図８（ａ）に示すように、ｐ型シリコン基板からなる半導体基板１１上に、厚さ１ｎｍ程度のシリコン酸化膜からなる界面絶縁膜１２が形成され、この界面絶縁膜１２上に、厚さ５ｎｍ程度であり、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０３の非晶質ハフニウムシリケート膜１３ｂが形成される。次に、メモリセル領域がレジストマスク２４で覆われる。次に、イオン注入法により、選択ゲート領域（又は周辺回路領域）のハフニウムシリケート膜１３ｂ中に、Ｈｆ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０５程度のハフニウム元素が添加され、酸素元素濃度が化学量論比よりも低い酸素欠損状態のハフニウムシリケート膜１３ｅに変換させる。その後、レジストマスク２４が除去される。

次に、図８（ｂ）に示すように、ハフニウムシリケート膜１３ｂ、１３ｅ上に、厚さ２０ｎｍ程度のチタン窒化物が堆積される。その後、周知のリソグラフィ技術とドライエッチング技術を用いて、メモリセル領域に複数のセルゲート電極１５が形成され、選択ゲート領域に選択ゲート電極２３が形成される。ここで、各セルゲート電極１５の幅は、１０ｎｍ程度であり、複数のセルゲート電極１５間の間隔は、１０ｎｍ程度である。選択ゲート電極２３の幅は、３０ｎｍ程度である。次に、セルゲート電極１５及び選択ゲート電極２３をマスクとして、イオン注入法により、リン元素が導入され、半導体基板１１の表層部に、拡散層１６、２２が形成される。

次に、図８（ｃ）に示すように、セルゲート電極１５、選択ゲート電極２３及びハフニウムシリケート膜１３ｂ、１３ｅ上に、シリコン酸化膜からなる層間絶縁膜１７が形成される。その後、１０００℃程度のランプ加熱が行われ、拡散層１６、２２の活性化とともに、ハフニウムシリケート膜１３ｂ、１３ｅの結晶化が同時に行われる。このとき、ハフニウムシリケート膜１３ｂ、１３ｅは、種々の材料で周りを覆われて応力を受けている。このため、セルゲート電極１５下のハフニウムシリケート膜１３ｂは、斜方晶のハフニウムシリケート膜となって強誘電体絶縁膜１８となる。選択ゲート電極２３下のハフニウムシリケート膜１３ｅは、斜方晶の酸素欠損状態のハフニウムシリケート膜となって誘電率３０程度の高誘電率絶縁膜２０となる。この高誘電率絶縁膜２０では、酸素元素濃度が化学量論比よりも低いため、酸素欠損状態となるので、分極が阻害されて顕著な強誘電性は示さない。

このような製造方法（４）を用いて形成された強誘電体メモリは、次のような構造となる。

図８（ｃ）に示すように、メモリセル領域及び選択ゲート領域では、ゲート絶縁膜１３（１８、２０）は分断されずに連続して形成されている。

ここで、メモリセル領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０３のハフニウム酸化膜で形成され、斜方晶で強誘電性を有する。選択ゲート領域のゲート絶縁膜２０は、斜方晶の酸素欠損状態のハフニウムシリケート膜で形成され、非強誘電性を有し、誘電率３０程度の高誘電率絶縁膜２０である。換言すると、メモリセル領域のゲート絶縁膜１８は、強誘電性結晶構造を有し、選択ゲート領域のゲート絶縁膜２０は、非強誘電性結晶構造を有している。

以上のような製造方法（４）によれば、選択ゲートトランジスタの動作時の電界による選択ゲート電極２３直下の分極が起きないので、メモリ誤動作を回避できる。さらに、選択ゲート領域のゲート絶縁膜２０は、高誘電性を有するため、選択ゲート電極２３の幅を縮小できる。

尚、上記製造方法（４）において、図８（ｂ）に示すセルゲート電極１５が形成された後、さらにハフニウムイオン注入が行われてもよい。そして、隣接セルゲート間領域のゲート絶縁膜の酸素含有率を、セルゲート領域のゲート絶縁膜の酸素含有率よりも少なく、かつ、Ｏ／（Ｈｆ＋Ｓｉ）＜２の関係を満たすハフニウムシリケート膜に変換すれば、隣接セルゲート間領域のゲート絶縁膜の分極が抑制されて、メモリ誤動作も同時に回避できる。

また、上記製造方法（４）において、図８（ｂ）に示すセルゲート電極１５が形成された後、さらにシリコン元素の垂直イオン注入を行が行われてもよい。そして、隣接セルゲート間領域のゲート絶縁膜を、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．５以上のハフニウムシリケート膜に変換してもよい。この場合、隣接セルゲート間領域のゲート絶縁膜の誘電率が、セルゲート領域のゲート絶縁膜に対して、１０％以上低減する。このため、隣接するセルゲート電極１５からの漏れ電界によるセルトランジスタのしきい値変動（いわゆる隣接セル間干渉効果）に起因するメモリ誤動作も回避できる。よって、メモリセルストリングを微細化したい場合に有効である。

［１−７］効果
従来、強誘電性ＨｆＯ膜を用いた強誘電体メモリでは、チャネル長方向において、強誘電性絶縁膜がセル毎に分断され、ゲート電極の端部直下に強誘電性絶縁膜の端部が存在する構造となっている。この強誘電性絶縁膜の端部領域は、トランジスタ製造工程中の物理的又は化学的なダメージによって結晶性が変形するため、所望の分極特性が発現せずに、メモリ誤動作を引き起こす。この問題は、ゲート電極寸法を例えば１０ｎｍ程度に微細化するとより顕著となる。

一方、上記のメモリ誤動作を回避するには、強誘電性絶縁膜をセル毎に分断しなければよい。しかし、ＮＡＮＤ型メモリのように複数の強誘電体メモリトランジスタを直列接続してメモリセルストリング構造を構成する場合には、隣接するトランジスタ間領域の強誘電性絶縁膜が隣接トランジスタ電極からの漏れ電界によって分極してしまい、メモリ誤動作の原因となる。

このような問題に対し、第１の実施形態によれば、ゲート絶縁膜１３をセル毎に分断せずに形成し、ＮＡＮＤメモリストリング構造を形成している。さらに、セルゲート電極１５下のゲート絶縁膜１３は、強誘電性結晶構造（斜方晶）にし、隣接セルゲート間領域及び選択ゲート領域の少なくとも一方のゲート絶縁膜１３は、非強誘電性結晶構造にしている。このため、隣接セル間の寄生分極や選択ゲート絶縁膜の誤分極を抑制することができ、メモリ誤動作を回避することができる。よって、メモリ特性の向上を図ることができる。

尚、第１の実施形態における平面型ＮＡＮＤメモリセルストリングは、ｐ型半導体層表面にｎ型拡散層を有する場合や、拡散層を設けないｎ型半導体層の場合にも適用できる。

［２］第２の実施形態
第２の実施形態の強誘電体メモリは、ＢｉＣＳ型のＮＡＮＤメモリセルストリング構造である。

［２−１］構造Ａ
図９を用いて、第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの構造Ａについて説明する。

図９に示すように、セルゲート電極１５と層間絶縁膜１７とが交互に積層され、その積層構造を貫通するトレンチ２５が設けられている。このトレンチ２５の内壁には、ゲート絶縁膜１３と界面絶縁膜１２とが積層され、トレンチ２５の芯部は、ｎ型半導体層１１で埋め込まれている。

さらに、セルゲート電極１５と層間絶縁膜１７からなる積層構造上には、厚さ３０ｎｍ程度の層間絶縁膜１７を挟んで、選択ゲート電極２３が設けられている。この選択ゲート領域のトレンチ２５の芯部は、ｐ型半導体層２７からなる。このｐ型半導体層２７の両端領域のトレンチ２５の芯部は、高濃度のｎ型拡散層２２が形成されている。

ここで、セルゲート電極１５及び選択ゲート電極２３は、例えば、タングステン（又はチタン窒化物）等で形成される。層間絶縁膜１７は、例えば、シリコン酸化膜等で形成される。トレンチ２５の直径は、３０ｎｍ程度である。ゲート絶縁膜１３は、厚さ５ｎｍ程度のハフニウム酸化物を主成分とする。界面絶縁膜１２は、厚さ１ｎｍのシリコン酸化膜等で形成される。

このような第２の実施形態の構造Ａにおけるゲート絶縁膜１３は、セル毎に分断されずに、セルゲート領域、隣接セルゲート間領域及び選択ゲート領域に連続して形成されている。但し、セルゲート領域のゲート絶縁膜１８（１３）は、強誘電性結晶構造を有し、隣接セルゲート間領域及び選択ゲート領域のゲート絶縁膜２０（１３）は、非強誘電性結晶構造を有している。

具体的には、セルゲート領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、斜方晶で強誘電性を有する。隣接セルゲート間領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超え、強誘電性を示さない絶縁膜である。従って、書き込み／消去動作時の漏れ電界による隣接セルゲート間領域のゲート絶縁膜２０の分極が起きないので、メモリ誤動作を回避できる。

また、選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超え、強誘電性を示さない絶縁膜である。従って、選択ゲート電極２３の動作時の電界による選択ゲート電極２３直下の分極が起きないので、メモリ誤動作を回避できる。

尚、第２の実施形態の構造Ａにおいても、上記第１の実施形態における平面型強誘電体メモリの構造Ａで説明したゲート絶縁膜１３の例を、同様に適用することができる。

また、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、セルゲート電極１５の側面と一致してもよいし、図１０（ａ）及び（ｂ）に示すように、セルゲート電極１５の側面より内側又は外側に位置してもよい。

［２−２］構造Ｂ
図１１を用いて、第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの構造Ｂについて説明する。構造Ｂにおいて、構造Ａと同様の点については説明を省略する。

図１１に示すように、構造Ｂにおいて、構造Ａと異なる点は、セルゲート領域のゲート絶縁膜１８と隣接セルゲート間領域のゲート絶縁膜１８の両方（メモリセル領域）が、強誘電性結晶構造を有し、選択ゲート領域のゲート絶縁膜２０は、非強誘電性結晶構造を有している点である。

このような第２の実施形態の構造Ｂにおけるゲート絶縁膜１３は、セル毎に分断されずに、メモリセル領域及び選択ゲート領域に連続して形成されている。但し、メモリセル領域のゲート絶縁膜１８（１３）は、強誘電性結晶構造を有し、選択ゲート領域のゲート絶縁膜２０（１３）は、非強誘電性結晶構造を有している。

具体的には、メモリセル領域のゲート絶縁膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、斜方晶で強誘電性を有している。選択ゲート領域のゲート絶縁膜２０は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が、０．０６以上０．３以下であり、高誘電性を有する。これにより、ゲート絶縁膜２０は、シリコン元素が含有されていない場合よりも、２０％以上大きな誘電率が得られるので、選択ゲートトランジスタの短チャネル効果を回避しつつ、選択ゲート電極２３の幅を縮小できる。すなわち、選択ゲート電極２３直下の分極に起因するメモリ誤動作の回避と、メモリセルストリングの微細化が同時に実現できる。

尚、第２の実施形態の構造Ｂにおいても、上記第１の実施形態における平面型強誘電体メモリの構造Ｂで説明したゲート絶縁膜の例を、同様に適用することができる。

また、図１１、図１２（ａ）及び（ｂ）に示すように、ゲート絶縁膜１８とゲート絶縁膜２０との境界は、選択ゲート電極２３のセルゲート電極１５側の側面と一致してもよいし、選択ゲート電極２３のセルゲート電極１５側の側面より内側又は外側に位置してもよい。

［２−３］製造方法
図１３（ａ）乃至（ｃ）を用いて、第２の実施形態に係るＢｉＣＳ型の強誘電体メモリの製造方法について説明する。

まず、図１３（ａ）に示すように、化学気相法を用いて、厚さ１０ｎｍ程度のタングステンからなるセルゲート電極１５と、厚さ１０ｎｍ程度の炭素添加シリコン酸化膜からなる層間絶縁膜１７とが、交互に積層される。そして、層間絶縁膜１７を挟んで、厚さ３０ｎｍ程度のタングステンからなる選択ゲート電極２３が積層され、多層積層構造が形成される。このとき、層間絶縁膜１７としては、有機系のシリコン原料ガスを用いて、成膜温度を調整することで、炭素元素が１０atomic％程度添加されたシリコン酸化膜が用いられる。

次に、ドライエッチング法により、多層積層構造を貫通する直径３０ｎｍ程度のトレンチ２５が形成される。次に、化学気相堆積法により、トレンチ２５の内壁に、厚さ５ｎｍ程度のシリコン添加の非晶質ハフニウム酸化膜（非晶質ハフニウムシリケート膜）１３ｂが形成される。このとき、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）は、例えば、０．０２〜０．０５、さらに好ましくは、０．０３程度となるように、シリコン原料ガスの流量が調整される。さらに、化学気相堆積法により、トレンチ２５の内壁に、界面絶縁膜１２となる厚さ１ｎｍ程度のシリコン酸化膜が形成される。その後、トレンチ２５の芯部が、リンドープのｎ型シリコンからなる半導体層１１で埋め込まれ、チャネル層が形成される。

次に、図１３（ｂ）に示すように、６００〜８００℃程度で加熱が行われる。これにより、ハフニウムシリケート膜１３ｂのうち層間絶縁膜１７と接する部分に、層間絶縁膜１７から炭素元素を拡散させて、炭素元素が１atomic％程度添加されたハフニウムシリケート膜１３ｄに変換される。さらに、１０００℃程度のランプ加熱が行われ、ハフニウムシリケート膜１３ｂ、１３ｄの結晶化が行われる。このとき、ハフニウムシリケート膜１３ｂ、１３ｄは、種々の材料で周りを覆われて応力を受けている。このため、セルゲート電極１５及び選択ゲート電極２３と接する部分は、斜方晶のシリコン含有ハフニウム酸化膜となって強誘電体絶縁膜１８となる。一方、層間絶縁膜１７と接する部分は、斜方晶の炭素添加ハフニウムシリケート膜となって誘電率３０程度の高誘電率絶縁膜２０となる。ここで、添加炭素元素は、分極を阻害する固定電荷不純物として作用するため、顕著な強誘電性は示さない。

次に、図１３（ｃ）に示すように、ドライエッチング法で、半導体層１１の露出部が選択的に除去される。これにより、選択ゲート領域の半導体層１１が除去され、深さ５０ｎｍ程度の溝２６が形成される。次に、斜めイオン注入法により、溝２６に対向する斜方晶ハフニウムシリケート膜１３ｂ、１３ｄに、さらにシリコン元素が添加される。このとき、添加されるＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）の合計が０．２程度となるようにドーズ量が調整される。このシリコンイオン注入によって、ハフニウムシリケート膜１３ｂ、１３ｄは非晶質化される。尚、ハフニウムシリケート膜１３ｂ、１３ｄに添加する元素としては、シリコンに限定されず、ハフニウム、窒素、炭素のいずれでもよい。

次に、溝２６内に、選択ゲートトランジスタのｎ＋拡散層２２となる高濃度リンドープシリコン層、ｐ型チャネル層２７となる低濃度ボロンドープシリコン層、ｎ＋拡散層２２となる高濃度リンドープシリコン層が、順次埋め込まれる。その後、１０００℃のランプ加熱が行われ、溝２６に対向するハフニウムシリケート膜１３ｂ、１３ｄが再結晶化される。このとき、選択ゲート領域のハフニウムシリケート膜１３ｂ、１３ｄは、立方晶又は単斜晶のハフニウムシリケート膜となり、誘電率３０程度の高誘電性絶縁膜２０となる。

［２−４］効果
上記第２の実施形態によれば、第１の実施形態と同様、メモリ特性の向上を図ることができる。つまり、本実施形態のメモリセルストリングは、書き込み／消去動作時のセルゲート電極１５からの漏れ電界による隣接セルゲート間領域の分極が起きないので、メモリ誤動作を回避できる。また、選択ゲートトランジスタ動作時の電界による選択ゲート電極２３直下の分極が起きないので、メモリ誤動作を回避できる。さらに、選択ゲート電極２３領域のゲート絶縁膜は高誘電性を有するため、選択ゲート電極２３幅を縮小できる。

さらに、第２の実施形態は、強誘電体メモリトランジスタを縦方向に積層するため、さらなる高集積化を図ることが可能である。

尚、第２の実施形態では、隣接セルゲート間領域に炭素元素を拡散させて、この領域の強誘電性の発現を回避しているが、層間絶縁膜１７として窒素含有膜を用いて、窒素元素を拡散させても同様の効果がある。

また、上記第１及び第２の実施形態では、ゲート絶縁膜１３として、ハフニウム酸化物を用いたが、ジルコニウム酸化物でもよい。また、ゲート絶縁膜１３の添加元素として、シリコンを用いたが、マグネシウムでもよい。つまり、ゲート絶縁膜１３は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有し、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加されていてもよい。

また、上記第１及び第２の実施形態における選択ゲート領域のゲート絶縁膜１３は、周辺回路領域のゲート絶縁膜に適用することも可能である。

［３］第３の実施形態
第３の実施形態は、チャネル幅方向に隣接するセル間で強誘電体膜を分断することにより、個々のセルトランジスタの制御性を向上させる。

［３−１］構造Ａ
図１４を用いて、第３の実施形態に係る強誘電体メモリの構造Ａについて説明する。図１４は、チャネル幅方向（ワード線方向）の断面図である。

図１４に示すように、半導体層（又は半導体基板）１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成され、この強誘電体膜１８上にゲート電極１５が形成されている。尚、界面絶縁膜１２を無くし、半導体層１１上に強誘電体膜１８を直接形成してもよい。但し、界面絶縁膜１２を形成することで、チャネルのキャリア移動度が向上し、より高速な動作が可能となる。

ここで、半導体層１１、界面絶縁膜１２及び強誘電体膜１８は、チャネル幅方向に隣接するセル毎に分断され、この分断された間には素子分離絶縁膜１０が形成されている。ゲート電極１５は、チャネル幅方向に連続して形成され、セル毎に分断されていない。

強誘電体膜１８は、金属（例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ））と酸素とを主成分とする膜であり、前記金属以外の元素（例えば、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、イットリウム（Ｙ））を前記金属より低い濃度で含有している。強誘電体膜１８は、例えば、ＨｆＳｉＯｘ膜、ＺｒＳｉＯｘ膜、ＨｆＭｇＯｘ膜、ＺｒＭｇＯｘ膜等からなる。

強誘電体膜１８がＨｆＳｉＯｘ膜の場合、ＨｆＳｉＯｘ膜中のＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）は、０．０２以上０．０５以下が望ましい。

第３の実施形態の構造Ａによれば、強誘電体膜１８は、チャネル幅方向に隣接するセル毎に分断されている。このため、隣接セルの分極状態の影響を受け難くなっている。つまり、セルの分極状態の制御性が高くなっている。

［３−２］構造Ｂ
図１５を用いて、第３の実施形態に係る強誘電体メモリの構造Ｂについて説明する。図１５は、チャネル幅方向（ワード線方向）の断面図である。

図１５に示すように、構造Ｂにおいて、構造Ａと異なる点は、チャネル幅方向において、ゲート電極１５側の強誘電体膜１８が、半導体層１１側の強誘電体膜１８よりも幅広く形成されている点である。つまり、構造Ｂの強誘電体膜１８は、上層の端部に突出部を有している。

突出部の幅Ｘは、例えば、０＜Ｘ＜１／２Ｔの関係を満たす。ここで、Ｔは、強誘電体膜１８の膜厚である。但し、強誘電体膜１８の突出部は、この関係に限定されない。強誘電体膜１８の突出部が、隣接セルの強誘電体膜１８の突出部と接しないこと、強誘電体膜１８の突出部下を、素子分離絶縁膜１０で埋め込めることが可能であればよい。

第３の実施形態の構造Ｂによれば、強誘電体膜１８の上層に突出部を有することで、チャネル幅方向全域にわたってゲート電極１５の支配力が及ぶ。このため、ゲート電極１５への印加電圧によってチャネルの反転状態の制御性を向上できる。

［３−３］構造Ｃ
図１６を用いて、第３の実施形態に係る強誘電体メモリの構造Ｃについて説明する。図１６は、チャネル幅方向（ワード線方向）の断面図である。

図１６に示すように、構造Ｃにおいて、構造Ａと異なる点は、強誘電体膜１８の幅が膜厚方向の中心部付近で最大となり、かつ、その最大値がチャネル幅よりも小さい点である。このように、構造Ｃでは、強誘電体膜１８の膜厚方向の中央部に突出部を有している。

強誘電体膜１８の突出部の幅Ｘは、例えば、０＜Ｘ＜１／２Ｔの関係を満たす。ここで、Ｔは、強誘電体膜１８の膜厚である。但し、強誘電体膜１８の突出部は、この関係に限定されない。強誘電体膜１８の分極特性が維持できること、強誘電体膜１８の突出部が、隣接セルの強誘電体膜１８の突出部と接しないこと、強誘電体膜１８の突出部下を、素子分離絶縁膜１０で埋め込めることが可能であればよい。

また、強誘電体膜１８のチャネル幅方向の幅Ｙは、チャネル幅（半導体層１１の最上面のチャネル幅方向の幅）よりも小さい。

第３の実施形態の構造Ｃによれば、強誘電体膜１８の膜厚方向の中央部に突出部を有している。このため、強誘電体膜１８のチャネル幅方向の両端部は、常にオフになるため、分極状態の安定的が向上する。

尚、強誘電体膜１８は、チャネル幅方向において、膜厚方向の中心部で最大幅を有することに限定されず、膜厚方向の上端又は下端以外で最大幅を有すればよい。

［３−４］製造方法
図１７（ａ）乃至（ｃ）を用いて、第３の実施形態に係る強誘電体メモリの構造Ｃの製造方法について説明する。

まず、図１７（ａ）に示すように、半導体層１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成される。強誘電体膜１８は、Ｈｆ又はＺｒと酸素とを主成分とする膜であり、Ｓｉ、Ｍｇ、Ａｌ又はＹが添加されている。さらに、強誘電体膜１８の下層部中のＳｉ、Ｍｇ、Ａｌ又はＹの濃度は、強誘電体膜１８の上層部中のＳｉ、Ｍｇ、Ａｌ又はＹの濃度より高くなっている。次に、若干の等方性を有する異方性エッチング等により、強誘電体膜１８、界面絶縁膜１２及び半導体層１１が加工され、素子分離溝１０ａが形成される。この際、強誘電体膜１８は逆テーパー構造となる。

次に、図１７（ｂ）に示すように、弗酸等を用いて、強誘電体膜１８に対してサイドエッチングが行われる。これにより、強誘電体膜１８の上層の端部が除去され、強誘電体膜１８の中央部が突出した形状となる。

次に、図１７（ｃ）に示すように、素子分離溝１０ａ内に素子分離絶縁膜１０が埋め込まれ、この素子分離絶縁膜１０が平坦化され、強誘電体膜１８が露出される。

尚、構造Ａを形成する場合は、図１７（ａ）の工程時に異方性エッチングにより加工を行った後、図１７（ｃ）の工程に進めばよい。また、構造Ｂを形成する場合は、図１７（ａ）の工程後に、図１７（ｃ）の工程に進めばよい。

［３−５］効果
従来、強誘電性ＨｆＯ膜を用いた強誘電体メモリでは、チャネル幅方向の強誘電体膜はセル毎に分断されず連続して形成されている。このため、チャネル幅方向における隣接セルの分極状態に影響を受けてしまい、個々のセルの制御が不安定であるという問題がある。

これに対し、第３の実施形態によれば、チャネル幅方向に隣接するセル間で強誘電体膜を分断している。これにより、個々のセルトランジスタの制御性を向上させることができる。このため、メモリ特性の向上を図ることができる。

尚、第３の実施形態における強誘電体膜１８は、チャネル幅方向において、セル毎に分断されているが、チャネル長方向においては、隣接するセル毎に分断されていてもよいし、連続して形成されていてもよい。

［４］第４の実施形態
第４の実施形態は、セル内で界面絶縁膜の膜厚の異なる領域を設けることにより、多値化動作の制御性を向上させる。

［４−１］構造Ａ
図１８を用いて、第４の実施形態に係る強誘電体メモリの構造Ａについて説明する。図１８は、チャネル長方向（ビット線方向）の断面図である。

図１８に示すように、半導体層（又は半導体基板）１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成され、この強誘電体膜１８上にゲート電極１５が形成されている。

チャネル長方向において、ゲート電極１５の端部下の界面絶縁膜１２の膜厚は、ゲート電極１５の中央部下（チャネル中心部）の界面絶縁膜１２の膜厚よりも厚くなっている。ゲート電極１５の端部下の界面絶縁膜１２の膜厚は、下方向にのみ厚くなっている。つまり、ゲート電極１５の端部下の界面絶縁膜１２の上面は、ゲート電極１５の中央部下（チャネル中心部）の界面絶縁膜１２の上面とほぼ一致し、ゲート電極１５の端部下の界面絶縁膜１２の底面は、ゲート電極１５の中央部下（チャネル中心部）の界面絶縁膜１２の底面よりも下方に下がっている。界面絶縁膜１２は、例えば、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ等からなる。

界面絶縁膜１２及び強誘電体膜１８は、３つの領域Ａ、Ｂ、Ｃを有する。領域Ａ、Ｂは、強誘電体膜１８の端部であり、界面絶縁膜１２の膜厚が厚い領域である。領域Ｃは、強誘電体膜１８の中央部であり、界面絶縁膜１２の膜厚が薄い領域である。

［４−２］構造Ｂ
図１９を用いて、第４の実施形態に係る強誘電体メモリの構造Ｂについて説明する。図１８は、チャネル長方向（ビット線方向）の断面図である。

図１９に示すように、チャネル長方向において、ゲート電極１５の端部下の界面絶縁膜１２の膜厚は、ゲート電極１５の中央部下（チャネル中心部）の界面絶縁膜１２の膜厚よりも厚くなっている。

ここで、構造Ｂにおいて、構造Ａと異なる点は、界面絶縁膜１２の膜厚が、上下方向に厚くなっている点である。つまり、ゲート電極１５の端部下の界面絶縁膜１２の上面は、ゲート電極１５の中央部下（チャネル中心部）の界面絶縁膜１２の上面よりも上方に上がり、ゲート電極１５の端部下の界面絶縁膜１２の底面は、ゲート電極１５の中央部下（チャネル中心部）の界面絶縁膜１２の底面よりも下方に下がっている。

強誘電体膜１８の両端部は、強誘電体膜１８の中央部よりも上方に持ち上がっている。但し、強誘電体膜１８の両端部の膜厚は、強誘電体膜１８の中央部の膜厚とほぼ等しい。構造Ｂの強誘電体膜１８及び界面絶縁膜１２も、構造Ａと同様、３つの領域Ａ、Ｂ、Ｃを有する。

［４−３］製造方法
第４の実施形態に係る強誘電体メモリは、次のように形成される。

まず、半導体層（又は半導体基板）１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成され、この強誘電体膜１８上にゲート電極１５が形成される。次に、ゲート電極１５及び強誘電体膜１８が所望形状に加工される。その後、例えば、弗素（Ｆ）を注入し、ゲート電極１５の端部下の界面絶縁膜１２の厚膜化が行われる。

［４−４］分極状態
図２０（ａ）及び（ｂ）を用いて、第４の実施形態に係る強誘電体メモリの分極状態について説明する。

まず、初期状態において、強誘電体膜１８における領域Ａ、Ｂ、Ｃの分極方向は、全て上向きであるとする。尚、領域Ａ、Ｂは、強誘電体膜１８の端部であり、界面絶縁膜１２の膜厚が厚い領域である。領域Ｃは、強誘電体膜１８の中央部であり、界面絶縁膜１２の膜厚が薄い領域である。

このような分極状態の強誘電体メモリに対して、ゲート電極１５に電圧を印加すると、図２０（ａ）に示すように、まず、界面絶縁膜１２の薄い領域Ｃの強誘電体膜１８の分極のみが反転する。つまり、この段階では、強誘電体膜１８の分極状態は、領域Ａ、Ｂでは上向きのままであり、領域Ｃでは下向きに変化する。続いて、ゲート電極１５の印加電圧を増加させると、図２０（ｂ）に示すように、界面絶縁膜１２の厚い領域Ａ、Ｂの強誘電体膜１８の分極が反転し、下向きの分極状態になる。

このように、第４の実施形態の強誘電体メモリでは、界面絶縁膜１２に膜厚差を設けることで、界面絶縁膜１２の薄い領域Ｃの強誘電体膜１８の分極は、界面絶縁膜１２の厚い領域Ａ、Ｂの強誘電体膜１８の分極よりも低い電圧で反転する。つまり、領域Ｃの強誘電体膜１８と領域Ａ、Ｂの強誘電体膜１８は、反転閾値電圧が異なる。よって、印加ゲート電圧を制御することにより、異なる２つの分極分布状態を再現性よく実現させることができ、多値動作を安定させることが可能となる。

［４−５］効果
従来、強誘電性ＨｆＯ膜を用いた強誘電体メモリでは、記憶密度を高めるために必須の多値動作が制御性良く行えないという問題がある。

これに対し、第４の実施形態によれば、チャネル長方向において、セル内に界面絶縁膜１２の膜厚の異なる領域を設けることにより、多値化動作の制御性を向上することができる。よって、メモリ特性の向上を図ることができる。

［５］第５の実施形態
第５の実施形態は、セル内に強誘電体膜の膜厚の異なる領域を設けることにより、多値化動作の制御性を向上させることができる。

［５−１］構造
図２１（ａ）及び（ｂ）を用いて、第５の実施形態に係る強誘電体メモリの構造について説明する。図２１（ａ）は、チャネル長方向（ビット線方向）における断面図であり、図２１（ｂ）は、平面図である。

図２１（ａ）に示すように、半導体基板１１（又は半導体層）上に層間絶縁膜１７が形成され、この層間絶縁膜１７内に溝３２が形成されている。この溝３２の底面に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成されている。強誘電体膜１８上にゲート電極１５が形成され、溝３２が埋め込まれている。

ここで、強誘電体膜１８は、チャネル長方向において、膜厚が異なる。つまり、強誘電体膜１８の中央部の膜厚は、強誘電体膜１８の端部の膜厚よりも厚くなっている。

図２１（ｂ）に示すように、強誘電体膜１８は、チャネル長方向では隣接するセル毎に分断されているが、チャネル幅方向では隣接セルに対して連続して形成されている。つまり、本実施形態では、セル内において強誘電体膜１８の膜厚に変化があるのは、チャネル長方向である。

［５−２］製造方法
図２２（ａ）乃至（ｅ）を用いて、第５の実施形態に係る強誘電体メモリの製造方法について説明する。

まず、図２２（ａ）に示すように、半導体基板１１上にダミーゲートパターン３１が形成され、このダミーゲートパターン３１が所望形状にパターニングされる。次に、ダミーゲートパターン３１の両端下の半導体基板１１内に、拡散層１６が形成される。次に、半導体基板１１及びダミーゲートパターン３１上に素子分離絶縁膜１７が形成され、この素子分離絶縁膜１７でダミーゲートパターン３１の周囲が埋め込まれる。その後、素子分離絶縁膜１７が平坦化され、ダミーゲートパターン３１の上面が露出される。

次に、図２２（ｂ）に示すように、ダミーゲートパターン３１が除去され、半導体基板１１の上面が露出される。これにより、溝３２が形成される。

次に、図２２（ｃ）に示すように、溝３２の底面の半導体基板１１が酸化され、界面絶縁膜１２が形成される。次に、ＰＶＤ等を用いて、溝３２内の界面絶縁膜１２上に強誘電体膜１８が形成される。この際、強誘電体膜１８は、溝３２の中央部では膜厚が厚く形成され、溝３２の端部では膜厚が薄く形成される。

次に、図２２（ｄ）に示すように、強誘電体膜１８上にゲート電極１５が形成され、このゲート電極１５で溝３２が埋め込まれる。

［５−３］分極状態
図２３（ａ）及び（ｂ）を用いて、第５の実施形態に係る強誘電体メモリの分極状態について説明する。

まず、初期状態において、膜厚差を有する強誘電体膜１８の全ての領域の分極方向は、上向きであるとする。

このような分極状態の強誘電体メモリに対して、ゲート電極１５に電圧を印加すると、図２３（ａ）に示すように、まず、強誘電体膜１８の膜厚が薄い端部の分極のみが反転する。つまり、この段階では、強誘電体膜１８の分極状態は、端部では下向きに変わり、中央部では上向きのままとなる。続いて、ゲート電極１５の印加電圧を増加させると、図２３（ｂ）に示すように、強誘電体膜１８の膜厚が厚い中央部の分極が反転し、下向きの分極状態になる。

このように、第５の実施形態の強誘電体メモリでは、強誘電体膜１８に膜厚差を設けることで、強誘電体膜１８の膜厚が薄い端部領域の分極は、強誘電体膜１８の膜厚が厚い中央部領域の分極よりも低い電圧で反転する。つまり、強誘電体膜１８の端部領域と強誘電体膜１８の中央部領域は、反転閾値電圧が異なる。よって、印加ゲート電圧を制御することにより、異なる２つの分極分布状態を再現性よく実現させることができ、多値動作を安定させることが可能となる。

［５−４］効果
上記第５の実施形態によれば、チャネル長方向において、セル内に強誘電体膜１８の膜厚の異なる領域を設けることにより、多値化動作の制御性を向上させることができる。よって、メモリ特性の向上を図ることができる。

［６］第６の実施形態
第６の実施形態は、強誘電体膜の分極量をチャネル長方向で変化させることで、多値化による大容量化を可能にする。

［６−１］構造
図２４乃至図２６を用いて、第６の実施形態に係る強誘電体メモリの構造について説明する。本実施形態は、ＣＭＯＳのゲート構造部分にＨｆＳｉＯｘ系の強誘電体膜を有する強誘電体ゲート構造を有する。

図２４及び図２５に示すように、半導体基板１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成されている。この強誘電体膜１８上にゲート電極１５が形成され、ゲート電極１５の両端部下の半導体基板１１内には拡散層１６が形成されている。これにより、強誘電体ゲート構造が形成されている。

このような強誘電体膜１８は、例えば１０００℃程度の不活性ガス中で熱処理して強誘電体膜構造に結晶化させる。結晶化された強誘電体膜１８は、斜方晶構造を示し、残留分極が１０〜２０ｕＣ／ｃｍ^２程度の強誘電性を示す。尚、ゲートスタック構造、熱処理プロセスによっては、斜方晶の強誘電体にならず、立方晶、単斜晶に結晶化する場合があるために、プロセスの調整が必要である。

本実施形態では、ゲート電極１５下の強誘電体膜１８の分極量が、ソース／ドレイン方向（チャネル長方向）に対して異なる分布を有する。つまり、ゲート電極１５下の強誘電体膜１８は、チャネル長方向において、抗電界の異なる分極で構成されている。具体的には、以下のような構造になっている。

図２４に示すように、構造Ａでは、強誘電体膜１８は、ＨｆＳｉＯｘ膜、ＺｒＳｉＯｘ膜、ＨｆＭｇＯｘ膜、ＺｒＭｇＯｘ膜等で形成される。そして、強誘電体膜１８がＨｆＳｉＯｘ膜、ＺｒＳｉＯｘ膜の場合は、Ｓｉ濃度がチャネル長方向において異なり、強誘電体膜１８がＨｆＭｇＯｘ膜、ＺｒＭｇＯｘ膜の場合は、Ｍｇ濃度がチャネル長方向において異なる。ここで、強誘電体膜１８のＳｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）は、例えば、０．０２以上０．０５以下の範囲で変化させるとよい。

図２５に示すように、構造Ｂでは、ゲート電極１５と強誘電体膜１８との間の少なくとも一部上にトラップ膜３３が形成されている。トラップ膜３３は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ等からなる酸化膜（例えば、ＡｌＯｘ、ＨｆＯｘ、ＴｉＯｘ、ＺｒＯｘ等）、又は、ＳｉＮ膜で形成される。この構造Ｂでは、トラップ膜３３の膜厚がチャネル長方向において異なる、又は、トラップ膜３３の添加元素（例えば、窒素（Ｎ）、炭素（Ｃ））の濃度がチャネル長方向において異なるようにしてもよい。

このような構造Ａ及び構造Ｂの場合、強誘電体膜１８中のＳｉ又はＭｇ濃度の分布により、又は、トラップ膜３３の影響により、強誘電体膜１８の分極量、抗電圧が変化する。このため、複数の電圧レベルに対して、強誘電体の分極が反転、スイッチングすることとなる。つまり、強誘電体の分極量により、界面電荷密度が変化し、複数の閾値電圧レベルを設定できる。従って、ゲート電極１５下の強誘電体膜１８の分極状態を変化させるために、ゲート電極１５に印加する電圧又はパルス幅を変化させることにより、複数の印加電圧レベルによる多値書き込みが可能となる。

図２６（ａ）乃至（ｇ）は、チャネル長方向における添加元素の濃度分布を示している。本図の添加元素は、構造Ａの場合は、強誘電体膜１８に添加されたＳｉ又はＭｇであり、構造Ｂの場合は、トラップ膜３３に添加された元素に対応する。

図２６（ａ）及び（ｂ）に示すように、チャネル長方向において、添加元素濃度が、一定に増加又は減少してもよい。図２６（ｃ）乃至（ｆ）に示すように、チャネル長方向において、添加元素濃度の最大又は最小のピークが膜中に存在してもよい。図２６（ｇ）に示すように、チャネル長方向において、添加元素濃度のピークが複数存在してもよい。

尚、強誘電体膜１８の分極量、抗電圧を変化させる方法としては、上記の例以外に、強誘電体膜１８の膜厚がチャネル長方向で異なる、強誘電体膜１８にＡｌ等の微量不純物を添加する、半導体基板１１界面へ酸化膜を導入する等の方法もある。

［６−２］製造方法
以下に、第６の実施形態に係る強誘電体メモリの製造方法について説明する。

まず、例えばシリコン基板からなる半導体基板１１上に、シリコン酸化膜等からなる界面絶縁膜１２が形成され、この界面絶縁膜１２上に例えばＨｆＳｉＯｘ膜からなる強誘電体膜１８が形成される。

ここで、強誘電体膜１８であるＨｆＳｉＯｘ膜は、原子層成長（ＡＬＤ）法を用いて、形成される。シリコン用ソースは、トリスジメチルアミノシラン（ＴｒｉｓＤＭＡＳ）であり、ハフニウム用ソースは、テトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）である。強誘電体膜１８は、Ｓｉ原子数／（Ｈｆ原子数＋Ｓｉ原子数）が０．０２〜０．０５になるように、ＡＬＤのサイクル数で制御する。強誘電体膜１８の膜厚は、１ｎｍ〜２０ｎｍの範囲で、例えば１０ｎｍ程度である。必要に応じて、デンシファイや酸化等の熱処理を行ってもよい。

次に、強誘電体膜１８上に、ハードマスクが形成される。このハードマスクは、シリコン窒化膜及びシリコン酸化膜からなる積層膜であり、合計膜厚が５０〜１５０ｎｍである。次に、ハードマスクのシリコン酸化膜上にフォトレジストが塗布され、露光描画によりレジストがパターニングされる。フォトレジストを耐エッチングマスクにして、シリコン酸化膜がエッチングされる。このエッチング後に、フォトレジストが除去される。

次に、シリコン酸化膜をマスクにして、シリコン窒化膜がエッチングされ、続いて、強誘電体膜１８、界面絶縁膜１２及び半導体基板１１がエッチングされる。これにより、素子分離のための素子分離溝が形成される。次に、塗布技術により、素子分離絶縁膜が２００ｎｍから１５００ｎｍで形成されることによって、素子分離溝が埋め込まれる。素子分離絶縁膜は、酸素雰囲気又は水蒸気雰囲気下で処理が行われることにより、高密度化が図られる。

次に、化学的機械的研磨法（ＣＭＰ）により、シリコン窒化膜をストッパにして、素子分離絶縁膜の平坦化が行われる。この際、シリコン窒化膜と選択比のあるエッチング条件を用いて、素子分離絶縁膜のみエッチバックされる。

次に、強誘電体膜１８及び素子分離絶縁膜１６上に、ＴｉＮ等からなるゲート電極１５が形成され、このゲート電極１５が露光描画によりパターニングされる。その後、イオン注入によりソース／ドレイン拡散層１６が形成され、トランジスタが形成される。

次に、層間絶縁膜として、例えばシリコン酸化膜がプラズマＣＶＤ（Chemical Vapor Deposition）により形成される。そして、ソース拡散層１６が露出するように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）により、層間絶縁膜内に開口部が形成される。

次に、スパッタ法又はＣＶＤ法により、この開口部内にフォーミングガスの雰囲気下において、コンタクトプラグを形成するためのＷ膜が成膜される。さらに、ＣＭＰ（Chemical Mechanical Polishing）により、Ｗ膜が平坦化される。これにより、層間絶縁膜内にソース拡散層１６に連通するコンタクトプラグが形成される。

次に、ＣＶＤ法により、層間絶縁膜及びコンタクトプラグ上にＣＶＤ窒化膜が形成される。その後、ドレイン拡散層１６に連通するコンタクトホールが形成され、さらなるコンタクトプラグを形成するためのＷ膜が成膜される。さらに、ＣＭＰにより、Ｗ膜が平坦化されることにより、ドレイン拡散層１６に連通するコンタクトプラグが形成される。

次に、素子部とのコンタクトプラグ及び最初のコンタクトプラグに接続するコンタクトプラグが、以下のように形成される。まず、層間絶縁膜がリソグラフィ法及びＲＩＥにより加工され、コンタクトホールが形成された後、このコンタクトホールがＡｌで埋め込まれ、ＣＭＰ処理が行われる。これにより、上記のコンタクトプラグが形成される。

次に、層間絶縁膜及びコンタクトプラグ上に酸化膜が形成される。その後、リソグラフィ法及びＲＩＥを用いて、コンタクトプラグが露出するように、酸化膜が加工され、配線を形成するための溝が形成される。その後、この溝にＡｌが埋め込まれ、ＣＭＰ処理をすることにより、配線が形成される。

次に、酸化膜及び配線上に絶縁膜が形成される。さらに、リソグラフィ法及びＲＩＥにより、配線が露出するように、絶縁膜が加工され、ビアホールが形成される。その後、このビアホールにＡｌが埋め込まれ、ＣＭＰ処理することによって、ビアプラグが形成される。

次に、絶縁膜及びビアプラグ上に酸化膜が形成される。その後、リソグラフィ法及びＲＩＥによって、ビアプラグが露出するように、酸化膜が加工され、溝が形成される。さらに、この溝にＡｌが埋め込まれ、ＣＭＰ処理をすることによって、配線が形成される。

尚、ダマシンプロセスを用いて、Ｃｕ配線を形成してもよい。この場合は、ＳｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｕ等のバリア膜、シード層を形成し、Ｃｕめっきによる埋め込みプロセスにより、配線を形成する。

本実施形態において、構造Ａのような、チャネル長方向に添加元素の濃度分布を有する強誘電体膜１８を形成する方法は、例えば、以下の通りである。

（１）リソグラフィプロセスを用いて、強誘電体膜１８の一部をマスキングし、Ｓｉ等の所望元素を成膜する。

（２）強誘電体膜１８の全体に所望元素を成膜した後、パターニングして、一部剥離する。

（３）強誘電体膜１８の上又は下に、種々の濃度の所望元素を含む膜を形成し、強誘電体膜１８の結晶化のための熱処理等を利用して、元素を熱拡散させる。

（４）ゲート構造を利用して側壁を形成し、シャドーイング効果により、強誘電体膜１８の一部に所望元素を成膜する。

（５）イオン注入により、強誘電体膜１８に対して、チャネル方向に所望元素をドーピングし、濃度勾配をつける。

（６）強誘電体膜１８上のゲート電極１５にＳｉ等の所望元素を含有させる、又は、強誘電体膜１８上にＳｉ等の所望元素含有層を直接成膜する。その後、１０００℃程度の不活性ガス中で熱処理を行い、Ｓｉを拡散させることで、強誘電体膜１８であるＨｆＳｉＯｘ中のＳｉの濃度分布を形成する。

（７）アモルファスシリコン層に対してＳｉが残るように酸化し、界面絶縁膜１２を形成する。その後、熱処理により、界面絶縁膜１２から強誘電体膜１８へＳｉを放出し、強誘電体膜１８中にＳｉの濃度分布を持たせる。

尚、構造Ｂのような、添加元素が濃度分布を有するトラップ膜３３を形成する方法は、上述する構造Ａの方法を応用すればよい。

［６−３］効果
従来、強誘電性ＨｆＯ膜を用いた強誘電体メモリでは、トランジスタサイズで容量が決まり、さらなる大容量化が困難であった。

これに対し、第６の実施形態によれば、強誘電体膜１８は、チャネル長方向において抗電界の異なる分極から構成される。このため、電圧の印加に伴い、強誘電体膜１８の分極が電界方向に誘起されて、蓄積電荷量が増加する。さらに電圧を増加させると、強誘電体膜１８のそれぞれの部分の抗電圧に対応した部分の分極誘起、分極反転が起こる。この挙動により、ゲート電極１５に印加する電圧を制御することで、ゲート界面に誘起される電荷、分極量を変化させることができる。よって、複数の抗電界を有する強誘電体メモリの実現により、多値記録が可能となり、メモリ特性の向上を図ることができる。

また、本実施形態の強誘電体膜１８は、従来になく薄膜化が可能で、界面絶縁層１２も特殊な酸化物を必要としないため、微細な構造に向いたものとなる。

［７］第７の実施形態
第７の実施形態は、強誘電体膜の分極方向に対して引っ張り応力を生じさせる応力発生膜（素子分離絶縁膜）を強誘電体膜の側面に配置する。

［７−１］構造
図２７（ａ）及び（ｂ）を用いて、第７の実施形態に係る強誘電体メモリの構造について説明する。ここで、図２７（ａ）は、チャネル幅方向（ワード線方向）の断面図を示し、図２７（ｂ）は、チャネル長方向（ビット線方向）の断面図を示す。

図２７（ａ）及び（ｂ）に示すように、複数のメモリセルが形成された素子領域が素子分離絶縁膜１０で分離され、半導体基板（シリコン基板）１１と複数のメモリセルカラム間において互いに平行に走行する複数の素子分離絶縁膜１０が形成されている。半導体基板１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に強誘電体膜１８が形成されている。この強誘電体膜１８上にＴｉＮ膜４１が形成され、このＴｉＮ膜４１上にゲート電極１５が形成されている。

本実施形態では、強誘電性膜１３の側面方向に堆積膨張する素子分離絶縁膜１０が設けられている。本実施形態の素子分離絶縁膜１０は、例えば、ＴＥＯＳソースガスを用いて形成したＳｉを正規組成よりも多く含むＳｉＯ_２膜（ＳｉリッチなＴＥＯＳ）等が挙げられる。

このような堆積膨張する素子分離絶縁膜１０を強誘電体膜１８の側面に設けることで、強誘電体膜１８の側面方向に対して、素子分離絶縁膜１０の体積変化による膨張応力を与えることができる。つまり、強誘電体膜１８を圧縮する方向にストレスが印加され、この応力歪みを緩和するため、強誘電体膜１８の分極方向、すなわち強誘電体膜１８の膜厚方向へ、強誘電体膜１８中には引っ張り応力が生じる。これにより、強誘電体膜１８に既に形成された斜方晶はより大きな歪みが生じ、分極率が増大する。また、誘電性を発現する斜方晶の強誘電体膜１８を形成した後に、強誘電体膜１８内部の引っ張り応力を、より外部から加速させるような方向に応力を与える素子分離絶縁膜１０を設けることで、その後の熱工程を経ても、分極を維持することが可能になる。

［７−２］製造方法
図２８（ａ）乃至（ｇ）を用いて、第７の実施形態に係る強誘電体メモリの製造方法について説明する。

まず、図２８（ａ）に示すように、ｐ型シリコン基板からなる半導体基板１１（又はｎ型シリコン基板上にｐ型ウェルを形成したもの）上に、１ｎｍ〜１０ｎｍの膜厚でシリコン酸化膜からなる界面絶縁膜１２が形成される。

次に、図２８（ｂ）に示すように、界面絶縁膜１２上に、原子層成長（ＡＬＤ）法により強誘電体膜１８となるＨｆＳｉＯｘ膜１３ａがアモルファスで形成される。このＨｆＳｉＯｘ膜１３ａの膜厚は、５ｎｍ〜２０ｎｍの範囲である。ハフニウムシリケート膜は、原子層成長法（ＡＬＤ法）により形成される。シリコンソースは、トリスジメチルアミノシラン（ＴｒｉｓＤＭＡＳ）であり、ハフニウムソースは、テトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）である。ＨｆＳｉＯｘ膜１３ａ中のＳｉ濃度は、所望の濃度になるように、ＡＬＤのサイクル数で制御される。酸化剤としては、オゾンを用い、成膜温度３００℃で行われる。このＡＬＤ法は、オゾン等の活性ガスの供給、真空排気によるパージ、ＴＥＭＡＨやＴｒｉｓＤＭＡＳ等の原料ガスの供給、真空排気によるパージ、及び再度オゾン等の活性ガスの供給というシーケンスを複数回繰り返すことにより原子層単位で成膜するものである。

尚、本実施形態におけるハフニウムシリケート膜の形成方法として、上記以外の方法を用いることが可能である。例えば、ハフニウムやシリコンのソースは、エチルメチルアミノ基以外がハフニウム元素に結合したその他のアルキルアミノハフニウムや、ハロゲン化ハフニウム等他の材料でもよい。酸化剤は、水や酸素や酸素ラジカル等のその他の材料でもよい。また、成膜方法も、ＡＬＤ法に限らず、化学気相成長（ＣＶＤ）法や、物理的な励起を用いた例えば物理気相成長（ＰＶＤ）法、塗布法等でもよい。

次に、図２８（ｃ）に示すように、アモルファスＨｆＳｉＯｘ膜１３ａの上部にＴｉＮ膜４１が形成される。

次に、図２８（ｄ）に示すように、アモルファスＨｆＳｉＯｘ１３ａの表面を固定したまま、例えば１０００℃の熱処理が行われ、ＨｆＳｉＯｘ膜１３ａを結晶化し、斜方晶の強誘電体膜１８が形成される。尚、結晶化させる熱工程は、ゲート加工を行った後に行ってもよいが、ここでは、結晶化を先に行った例で示す。

次に、図２８（ｅ）に示すように、ＴｉＮ膜４１上に、ハードマスク４２となるシリコン酸化膜及びシリコン窒化膜が形成される。このシリコン酸化膜及びシリコン窒化膜の合計膜厚は、例えば、５０〜１５０ｎｍである。

次に、フォトレジスト（図示せず）が塗布され、露光描画によりレジストがパターニングされる。このフォトレジスト（図示せず）を耐エッチングマスクにして、シリコン酸化膜がエッチングされる。このエッチング後に、フォトレジストが除去される。次に、シリコン酸化膜をマスクにして、シリコン窒化膜がエッチングされ、次に、ＴｉＮ膜４１、強誘電体膜１８、ゲート絶縁膜１２及びシリコン基板１１がエッチングされる。これにより、素子分離のための素子分離溝１０ａが形成される。

次に、塗布技術により、素子分離溝１０ａ内に、強誘電体膜１８の側面を覆う素子分離絶縁膜１０が形成される。この素子分離絶縁膜１０は、例えば、ＴＥＯＳソースガスを用いて、Ｓｉ組成が多くなるように形成したＳｉＯ_２膜で形成する。この素子分離絶縁膜１０は、堆積膨張するため、強誘電体膜１８に横方向へ圧縮を生じさせる。

尚、このとき、強誘電体膜１８の側面を被覆するように、素子分離溝１０ａの全体を体積膨張する素子分離絶縁膜１０で埋め込んでもよい。又は、強誘電体膜１８の高さまでは、塗布技術により埋め込み絶縁膜で素子分離溝１０ａを埋め込み、強誘電体膜１８の側面近傍のみ、体積膨張する素子分離絶縁膜１０を形成してもよい。

次に、図２８（ｆ）に示すように、化学的機械的研磨法（ＣＭＰ）により、ハードマスク４２のシリコン窒化膜をストッパにして、素子分離絶縁膜１０の平坦化が行われる。その後、ハードマスク４２が除去される。

次に、図２８（ｇ）に示すように、ＴｉＮ膜４１及び素子分離絶縁膜１０上に、ゲート電極１５が形成される。このゲート電極１５は、窒化チタン、窒化タンタル、窒化タングステン、窒化モリブデン、タングステン、モリブデン等を組み合わせて形成される他、不純物を添加したシリコン等により形成される。次に、ゲート電極１５が露光描画によりパターニングされた後、通常の後工程を経て、強誘電体メモリが完成する。

［７−３］効果
従来、強誘電性ＨｆＯ膜を用いた強誘電体メモリでは、非晶質のＨｆＳｉＯ膜の直上にＴｉＮ膜が形成された場合、ＨｆＳｉＯ膜とＴｉＮ膜との界面は固定され、その後熱工程での結晶化により、ＨｆＳｉＯ膜自身の体積は収縮しようとする。しかし、ＨｆＳｉＯ膜とＴｉＮ膜との界面が固定されているため、ＨｆＳｉＯ膜は十分な収縮ができず、ＨｆＳｉＯ膜内に引っ張り応力が生じる。この強い応力下で結晶化を行うことにより、ＨｆＳｉＯ膜は斜方晶化する。しかし、このＨｆＳｉＯ膜を用いた強誘電体メモリを形成する場合、多くの熱工程を経る。このため、結晶化時の熱工程よりも低い温度でも、徐々に結晶膜内の欠陥を経由してマイグレーションが生じ、応力が緩和されることになる。このマイグレーションが進行すると、ＨｆＳｉＯ膜は、斜方晶から単斜晶、正方晶へと相転移し、強誘電性を発現しなくなる。

これに対し、第７の実施形態によれば、強誘電体膜１８の側面に、体積膨張する素子分離絶縁膜１０が形成されている。この素子分離絶縁膜１０の体積膨張により、強誘電体膜１８の側面には圧縮応力が加わり、この応力を緩和するために、強誘電体膜１８には分極方向に対して引っ張り応力が生じる。これにより、強誘電体膜１８の分極量（分極面密度）が増大し、分極保持特性を向上することができ、メモリ特性を向上できる。

［８］第８の実施形態
第８の実施形態は、強誘電体膜の分極方向に対して引っ張り応力を生じさせる応力発生膜を強誘電体膜の上部に配置する。

［８−１］構造
図２９（ａ）及び（ｂ）を用いて、第８の実施形態に係る強誘電体メモリの構造について説明する。ここで、図２９（ａ）は、チャネル幅方向（ワード線方向）の断面図を示し、図２９（ｂ）は、チャネル長方向（ビット線方向）の断面図を示す。

図２９（ａ）及び（ｂ）に示すように、第８の実施形態において、第７の実施形態と異なる点は、応力発生膜４３を強誘電性膜１３上のＴｉＮ膜４３の上部に形成している点である。

応力発生膜４３は、体積収縮材料からなり、体積収縮することによって内部に引っ張り応力を生じさせる膜である。この応力発生膜４３により、強誘電体膜１８の縦方向（分極方向）に引っ張り応力が加えられ、強誘電性膜１３の分極率が増大する。

応力発生膜４３としては、例えば、ＢドープドアモルファスＳｉ、ＰドープドＳｉ等で形成し、後熱処理で結晶化させることで、縦方向のストレスを発生させてもよい。応力発生膜４３としては、例えば、低密度な材料（バイアスＳＰＴ等）で形成し、高温熱処理で収縮させ、縦方向のストレスを発生させてもよい。

［８−２］製造方法
以下に、第８の実施形態に係る強誘電体メモリの製造方法について説明する。尚、上記第７の実施形態と同様の方法については、説明を省略する。

まず、第７の実施形態と同様、半導体基板１１上に界面絶縁膜１２が形成され、この界面絶縁膜１２上に原子層成長（ＡＬＤ）法により強誘電体膜１８となるアモルファスＨｆＳｉＯｘ膜が形成される。このＨｆＳｉＯｘ膜上にＴｉＮ膜４２が形成される。その後、アモルファスＨｆＳｉＯｘ膜の表面を固定したまま、１０００℃の熱処理が行われ、ＨｆＳｉＯｘが斜方晶化する。

次に、ＴｉＮ膜４１上に、応力発生膜４３となるアモルファス膜が形成される。このアモルファス膜は、その後の熱工程での結晶化後に導電性となる膜であることが必須である。このアモルファス膜としては、例えば、ＢドープドアモルファスＳｉ、ＰドープドアモルファスＳｉ等を用いられる。

次に、第７の実施形態と同様、アモルファス膜形成時よりも低温となる条件で、ハードマスクが形成される。次に、パターニングが行われ、素子分離溝が形成される。この素子分離溝は、塗布法による絶縁膜形成により埋め込まれる。その後、層間絶縁膜（図示せず）が形成される。このとき、素子間にエアギャップ等を形成するために、Ｐ−ＳｉＨ_４膜等を形成してもよい（図示せず）。但し、先に形成したアモルファス膜のＢドープドアモルファスＳｉ、ＰドープドアモルファスＳｉ等が結晶化しないような熱工程を経ることが望ましい。

このように素子構造全体として界面が固定された状況下で、アモルファス膜のＢドープドアモルファスＳｉ、ＰドープドアモルファスＳｉ等が結晶化する温度、例えば、約６００℃〜１０００℃の温度範囲で熱処理が行われる。つまり、素子全体として界面が固定される前までは、アモルファス膜が結晶化しない熱工程で形成し、この工程後に、結晶化熱処理を加える。これにより、ＨｆＳｉＯｘ膜と同様、ＢドープドアモルファスＳｉ、ＰドープドアモルファスＳｉ等が結晶化する際に、この応力発生膜４３内にも引っ張り応力が生じる。このため、強誘電体膜１８にも縦方向の引っ張り応力がさらに印加されることになる。

尚、応力発生膜４３として、アモルファス膜のＢドープドアモルファスＳｉ、ＰドープドアモルファスＳｉを例に挙げたが、これに限定されない。例えば、バイアススパッタ等の手法を用いて、低密度の金属膜を形成し、最後に高温工程を施すことで高密度化させ、収縮させてもよい。尚、高温熱処理は、素子周辺のＩＬＤ形成後に行うのが望ましい。これにより、界面を固定されている状態で、ストレス発生させ、内部応力を保持する。

［８−３］効果
上記第８の実施形態によれば、強誘電体膜１８の上部に、体積収縮する応力発生膜４３を設けている。この応力発生膜４３の体積収縮により、強誘電体膜１８の上部には分極方向に対して引っ張り応力が生じる。これにより、上記第７の実施形態と同様、強誘電体膜１８の分極量（分極面密度）が増大し、分極保持特性を向上することができ、メモリ特性を向上できる。

［９］第９の実施形態
第９の実施形態は、強誘電体膜の分極方向に対して引っ張り応力を与える応力発生膜をソース／ドレイン領域上に配置する。

［９−１］構造
図３０を用いて、第９の実施形態に係る強誘電体メモリの構造について説明する。ここで、図３０は、チャネル長方向（ビット線方向）の断面図を示す。

図３０に示すように、第９の実施形態において、第７及び第８の実施形態と異なる点は、例えばＳｉＧｅ膜からなる応力発生膜４４をソース／ドレイン領域に形成した点である。応力発生膜４４は、ＳｉＯ_２等からなる界面絶縁膜１２の端部に圧縮方向にストレスを与える。

第９の実施形態では、ＨｆＳｉＯｘ膜の結晶化のための熱処理後に、ソース／ドレイン領域に、ＳｉＧｅからなる応力発生膜４４が形成される。Ｇｅの原子サイズがＳｉの原子サイズよりも大きいことによって格子歪みが生じ、この格子歪みによって、ＳｉＧｅを埋め込んだ間のＳｉに対して圧縮を与える方向（チャネル長方向）へストレスが印加される。このため、強誘電体膜１８の斜方晶化後に、ゲート構造のエッジ（界面絶縁膜１２の端部）に圧縮応力が加わり、この圧縮応力が強誘電体膜１８に加わる。その結果、強誘電体膜１８には、分極方向に引っ張り応力が加わり、分極特性が向上する。

［９−２］効果
上記第９の実施形態によれば、強誘電体膜１８（界面絶縁膜１２）の端部下のソース／ドレイン領域に、格子歪みによるストレスを与える応力発生膜４３を設けている。この応力発生膜４３が界面絶縁膜１２の端部に圧縮応力を与えることにより、強誘電体膜１８の分極方向に対して引っ張り応力が生じる。これにより、上記第７及び第８の実施形態と同様、強誘電体膜１８の分極量（分極面密度）が増大し、分極保持特性を向上することができ、メモリ特性を向上できる。

［１０］付記
以上述べた実施形態の上位概念、中位概念及び下位概念の一部又は全ては、例えば、以下のような付記１〜１９で表現できる。

［付記１］
半導体層と、
前記半導体層上に形成された界面絶縁膜と、
前記界面絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記強誘電体膜は、チャネル幅方向において、セル毎に分断され、
前記チャネル幅方向において、前記強誘電体膜の前記ゲート電極側の幅は、前記強誘電体膜の前記半導体層側の幅より長い、強誘電体メモリ。

［付記２］
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記強誘電体膜は、チャネル幅方向において、セル毎に分断されている、強誘電体メモリ。

［付記３］
前記チャネル幅方向において、前記強誘電体膜は、膜厚方向の上端又は下端以外で最大幅を有し、
前記最大幅は、チャネル幅より短い、［付記２］に記載の強誘電体メモリ。

［付記４］
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜の周囲に設けられ、前記強誘電体膜の分極方向に対して引っ張り応力を生じさせる応力発生膜と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜である、強誘電体メモリ。

［付記５］
前記応力発生膜は、前記強誘電体膜の側面に形成され、体積膨張する膜である、［付記４］に記載の強誘電体メモリ。

［付記６］
前記応力発生膜は、前記強誘電体膜の上部に形成される、［付記４］に記載の強誘電体メモリ。

［付記７］
前記応力発生膜は、前記強誘電体膜の端部下の前記半導体層内に形成される、［付記４］に記載の強誘電体メモリ。

［付記８］
半導体層と、
前記半導体層上に形成された界面絶縁膜と、
前記界面絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
チャネル長方向において、前記ゲート電極の端部下における前記界面絶縁膜の膜厚は、前記ゲート電極の中央部下における前記界面絶縁膜の膜厚よりも厚い、強誘電体メモリ。

［付記９］
膜厚が厚い前記界面絶縁膜上の前記強誘電体膜と膜厚が薄い前記界面絶縁膜上の前記強誘電体膜とは、分極状態の反転閾値が異なる、［付記８］に記載の強誘電体メモリ。

［付記１０］
半導体層上に形成された絶縁膜と、
前記絶縁膜上に、互いに離間して形成されたメモリセル領域の第１及び第２のゲート電極と、
を具備し、
前記絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有し、
前記絶縁膜は、チャネル長方向において、前記第１及び第２のゲート電極下に連続して形成され、
前記第１及び第２のゲート電極下の前記絶縁膜は、シリコン（Ｓｉ）原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、
前記第１及び第２のゲート電極間下の前記絶縁膜は、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超える、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．５以上である、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素又は炭素の少なくとも一方が添加されている、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、前記第１及び第２のセルゲート電極の前記絶縁膜よりも少ない酸素含有率を有し、かつ、Ｏ／（Ｈｆ又はＺｒ＋Ｓｉ）＜２の関係を満たす、
のいずれかで形成される、強誘電体メモリ。

［付記１１］
半導体層上に形成された絶縁膜と、
前記絶縁膜上に、互いに離間して形成された第１及び第２のゲート電極と、
前記絶縁膜上に、前記第１のゲート電極と離間して形成された第３のゲート電極と、
を具備し、
前記絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有し、
前記絶縁膜は、チャネル長方向において、前記第１乃至第３のゲート電極下に連続して形成され、
前記第１及び第２のゲート電極を有するメモリセル領域における前記絶縁膜は、シリコン（Ｓｉ）原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、
前記第３のゲート電極を有する選択ゲート領域又は周辺回路領域における前記絶縁膜は、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超える、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０６以上０．３以下である、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素又は炭素の少なくとも一方が添加されている、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が０．０２以上０．０５以下であり、前記メモリセル領域の前記絶縁膜よりも少ない酸素含有率を有し、かつ、Ｏ／（Ｈｆ又はＺｒ＋Ｓｉ）＜２の関係を満たす、
のいずれかで形成される、強誘電体メモリ。

［付記１２］
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
チャネル長方向において、前記強誘電体膜の中央部の膜厚は、前記強誘電体膜の端部の膜厚よりも厚い、強誘電体メモリ。

［付記１３］
前記強誘電体膜の前記端部と前記強誘電体膜の前記中央部とは、分極状態の反転閾値が異なる、［付記１２］に記載の強誘電体メモリ。

［付記１４］
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記ゲート電極下の前記強誘電体膜の分極量は、チャネル長方向で分布を有し、
前記ゲート電極下の前記強誘電体膜中の前記Ｓｉ又はＭｇは、前記チャネル長方向で濃度分布を有する、強誘電体メモリ。

［付記１５］
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜と前記ゲート電極との間の少なくとも一部に形成されたトラップ膜と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記ゲート電極下の前記強誘電体膜の分極量は、チャネル長方向で分布を有し、
前記トラップ膜は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒのいずれかからなる酸化膜、又は、ＳｉＮ膜であり、
前記トラップ膜の膜厚が前記チャネル長方向で異なる、又は、前記トラップ膜中に添加された元素が前記チャネル長方向で濃度分布を有する、強誘電体メモリ。

［付記１６］
半導体基板上に、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に複数の芯材を選択的に形成する工程と、
前記芯材をマスクとして、前記第１の絶縁膜内に第１の元素を添加し、第２の絶縁膜を形成する工程と、
前記芯材の両側面に複数のゲート電極をそれぞれ形成する工程と、
前記芯材及び前記ゲート電極をマスクとして、前記第１の絶縁膜内に第２の元素を添加し、第３の絶縁膜を形成する工程と、
熱処理によって、前記第１乃至第３の絶縁膜の結晶化を行う工程と、
を具備し、
前記第１乃至第３の絶縁膜は、チャネル長方向において、前記複数のゲート電極下に連続して形成され、
前記第１の元素は、シリコン（Ｓｉ）であり、
前記第２の元素は、Ｓｉ、Ｈｆ、窒素（Ｎ）又は炭素（Ｃ）であり、
結晶化後の前記第２の絶縁膜は、強誘電体絶縁膜であり、
結晶化後の前記第１及び第３の絶縁膜は、非強誘電体絶縁膜である、強誘電体メモリの製造方法。

［付記１７］
半導体基板上に、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に複数のゲート電極をそれぞれ形成する工程と、
前記ゲート電極をマスクとして、斜めイオン注入により、前記第１の絶縁膜内に元素を添加し、前記ゲート電極下に第２の絶縁膜を形成し、前記ゲート電極間に第３の絶縁膜を形成する工程と、
熱処理によって、前記第１乃至第３の絶縁膜の結晶化を行う工程と、
を具備し、
前記第１乃至第３の絶縁膜は、チャネル長方向において、前記複数のゲート電極下に連続して形成され、
前記元素は、シリコン（Ｓｉ）であり、
結晶化後の前記第２の絶縁膜は、強誘電体絶縁膜であり、
結晶化後の前記第３の絶縁膜は、非強誘電体絶縁膜である、強誘電体メモリの製造方法。

［付記１８］
半導体基板上に、第１の領域と第２の領域とを有し、かつ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とシリコン（Ｓｉ）とを主成分として含有する第１の絶縁膜を形成する工程と、
前記第２の領域の前記第１の絶縁膜内に第１の元素を添加し、前記第２の領域に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上に複数の第１のゲート電極を形成し、前記第２の絶縁膜上に第２のゲート電極を形成する工程と、
熱処理によって、前記第１及び第２の絶縁膜の結晶化を行う工程と、
を具備し、
前記第１及び第２の絶縁膜は、チャネル長方向において、前記第１及び第２のゲート電極下に連続して形成され、
前記第１の元素は、Ｈｆであり、
結晶化後の前記第１の絶縁膜は、強誘電体絶縁膜であり、
結晶化後の前記第２の絶縁膜は、非強誘電体絶縁膜であり、
前記第１の領域は、メモリセル領域であり、
前記第２の領域は、選択ゲート領域又は周辺回路領域である、強誘電体メモリの製造方法。

［付記１９］
前記第１及び第２のゲート電極の形成後、前記第１のゲート電極間の前記第１の絶縁膜内に第２の元素を添加し、第３の絶縁膜を形成する工程と、
前記熱処理によって、前記第１乃至第３の絶縁膜の結晶化を行う工程と、
をさらに具備し、
前記第２の元素は、Ｈｆ又はＳｉであり、
結晶化後の前記第３の絶縁膜は、非強誘電体絶縁膜である、［付記１８］に記載の強誘電体メモリの製造方法。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…素子分離絶縁膜、１０ａ…素子分離溝、１１…半導体基板、半導体層、１２…界面絶縁膜、１３…ゲート絶縁膜、１４…芯材、１５…セルゲート電極、１６、２２…拡散層、１７…層間絶縁膜、１８…強誘電体膜、１９、２０…非強誘電体膜、２１、３２…溝、２３…選択ゲート電極、２５…トレンチ、２７…半導体層、３１…ダミーゲートパターン、３３…トラップ膜、４１…ＴｉＮ膜、４２…ハードマスク、４３、４４…応力発生膜。

Claims

半導体層と、
前記半導体層上に形成された界面絶縁膜と、
前記界面絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記強誘電体膜は、チャネル幅方向において、セル毎に分断され、
前記チャネル幅方向において、前記強誘電体膜の前記ゲート電極側の幅は、前記強誘電体膜の前記半導体層側の幅より長い、強誘電体メモリ。
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記強誘電体膜は、チャネル幅方向において、セル毎に分断されている、強誘電体メモリ。
前記チャネル幅方向において、前記強誘電体膜は、膜厚方向の上端又は下端以外で最大幅を有し、
前記最大幅は、チャネル幅より短い、請求項２に記載の強誘電体メモリ。
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜の周囲に設けられ、前記強誘電体膜の分極方向に対して引っ張り応力を生じさせる応力発生膜と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜である、強誘電体メモリ。
半導体層と、
前記半導体層上に形成された界面絶縁膜と、
前記界面絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
チャネル長方向において、前記ゲート電極の端部下における前記界面絶縁膜の膜厚は、前記ゲート電極の中央部下における前記界面絶縁膜の膜厚よりも厚い、強誘電体メモリ。
半導体層上に形成された絶縁膜と、
前記絶縁膜上に、互いに離間して形成されたメモリセル領域の第１及び第２のゲート電極と、
を具備し、
前記絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有し、
前記絶縁膜は、チャネル長方向において、前記第１及び第２のゲート電極下に連続して形成され、
前記第１及び第２のゲート電極下の前記絶縁膜は、シリコン（Ｓｉ）原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、
前記第１及び第２のゲート電極間下の前記絶縁膜は、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超える、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．５以上である、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素又は炭素の少なくとも一方が添加されている、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、前記第１及び第２のセルゲート電極の前記絶縁膜よりも少ない酸素含有率を有し、かつ、Ｏ／（Ｈｆ又はＺｒ＋Ｓｉ）＜２の関係を満たす、
のいずれかで形成される、強誘電体メモリ。
半導体層上に形成された絶縁膜と、
前記絶縁膜上に、互いに離間して形成された第１及び第２のゲート電極と、
前記絶縁膜上に、前記第１のゲート電極と離間して形成された第３のゲート電極と、
を具備し、
前記絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有し、
前記絶縁膜は、チャネル長方向において、前記第１乃至第３のゲート電極下に連続して形成され、
前記第１及び第２のゲート電極を有するメモリセル領域における前記絶縁膜は、シリコン（Ｓｉ）原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、
前記第３のゲート電極を有する選択ゲート領域又は周辺回路領域における前記絶縁膜は、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２未満又は０．０５を超える、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０６以上０．３以下である、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が、０．０２以上０．０５以下であり、かつ、０．１atomic％以上の窒素又は炭素の少なくとも一方が添加されている、
Ｓｉ原子数／（Ｈｆ又はＺｒ原子数＋Ｓｉ原子数）が０．０２以上０．０５以下であり、前記メモリセル領域の前記絶縁膜よりも少ない酸素含有率を有し、かつ、Ｏ／（Ｈｆ又はＺｒ＋Ｓｉ）＜２の関係を満たす、
のいずれかで形成される、強誘電体メモリ。
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
チャネル長方向において、前記強誘電体膜の中央部の膜厚は、前記強誘電体膜の端部の膜厚よりも厚い、強誘電体メモリ。
半導体層と、
前記半導体層上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
を具備し、
前記強誘電体膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）のいずれかの元素が添加された膜であり、
前記ゲート電極下の前記強誘電体膜の分極量は、チャネル長方向で分布を有し、
前記ゲート電極下の前記強誘電体膜中の前記Ｓｉ又はＭｇは、前記チャネル長方向で濃度分布を有する、強誘電体メモリ。
半導体基板上に、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に複数の芯材を選択的に形成する工程と、
前記芯材をマスクとして、前記第１の絶縁膜内に第１の元素を添加し、第２の絶縁膜を形成する工程と、
前記芯材の両側面に複数のゲート電極をそれぞれ形成する工程と、
前記芯材及び前記ゲート電極をマスクとして、前記第１の絶縁膜内に第２の元素を添加し、第３の絶縁膜を形成する工程と、
熱処理によって、前記第１乃至第３の絶縁膜の結晶化を行う工程と、
を具備し、
前記第１乃至第３の絶縁膜は、チャネル長方向において、前記複数のゲート電極下に連続して形成され、
前記第１の元素は、シリコン（Ｓｉ）であり、
前記第２の元素は、Ｓｉ、Ｈｆ、窒素（Ｎ）又は炭素（Ｃ）であり、
結晶化後の前記第２の絶縁膜は、強誘電体絶縁膜であり、
結晶化後の前記第１及び第３の絶縁膜は、非強誘電体絶縁膜である、強誘電体メモリの製造方法。
半導体基板上に、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とを主成分として含有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に複数のゲート電極をそれぞれ形成する工程と、
前記ゲート電極をマスクとして、斜めイオン注入により、前記第１の絶縁膜内に元素を添加し、前記ゲート電極下に第２の絶縁膜を形成し、前記ゲート電極間に第３の絶縁膜を形成する工程と、
熱処理によって、前記第１乃至第３の絶縁膜の結晶化を行う工程と、
を具備し、
前記第１乃至第３の絶縁膜は、チャネル長方向において、前記複数のゲート電極下に連続して形成され、
前記元素は、シリコン（Ｓｉ）であり、
結晶化後の前記第２の絶縁膜は、強誘電体絶縁膜であり、
結晶化後の前記第３の絶縁膜は、非強誘電体絶縁膜である、強誘電体メモリの製造方法。
半導体基板上に、第１の領域と第２の領域とを有し、かつ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）である金属と酸素とシリコン（Ｓｉ）とを主成分として含有する第１の絶縁膜を形成する工程と、
前記第２の領域の前記第１の絶縁膜内に第１の元素を添加し、前記第２の領域に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上に複数の第１のゲート電極を形成し、前記第２の絶縁膜上に第２のゲート電極を形成する工程と、
熱処理によって、前記第１及び第２の絶縁膜の結晶化を行う工程と、
を具備し、
前記第１及び第２の絶縁膜は、チャネル長方向において、前記第１及び第２のゲート電極下に連続して形成され、
前記第１の元素は、Ｈｆであり、
結晶化後の前記第１の絶縁膜は、強誘電体絶縁膜であり、
結晶化後の前記第２の絶縁膜は、非強誘電体絶縁膜であり、
前記第１の領域は、メモリセル領域であり、
前記第２の領域は、選択ゲート領域又は周辺回路領域である、強誘電体メモリの製造方法。