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TWI690050B - 用於電熔絲之靜電放電保護結構及其方法 - Google Patents

用於電熔絲之靜電放電保護結構及其方法 Download PDF

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TWI690050B TW105100696A TW105100696A TWI690050B TW I690050 B TWI690050 B TW I690050B TW 105100696 A TW105100696 A TW 105100696A TW 105100696 A TW105100696 A TW 105100696A TW I690050 B TWI690050 B TW I690050B
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Abstract

本發明係關於半導體結構，並且更具體地說，是關於用於電熔絲的靜電放電(ESD)保護結構。本結構包括一種有效耦合至電熔絲的靜電放電(ESD)保護結構，該ESD保護結構經結構化以防止因源於來源的ESD事件而導致該電熔絲的無意地程式化。

Description

用於電熔絲之靜電放電保護結構及其方法
本發明是關於半導體結構，並且更具體地說，是關於用於電熔絲的靜電放電(ESD)保護結構。
電熔絲是一種容許電腦晶片動態即時再程式化的技術。晶片製造商通過利用一組電熔絲，可容許晶片上的電路在晶片運作時變化。此技術的主要應用在於提供晶片內效能調整。舉例而言，若某些子系統故障，或回應所花的時間太長，或消耗太多電力，晶片可通過“熔斷”(或程式化)電熔絲，立刻變更其行為。
按照設計，電熔絲對大電流及電壓敏感，例如：1.5伏特(V)維持100奈秒(ns)。舉例而言，藉由強迫大電流通過電熔絲，可將電熔絲熔斷或程式化；破壞電熔絲結構，導致電開路。在ESD事件期間，供應器上的電壓會升高至數伏特的高位準。由於產生程式化啟用信號的控制電路及電路系統的供應電壓在ESD事件期間未經主動供電，所以這些電路的輸出在ESD事件期間處於未界定狀態。這可能建立不希望的電熔絲程式化條件。結果是，目 前使用的電熔絲面臨到不理想的ESD事件期間可能出現的高電壓及電流將電熔絲程式化的風險。
具體而言，在電熔絲電路(稱為Vf源)的供應軌上的負脈衝期間，ESD電流主要會通過ESD裝置，然而，一些電路同時會通過電流源NFET的寄生本體/汲極二極體。正如應認識的是，NFET的電流源是用於驅使電流在程式化電熔絲時通過電熔絲，但ESD事件期間通過電流源NFET的本體/汲極二極體的負脈衝也會通過電熔絲。這樣的電流可能破壞未程式化的電熔絲。
在本發明的一態樣中，一種結構包括有效耦合至電熔絲的靜電放電(ESD)保護結構。該ESD保護結構經結構化以防止因源於來源(source)的ESD事件而導致該電熔絲的無意地程式化。
在本發明的一態樣中，一種結構包括：電熔絲，該電熔絲連接於可能曝露至ESD來源的端點與當出現ESD事件便具有寄生電流的FET網路之間；耦合至該電熔絲的ESD保護結構，該ESD保護結構經結構化以防止源於該ESD來源的負脈衝無意地程式化；電源箝制器(power clamp)，該電源箝制器經結構化以通過將正脈衝電流放電來保護該電熔絲；以及與該電源箝制器並聯的二極體，該二極體經結構化以通過將負脈衝電流放電來保護該電熔絲。
在本發明的一態樣中，一種方法包含：在 ESD事件期間，使源於FET網路的寄生電流自電熔絲轉向至順偏二極體，使得該電熔絲不會遭受無意地程式化。
100、100'、100"、100'''‧‧‧電路
105、105"、125‧‧‧二極體
105'‧‧‧FET
110‧‧‧電熔絲
115‧‧‧Vf源
120‧‧‧FET網路
130‧‧‧電源箝制器
135‧‧‧GND
140‧‧‧匯流排電阻
本發明是通過本發明的例示性具體實施例的非限制性實施例，參照標記的多個圖式，在以下的詳細說明中予以說明。
第1圖為根據本發明的態樣，展示具有二極體ESD保護結構的電路。
第2圖為根據本發明另外的態樣，展示具有FET ESD保護結構的電路。
第3圖為根據本發明另外的態樣，展示具有二極體ESD保護結構的電路。
第4圖為根據本發明另外的態樣，展示具有二極體ESD保護結構的電路。
第5圖為根據本發明另外的態樣，展示具有FET ESD保護結構的電路。
本發明是關於半導體結構，並且更具體地說，是關於用於電熔絲的靜電放電(ESD)保護結構。更具體地說，本發明是關於一種有效耦合至電熔絲以防止該電熔絲(例如：因ESD事件)無意地程式化的二極體(或FET)。有助益的是，本文中所述的電路系統，尤其鑒於電熔絲在具有負電壓的ESD事件期間不再受應力的事實，改善可靠度並且提升良率。此外，由於負電壓ESD事件因實施本文 中所述的電路系統而不再是問題，藉由確認NFET電流源的通道因確保Vgs=0而未導通，可避免正ESD事件導致的電熔絲破壞。
本發明的結構可使用若干不同工具以若干方式來製造。不過，一般來說，所述方法及工具是用於形成微米及奈米級尺寸的結構。用於製造本發明的結構的方法，即技術，已在積體電路(IC)技術獲得採用。舉例而言，所述結構是建置在晶圓上，並且是在晶圓的頂部上通過光微影程式以圖案化材料膜的方式來實現。特別的是，製造所述結構使用了三個基本建構塊：(i)在基板上沉積材料薄膜，(ii)通過光微影成像術在膜的頂部上塗敷圖案化遮罩，以及(iii)選擇性地對該遮罩進行膜的蝕刻。
第1圖為根據本發明的態樣，展示具有ESD保護結構的電路。在第1圖中，電路100包括ESD保護結構，該ESD保護結構包含與電熔絲110並聯的二極體105。在具體實施例中，電熔絲110與二極體105的兩端點為共用的端點，所述端點其中一個直接耦合至Vf源115(ESD端點)。在具體實施例中，二極體105會確保跨於電熔絲110的電壓在Vf源115上的負脈衝期間遭受箝制。更具體地說，在ESD事件期間，二極體105可以是順偏(forward biased)，使得來自FET網路120的寄生電流不會無意地程式化該電熔絲110。這樣的優點是藉由使電流自電熔絲110通過二極體105轉向至ESD接墊(例如：Vf源115)來完成。在正常操作期間，二極體110是逆偏(reverse biased)並且不 會影響使用。
電路100更包括與電源箝制器130並聯的二極體125。二極體125較佳是大於二極體105，並且會吸收源自於Vf源115的大多數負ESD事件；也就是說，二極體125會在源自於Vf源115的負脈衝期間，通過接通電熔絲110上的電流並使該電流停留在低位準來保護電熔絲110。不過，二極體105具備足以確保來自FET網路120可流經電熔絲110的任何寄生電流低於其閾值(例如：低於1.5伏特或不會程式化電熔絲110的電壓)的大小，例如：寬度約5微米。按照這種方式，電熔絲110不會因出現於Vf源115的負ESD事件而熔斷(例如：不會因ESD事件而遭受程式化)，該負ESD事件可自FET網路120通過作為寄生電流。在具體實施例中，電源箝制器130用於通過將正脈衝電流放電來保護電熔絲110。電路100更包括GND 135及多個匯流排電阻140。
應了解的是，二極體105的其它電壓閾值及參數有在本發明的考量範圍內。因此，二極體105的大小及其電流容量在本文中是提供作為說明性、非限制性實施例。舉例而言，在具體實施例中，二極體105可具備任何適當大小，例如，大到足以承載流自FET網路120(寄生二極體)的電流，以致僅低電壓才施加至電熔絲110，例如：不會程式化電熔絲110的電壓。
第2圖根據本發明另外的態樣，展示具有ESD保護結構的電路。在第2圖中，電路100'包括ESD保 護結構，該ESD保護結構包含與電熔絲110並聯的FET 105'。電路100'包括第1圖的電路100的其餘元件，例如：與電源箝制器130並聯的二極體125、GND 135及多個匯流排電阻140。
在具體實施例中，FET 105'可以是具有低接通電壓的裝置，其中FET 105'的閘極連接至來源，例如：Vf源115(ESD端點)。使用FET 105'的優點在於接通電壓(Vt)可經選擇，並且可低於正規二極體。在具體實施例中，FET 105'會確保跨於電熔絲110的電壓在Vf源115上的負脈衝期間遭受箝制。更具體地說，在ESD事件期間，來自FET網路120的寄生電流會通過FET 105'，確保電熔絲110不遭受無意地程式化。本技術領域技術人員將會了解的是，雖然第1圖展示二極體而第2圖展示N型FET，但其它諸如肖特基(Schottky)二極體、PIN二極體、及P型FET等裝置仍可用於達到同上效益，並且是在本發明的範疇內。
第3圖根據本發明另外的態樣，展示具有ESD保護結構的電路。在第3圖中，電路100"包括ESD保護結構，該ESD保護結構包含與電熔絲110串聯的二極體105"。電路100"包括第1圖的電路100的其餘元件，例如：與電源箝制器130並聯的二極體125、GND 135及多個匯流排電阻140。
仍請參閱第3圖，在一項具體實施例中，二極體105"具有直接耦合至Vf源115(ESD端點)的端點，其中該二極體的陰極端點直接連接至電熔絲110的端點。在 這項實施例中，二極體105"置放在電熔絲110上面，使得二極體的陰極有效耦合至電熔絲的陽極。在另一具體實施例中，二極體105"可置放在電熔絲110下面，使得電熔絲的陰極有效連接至二極體的陽極，在這種情況下，二極體105"的端點同時直接耦合至電熔絲110及FET網路120，例如：陰極端點連接至FET網路120，而其陽極端點連接至電熔絲。
在二極體105"的端點直接耦合至Vf源115的具體實施例中，二極體105"會阻隔電流自負ESD脈衝(源自於Vf源115)流經電熔絲110。也就是說，二極體105"在ESD事件期間為逆偏，防止跨於電熔絲110的電壓形成高於其閾值。然而，在正常操作時，二極體105"會降低曝露至電熔絲110的電壓，因此，需要更大的電流源或更大的Vf源電壓。正如本技術領域技術人員應了解的是，二極體105"在正常操作下為順偏。
類似的是，在二極體105"的端點同時直接耦合至電熔絲110及FET網路120的情況下，二極體105"在ESD事件期間會逆偏，並且會確保來自FET網路120的寄生電流會遭受阻隔，而不會無意地程式化電熔絲110。如本文中已說明者，二極體105"可設計成具有某些大小及電流容量，用以在正常操作期間承載所欲程式化電流。
第4圖根據本發明另外的態樣，展示具有ESD保護結構的電路。在第4圖中，電路100'''包括ESD保護結構，該ESD保護結構包含與多個電熔絲110(例如： 一排(a bank of)電熔絲110)串聯的二極體105"。如第3圖的具體實施例，二極體105"會阻隔電流自負ESD脈衝(源自於Vf源115)流經電熔絲110。也就是說，二極體105"在ESD事件期間為逆偏，防止跨於電熔絲110的電壓形成高於其閾值。
正如本技術領域技術人員應了解的是，二極體105"在正常操作下為順偏。此外，在正常操作時，二極體105"會降低曝露至電熔絲110的電壓，因此，需要更大的電流源或更大的Vf源電壓。電路100'''更包括第1圖的電路100的其餘元件，例如：與電源箝制器130並聯的二極體125、GND 135及多個匯流排電阻140。
第5圖根據本發明另外的態樣，展示具有ESD保護結構的電路。在第5圖中，電路100''''包括ESD保護結構，該ESD保護結構包含與電熔絲110串聯的FET 105'''。在具體實施例中，FET 105'''的端點直接耦合至Vf源115(ESD端點)，而另一端點(例如：汲極)連接至電熔絲110。在這項實施例中且在Vf源115的負脈衝期間，FET 105'''會阻隔ESD電流通過電熔絲110。此外，使用FET 105'''的優點在於接通電壓(Vt)可經選擇，並且可低於正規二極體。電路100''''更包括第1圖的電路100的其餘元件，例如：與電源箝制器130並聯的二極體125、GND 135及多個匯流排電阻140。在具體實施例中，FET 105'''可用肖特基二極體或PIN二極體來取代。
上述(一個或多個)方法用於製造積體電路 晶片。產生的積體電路晶片可由製造商以空白晶圓形式(也就是說，具有多個未封裝晶片的單一晶圓)、裸晶粒、或已封裝形式進行分配。在已封裝的例子中，晶片是嵌裝於單一晶片封裝(諸如塑膠載體，具有黏貼至主機板或其它更高階載體的引線)中，或多晶片封裝(諸如具有表面互連或埋置型互連之任一者或兩者的陶瓷載體)中。在任一例子中，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合成下列的部分(a)諸如主機板的中間產品或(b)最終產品。最終產品可以是包括積體電路晶片的任何產品，範圍涵蓋玩具及其它低階應用至具有顯示器、鍵盤或其它輸入裝置、及中央處理器的進階電腦產品。
本發明的各項具體實施例已為了說明而介紹，但不是意味著窮舉或受限於所揭示的具體實施例。許多修改及變例對本技術領域技術人員將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中選用的術語是為了最佳闡釋具體實施例的原理、實際應用、或對市場現有技術的技術改進，或是為了讓本技術領域技術人員能夠理解本文中所揭示的具體實施例。
100‧‧‧電路
105、125‧‧‧二極體
110‧‧‧電熔絲
115‧‧‧Vf源
120‧‧‧FET網路
130‧‧‧電源箝制器
135‧‧‧GND
140‧‧‧匯流排電阻

Claims (20)

  1. 一種包含靜電放電(ESD)保護結構的結構，該靜電放電保護結構有效耦合至電熔絲，該靜電放電保護結構經結構化以防止因源於來源的ESD事件而導致該電熔絲的無意地程式化，以及電源箝制器，該電源箝制器經結構化以藉由將正脈衝電流放電來保護該電熔絲。
  2. 如申請專利範圍第1項所述的結構，其中，該靜電放電保護結構為與該電熔絲並聯形成的二極體，其中，該電熔絲與該二極體的兩端點為各自共用的端點。
  3. 如申請專利範圍第2項所述的結構，其中，該二極體的該端點的其中一個直接耦合至該來源。
  4. 如申請專利範圍第2項所述的結構，其中，該二極體在該ESD事件期間為順偏，而在正常操作期間為逆偏。
  5. 如申請專利範圍第4項所述的結構，其中，該二極體在負脈衝期間遭受箝制，使得來自FET網路的寄生電流不會無意地程式化該電熔絲。
  6. 如申請專利範圍第1項所述的結構，其中，該靜電放電保護結構為與該電熔絲串聯形成的二極體。
  7. 如申請專利範圍第6項所述的結構，其中，該二極體在該ESD事件期間為逆偏，而在正常操作期間為順偏。
  8. 如申請專利範圍第7項所述的結構，其中，該二極體防止跨於該電熔絲的電壓形成高於其閾值。
  9. 如申請專利範圍第6項所述的結構，其中，該二極體串聯耦合至一排電熔絲。
  10. 如申請專利範圍第6項所述的結構，其中，該二極體介於該電熔絲與FET網路之間。
  11. 如申請專利範圍第1項所述的結構，其中，進一步包含下列其中一者：該靜電放電保護結構為與該電熔絲並聯的FET；以及該靜電放電保護結構為與該電熔絲串聯的FET，其中，該FET之端點連接至該來源。
  12. 如申請專利範圍第1項所述的結構，進一步包含與該電源箝制器並聯的二極體，在源自該來源的負脈衝期間，藉由接通該電熔絲並使該電熔絲上的電流停留在低位準，該二極體吸收源自該來源之負ESD事件來保護該電熔絲。
  13. 一種包含靜電放電(ESD)保護結構的結構，該結構包含：電熔絲，該電熔絲連接於可能曝露至ESD來源的端點與當出現ESD事件時便具有寄生電流的FET網路之間；ESD保護結構，係耦合至該電熔絲，該ESD保護結構經結構化以防止源於該ESD來源的負脈衝無意地程式化該電熔絲；電源箝制器，該電源箝制器經結構化以通過將正脈衝電流放電來保護該電熔絲；以及二極體，係與該電源箝制器並聯，該二極體經結構化以藉由將負脈衝電流放電來保護該電熔絲。
  14. 如申請專利範圍第13項所述的結構，其中，該ESD保護結構為與該電熔絲並聯形成的二極體，其中，該電熔絲與該二極體的兩端點為各自共用的端點。
  15. 如申請專利範圍第14項所述的結構，其中，該二極體在該ESD事件期間為順偏，而在正常操作期間為逆偏。
  16. 如申請專利範圍第13項所述的結構，其中：該ESD保護結構為與該電熔絲串聯形成的二極體；該二極體在ESD事件期間為逆偏，而在正常操作期間為順偏；以及該二極體防止跨於該電熔絲的電壓形成高於其閾值。
  17. 如申請專利範圍第16項所述的結構，其中，該二極體為串聯耦合至一排電熔絲。
  18. 如申請專利範圍第13項所述的結構，其中，該ESD保護結構為與該電熔絲並聯的FET。
  19. 如申請專利範圍第13項所述的結構，其中，該ESD保護結構為與該電熔絲串聯的FET，其中，該FET的端點連接至該來源。
  20. 一種用於靜電放電(ESD)保護的方法，該方法包含：在ESD事件期間，使源於FET網路的寄生電流自電熔絲轉向至順偏二極體以將負脈衝電流放電，使得該電熔絲不會遭受無意地程式化，並將電源箝制器通過正脈衝電流放電以保護該電熔絲。
TW105100696A 2015-12-16 2016-01-11 用於電熔絲之靜電放電保護結構及其方法 TWI690050B (zh)

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