JP2009177044A - 電気ヒューズ回路 - Google Patents

Abstract

【課題】電気ヒューズ回路の省面積化を達成し、かつ電気ヒューズ誤切断防止回路を構築する。
【解決手段】独立した１つの電源スイッチ回路３００に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子２０１と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタ２０２とから構成されるヒューズビットセル２００を複数有し、更にＥＳＤ対策として接地電位と電源スイッチ回路の出力ＶＧＢとの間にダイオード４００が接続されている。ヒューズビットセル２００を構成するトランジスタのゲート酸化膜厚は、高電圧Ｉ／Ｏ系トランジスタではなく、低電圧ロジック系トランジスタのゲート酸化膜厚と等しくする。
【選択図】図５

Description

本発明は、ＯＴＰ（Ｏｎｅ−Ｔｉｍｅ−Ｐｒｏｇｒａｍ）メモリとして利用される電気ヒューズ回路に関するものである。

従来、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、ヒューズ素子を切断するか、あるいは切断しないことにより、ヒューズ素子をプログラムする電気ヒューズ回路が実現されており、高周波半導体デバイスのトリミング用プログラムデバイス等に広く使用されていた。この従来の電気ヒューズ回路は、具体的には、ポリシリコンで形成された電気ヒューズ素子と、この電気ヒューズ素子を切断する電流を流すためのバイポーラトランジスタとからなり、バイポーラトランジスタを用いて１Ａ（アンペア）程度の大電流を流すことで、電気ヒューズ素子を切断する。

一方、近年、半導体集積回路（ＬＳＩ）の分野においてポリシリコン層の上にシリサイド層を形成してゲート電極を低抵抗化する技術が開発された。そこで、この技術を利用して、ポリシリコン層と、ポリシリコン層の上方に形成されたシリサイド層とを有し、シリサイド層の未切断時に低抵抗となり、電流の導通によりシリサイド層が切断すると高抵抗となる電気ヒューズ素子が開発された（例えば、特許文献１参照）。

この電気ヒューズ素子は、シリサイド層を切断するのに必要な瞬時電流が、１３０ｎｍや９０ｎｍプロセス世代では１０〜３０ｍＡ（ミリアンペア）程度である。

上記のシリサイドを利用した電気ヒューズ素子を高周波半導体デバイスのトリミング用プログラムデバイス等に使用する場合、電気ヒューズ素子の搭載数は１チップあたり４〜８本であるので、既存の汎用テスタを用いて一度に全ての電気ヒューズ素子を切断状態にすることができる。

また、従来、ＤＲＡＭやＳＲＡＭ等のＬＳＩには冗長救済用のヒューズ素子としてメタルヒューズが搭載されていた。このメタルヒューズに代えて、上記のシリサイドを利用した電気ヒューズ素子を使用することが考えられる。しかし、これには以下の問題が存在する。

まず、ＲＡＭ冗長救済用のヒューズ素子の１チップあたりの搭載数は５００〜１，０００本である。そのため、１，０００本の電気ヒューズ素子を一度に切断状態にする場合には、１０〜３０Ａ程度の瞬時電流が必要となる。既存の汎用テスタではＬＳＩチップ内部に１０〜３０Ａの電流を集中的に流すことは困難であり、専用のテスタが必要となる。また、例えば１，０００個の独立した電気ヒューズ回路を搭載して電気ヒューズ素子を順次１本ずつプログラムする構成とした場合、多数の制御端子が必要となる。例えば各回路に４個の制御端子を持つ場合、４，０００個の制御端子が必要となるため、システムＬＳＩへの搭載は不可能だった。

このような問題に対し、以下で説明する電気ヒューズ回路が提案されている（例えば、特許文献２参照）。

図１５は、従来の電気ヒューズ回路の構成を示す回路図である。この電気ヒューズ回路は、図１５に示すように、複数（ｎ）個の電気ヒューズビットセル５００と複数（ｎ）段のプログラム・シフトレジスタブロック１００とからなる。電気ヒューズビットセル５００は１本の電気ヒューズ素子５０１を内蔵し、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）がＨｉｇｈレベル（以下、Ｈレベルと称す。）の場合、プログラム・シフトレジスタブロック１００からのプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）がＨレベルの間に電気ヒューズ素子５０１を切断状態にする構成となっている。プログラム・シフトレジスタブロック１００は、１段目から順にＨレベルとなるワンパルス波形のプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）を生成して、各々、１段目からｎ段目までの電気ヒューズビットセル５００へ出力する。

この従来の電気ヒューズ回路について、更に詳細に説明する。電気ヒューズビットセル５００は、図１５に示すように電気ヒューズ素子５０１と、ＮＭＯＳトランジスタ５０２と、２入力のＡＮＤ回路５０３とを備える。

電気ヒューズ素子５０１は、一端が電源ＶＤＤＨＥ（３．３Ｖ程度）に接続され、他端がＮＭＯＳトランジスタ５０２のドレインに接続される。ＮＭＯＳトランジスタ５０２は、電気ヒューズ素子５０１と直列に接続され、ソースが接地端子に接続される。ＡＮＤ回路５０３は、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）とプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）とを入力とし、プログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）をＮＭＯＳトランジスタ５０２のゲートへ入力する。

プログラム・シフトレジスタブロック１００は、ｎ個のシフトレジスタ（ＰＳＲ）１０１を備える。ｎ個のシフトレジスタ１０１は、初段にプログラムコントロール信号ＦＰＧＩを入力し、１段目からｎ段目まで、前段の出力を次段の入力とする構成でシリアルにつながれている。また、プログラムクロック信号ＰＣＫが、１段目からｎ段目までの全てのシフトレジスタ１０１に共通に入力されている。更に、プログラム・シフトレジスタブロック１００内のｎ個のシフトレジスタ１０１から出力されるプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）は、各々、１段目からｎ段目までの電気ヒューズビットセル５００に入力される。

図１６は、図１５中のシフトレジスタ１０１の１段詳細構成を示す回路図である。シフトレジスタ１０１は、図１６に示すように、２つのＣＭＯＳトランスミッションゲート１０２，１０５と、２つのインバータ回路１０３，１０６と、２つのトライステート型インバータ回路１０４，１０７とを備える。

第１のＣＭＯＳトランスミッションゲート１０２は、ＰＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫが入力され、ＮＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫの反転信号ＮＣＫが入力され、（ｉ−１）段目の出力であるプログラムイネーブル伝達信号ＰＡｍＴ（ｉ−１）が入力される構成となっている。なお、初段の第１のＣＭＯＳトランスミッションゲート１０２には、プログラムコントロール信号ＦＰＧＩが入力される。

第１のインバータ回路１０３は、第１のＣＭＯＳトランスミッションゲート１０２の出力を入力とする構成となっている。また、第１のトライステート型インバータ回路１０４は、第１のインバータ回路１０３の出力を入力とし、プログラムクロック信号ＰＣＫを制御信号（Ｈレベルでイネーブル）とし、第１のＣＭＯＳトランスミッションゲート１０２と第１のインバータ回路１０３との接続部に出力する構成となっている。

第２のＣＭＯＳトランスミッションゲート１０５は、ＰＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫの反転信号ＮＣＫが入力され、ＮＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫが入力され、第１のインバータ回路１０３の出力が入力される構成となっている。

第２のインバータ回路１０６は、第２のＣＭＯＳトランスミッションゲート１０５の出力を入力とし、出力をプログラムイネーブル伝達信号ＰＡｍＴｉ及びプログラムイネーブル信号ＰＢｍＴｉとする構成となっている。

第２のトライステート型インバータ回路１０７は、第２のインバータ回路１０６の出力を入力とし、プログラムクロック信号ＰＣＫの反転信号ＮＣＫを制御信号（Ｈレベルでイネーブル）とし、第２のＣＭＯＳトランスミッションゲート１０５と第２のインバータ回路１０６との接続部に出力する構成となっている。

図１７は、図１５の電気ヒューズ回路の動作波形図である。まず、ｉ段目の電気ヒューズビットセル５００の動作について説明する。

プログラムを行う際には、まず、ＡＮＤ回路５０３の一方の入力端子に入力するプログラムデータ信号ＦＢｍＴｉをＨレベルあるいはＬｏｗレベル（以下、Ｌレベルと称す。）に設定する。具体的には、プログラムデータ信号ＦＢｍＴｉは、電気ヒューズ素子５０１を切断状態にしたいときにはＨレベルに、非切断状態にしたいときにはＬレベルに設定する。

ＡＮＤ回路５０３の他方の入力端子にはプログラムイネーブル信号ＰＢｍＴｉが入力される。電気ヒューズビットセル５００は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間にのみ、電気ヒューズ素子５０１を切断状態にすることができる。すなわち、プログラムデータ信号ＦＢｍＴｉがＨレベルである場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間にＡＮＤ回路５０３の出力であるプログラム信号ＩＮｍＴｉはＨレベルとなり、ＮＭＯＳトランジスタ５０２がオンして、電気ヒューズ素子５０１に電流が流れ、電気ヒューズ素子５０１は切断状態となる。一方、プログラムデータ信号ＦＢｍＴｉがＬレベルである場合は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルとなってもＡＮＤ回路５０３の出力ＩＮｍＴｉはＬレベルのままであり、ＮＭＯＳトランジスタ５０２はオフ状態を維持して、電気ヒューズ素子５０１に電流が流れず、電気ヒューズ素子５０１は切断状態とならない（未切断状態）。

続いて、電気ヒューズ回路全体の動作について以下に説明する。例えば、ｎ個の電気ヒューズビットセル５００に対して（１、０、・・・・、１）とプログラムする場合、まず始めに、プログラムデータ信号ＦＢｍＴ１，ＦＢｍＴ２，・・・、ＦＢｍＴｎの信号レベルを（Ｈ、Ｌ、・・・・、Ｈ）に設定する。

次に、プログラム・シフトレジスタブロック１００の初段に入力するプログラムコントロール信号ＦＰＧＩを、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬレベルからＨレベルに立ち上げる。このとき、プログラムクロック信号ＰＣＫはＬレベルであるので、第１のＣＭＯＳトランスミッションゲート１０２（図１６を参照）はオンしており、プログラムクロック信号ＰＣＫがＬレベルの間に、初段のシフトレジスタ１０１にＨレベルのプログラムコントロール信号ＦＰＧＩが入力される。

プログラムクロック信号ＰＣＫがＬレベルからＨレベルに立ち上がると、第１のＣＭＯＳトランスミッションゲート１０２がオフし、初段の第１のインバータ回路１０３及び第１のトライステート型インバータ回路１０４により第１のインバータ回路１０３の出力（Ｌレベル）がラッチされると同時に、第２のＣＭＯＳトランスミッションゲート１０５がオンして、初段のプログラムイネーブル信号ＰＢｍＴ１及びプログラムイネーブル伝達信号ＰＡｍＴ１はＨレベルとなる。プログラムコントロール信号ＦＰＧＩは、プログラムクロック信号ＰＣＫがＨレベルの間にＬレベルへ立ち下げられる。

次に、プログラムクロック信号ＰＣＫがＨレベルからＬレベルに立ち下がると、再び第１のＣＭＯＳトランスミッションゲート１０２がオンし、初段のシフトレジスタ１０１にＬレベルのプログラムコントロール信号ＦＰＧＩが入力されると同時に、第２のＣＭＯＳトランスミッションゲート１０５がオフし、初段の第２のインバータ回路１０６及び第２のトライステート型インバータ回路１０７により第２のインバータ回路１０６の出力（Ｈレベル）がラッチされ、初段のプログラムイネーブル信号ＰＢｍＴ１及びプログラムイネーブル伝達信号ＰＡｍＴ１はＨレベルで保持される。このプログラムクロック信号ＰＣＫがＬレベルの間に、２段目のシフトレジスタ１０１にＨレベルのプログラムイネーブル伝達信号ＰＡｍＴ１が入力される。

このようなプログラム・シフトレジスタブロック１００の動作により、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、このプログラムクロック信号ＰＣＫの１周期分の幅を持つプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）及びプログラムイネーブル伝達信号ＰＡｍＴｉ（ｉ＝１〜ｎ）が順次生成される。

電気ヒューズビットセル５００のＡＮＤ回路５０３に入力されるプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）がＨレベルになると、電気ヒューズビットセル５００は、電気ヒューズ素子５０１をプログラムする。つまり、ＡＮＤ回路５０３から出力されるプログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）の状態が、プログラムクロック信号ＰＣＫの立ち上がりエッジごとに、順次、プログラムデータ信号（ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎ）＝（Ｈ、Ｌ、・・・、Ｈ）に合わせて決まっていく。

図１７に示す例では、初段のプログラムイネーブル信号ＰＢｍＴ１がＨレベルになると、初段の電気ヒューズビットセル５００のＡＮＤ回路５０３の出力ＩＮｍＴ１がＨレベルとなり、プログラムクロック信号ＰＣＫのパルス幅に対応する期間、ＮＭＯＳトランジスタ５０２がオンして、初段の電気ヒューズ素子５０１は切断状態となる。一方、２段目のプログラムイネーブル信号ＰＢｍＴ２がＨレベルになっても、２段目の電気ヒューズビットセル５００のＡＮＤ回路５０３の出力ＩＮｍＴ２はＬレベルのままであり、ＮＭＯＳトランジスタ５０２はオフ状態を維持し、２段目の電気ヒューズ素子５０１は切断状態とはならず、非切断状態となる。図示しないが、２段目と同様に、３段目〜（ｎ−１）段目の電気ヒューズ素子５０１も非切断状態となる。また、最終段のプログラムイネーブル信号ＰＢｍＴｎがＨレベルになると、初段と同様に、最終段の電気ヒューズ素子５０１は切断状態となる。

このように、プログラム・シフトレジスタブロック１００により転送されるワンパルス波形のプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）を用いて、電気ヒューズ素子５０１を１本ずつプログラムするので、既存の汎用テスタを用いたプログラムが可能となり、しかも、複数のシフトレジスタ１０１をシリアルに接続することで、少ない端子数で構成でき、システムＬＳＩへ搭載可能な電気ヒューズ回路を実現することができる。

しかしながら、この従来の電気ヒューズ回路では、例えば電気ヒューズ素子の抵抗値が１２０Ωで、切断状態にするのに２０ｍＡ程度の電流を流す場合、電気ヒューズ素子の両端に２．４Ｖ以上の電圧を印加する必要があるため、３．３Ｖ−Ｉ／Ｏ系のＮＭＯＳトランジスタを用いて、電気ヒューズ素子に３Ｖ程度の電圧を印加していた。そのため、従来の電気ヒューズ回路では、電気ヒューズ素子を切断状態にするのに必要な電流を流すためのスイッチトランジスタとして、ゲート幅Ｗが６０μｍ程度のサイズの大きい３．３Ｖ−Ｉ／Ｏ系のＮＭＯＳトランジスタが必要であった。また、ＮＭＯＳトランジスタのゲートへの入力系統にも３．３Ｖ−Ｉ／Ｏ系のトランジスタを用いるため、電気ヒューズ回路の面積が大きくなる（３．３Ｖ−Ｉ／Ｏ系のトランジスタの面積は、１．２Ｖ−ロジック系のトランジスタの面積のおよそ２倍の面積である）。特に、今後、微細プロセス化が進むにつれてメモリセルの歩留まりが低下して、電気ヒューズ素子の搭載数がますます増加することが考えられるため、電気ヒューズ回路の面積が問題となる。

そこで、図１５に示す従来の電気ヒューズ回路において、ＮＭＯＳトランジスタとして１．２Ｖロジック系のトランジスタを使用することが考えられる。しかし、この従来の電気ヒューズ回路は、ＮＭＯＳトランジスタのゲート電圧が０Ｖの時には、常に、電気ヒューズ素子のトップに印加されている電圧と同じ電圧（３．３Ｖ程度）がＮＭＯＳトランジスタのドレインにも印加され、ＮＭＯＳトランジスタのゲート−ドレイン間に３．３Ｖ程度の電位差が生じる構成であるため、ＴＤＤＢ劣化が進行するという問題が起こる。

一方、近年、ＯＴＰメモリの利用が広がりつつある。例えば、機器固有のシステム設定を記録するＩＤ機能、あるいは情報の保護を行うセキュアＩＤ機能を持ったシステムＬＳＩチップや、ロット番号、チップの座標位置、出荷工程での検査記録等をチップ毎に記録し、不良解析等のトレースを可能とするチップＩＤ機能を持った半導体チップや、物流管理、あるいは航空手荷物の識別などのトラッキングを目的としたＩＣタグなどへの利用が今後広がる可能性が高い。

これらの用途には、１Ｋ〜１０Ｋビット程度の中容量のＯＴＰメモリが使用される。また、これらは大量に生産されるので、これらの用途に用いられるＯＴＰメモリは、商品の原価、サービスのコストなどに影響を与えない程度に安価に製造できる必要がある。

また、先端プロセスのシステムＬＳＩへＯＴＰメモリを混載させる場合には、ＳＲＡＭのようにロジックベースでオン・タイムに開発ができるＯＴＰメモリでなければならない。フラッシュメモリのように追加プロセスが必要でその開発が最先端プロセスから数世代遅れるような不揮発性メモリは書き換えが可能であっても、導入のタイミング、製造コスト等を勘案すると最先端のプロセスを利用したニーズに対応することができない。

以上のようなニーズに適するＯＴＰメモリとして、上記のシリサイドを利用した電気ヒューズ回路を用いることが考えられる。この電気ヒューズ回路は、ポリシリコン層上のシリサイド層の切断を利用するため、フラッシュメモリのような追加プロセスを必要とせず、ロジックベースの設計が可能である。しかし、前述したように、従来の電気ヒューズ回路の構成のままではチップに占める面積インパクトが大きく、製造コストにも大きく影響してくるという問題があった。
特表平１１−５１２８７９号公報 特開２００６−１９７２７２号公報

上記のとおり、従来、電気ヒューズ素子のプログラムを行うのに必要な電流を流すためのプログラムドライバとして、ゲート幅の大きいＩ／Ｏ系トランジスタを用いるために、電気ヒューズ回路の面積が大きくなってしまっていた。

したがって、本発明では、省面積化が可能な電気ヒューズ回路を実現することを第１の課題とする。

更に、電気ヒューズ素子に電流を流して電気ヒューズ素子を切断してプログラムを行うという性質上、プログラム時以外に電気ヒューズ素子に電流を絶対に流さないようにすることが電気ヒューズ回路にとって必要となる。つまり、プログラムしたい時には電気ヒューズ素子が確実に切断でき、プログラム時以外は絶対に切断しないようにすることが重要である。電気ヒューズ素子の誤切断の原因として、ＥＳＤのサージ電流によるものがある。したがって、ＥＳＤが印加された際に電気ヒューズ素子の誤切断を防ぐための回路対策が電気ヒューズ回路として必要になる。また、そのＥＳＤ回路対策に伴い、電気ヒューズ回路全体の面積が増大してしまう。よって、いかにしてＥＳＤ対策回路の省面積化を行うかが課題となる。

したがって、本発明では、電気ヒューズ回路の安全性確保のための電気ヒューズ誤切断防止回路の構築とその省面積化を第２の課題とする。

上記第１の課題を解決するために、本発明は、ヒューズ素子に電流を流してヒューズ素子の切断を行う電気ヒューズ回路であって、独立した１つの電源スイッチ回路に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタとを備えたヒューズビットセルを複数個有し、ヒューズビットセルを構成するトランジスタのゲート酸化膜厚はロジックトランジスタのゲート酸化膜厚と等しいことを特徴とする電気ヒューズ回路を提供する。これにより、電気ヒューズ回路の大幅な省面積化が可能である。

また、上記第２の課題を解決するために、本発明は、ヒューズ素子に電流を流してヒューズ素子の切断を行う電気ヒューズ回路であって、独立した１つの電源スイッチ回路に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタとを備えたヒューズビットセルを複数個有し、接地電位と前記電源スイッチ回路の出力との間にダイオードが接続され、接地電位にダイオードのアノードが接続され、前記電源スイッチ回路の出力にダイオードのカソードが接続されていることを特徴とする電気ヒューズ回路を提供する。これにより、電気ヒューズ回路の電気ヒューズ誤切断の防止を実現でき、かつ省面積化を同時に実現できる。

本発明の請求項１に記載の電気ヒューズ回路は、ヒューズ素子に電流を流して該ヒューズ素子の切断を行う電気ヒューズ回路であって、独立した１つの電源スイッチ回路と、一端が該電源スイッチ回路の出力に接続されたヒューズ素子と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタとを備えたことを特徴とする。

本発明の請求項２に記載の電気ヒューズ回路は、請求項１に記載の電気ヒューズ回路において、前記ヒューズ素子と前記第１のＭＯＳトランジスタとからなるヒューズビットセルを複数個有することを特徴とする。

以上の構成によれば、複数のヒューズビットセルに対して電源スイッチ回路を共通化することができるので、電気ヒューズ回路の省面積化を実現することができる。

本発明の請求項３に記載の電気ヒューズ回路は、請求項１又は２に記載の電気ヒューズ回路において、前記電源スイッチ回路は、第１の電源電圧と前記第１の電源電圧より小さい第２の電源電圧とを入力とし、第１のスイッチトランジスタの一端が前記第１の電源電圧に接続され、他端が前記電源スイッチ回路の出力に接続され、第２のスイッチトランジスタの一端が前記第２の電源電圧に接続され、他端が前記電源スイッチ回路の出力に接続されたことを特徴とする。この構成によれば、電源スイッチ回路は、２つの電源電圧を切り替えて出力することができる。

本発明の請求項４に記載の電気ヒューズ回路は、請求項３に記載の電気ヒューズ回路において、前記第１のスイッチトランジスタがＰＭＯＳトランジスタで、前記第２のスイッチトランジスタがＣＭＯＳトランスミッションゲートから構成されたことを特徴とする。この構成によれば、プログラム時と非プログラム時とに電源スイッチ回路の入力電源電圧を安定して出力することができる。

本発明の請求項５に記載の電気ヒューズ回路は、請求項３又は４に記載の電気ヒューズ回路において、前記第１の電源電圧がＬＳＩのＩ／Ｏ電源電圧で、前記第２の電源電圧が当該ＬＳＩのロジック電源電圧であることを特徴とする。この構成によれば、電源スイッチ回路は、ＬＳＩのＩ／Ｏ電源電圧とロジック電源電圧との２つの電源電圧を切り替えて出力することができる。

本発明の請求項６に記載の電気ヒューズ回路は、請求項３〜５のいずれか１項に記載の電気ヒューズ回路において、前記電源スイッチ回路の前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタのゲート酸化膜厚がＬＳＩのＩ／Ｏ回路のゲート酸化膜厚と等しいことを特徴とする。この構成によれば、ＬＳＩのＩ／Ｏ電源電圧が入力される電源スイッチ回路のスイッチトランジスタのＴＤＤＢによる劣化を抑制することができる。

本発明の請求項７に記載の電気ヒューズ回路は、請求項１〜６に記載の電気ヒューズ回路において、接地電位と前記電源スイッチ回路の出力との間にダイオードが接続され、接地電位に前記ダイオードのアノードが接続され、前記電源スイッチ回路の出力に前記ダイオードのカソードが接続されていることを特徴とする。この構成によれば、接地電位にＥＳＤが印加された場合に、ヒューズ素子の誤切断を防止することができ、かつ、接地電位とロジック電源との間、及び、接地電位とＩ／Ｏ電源との間というように２箇所ではなく１箇所だけにダイオードを配置すればよく、省面積化を実現できる。

本発明の請求項８に記載の電気ヒューズ回路は、請求項７に記載の電気ヒューズ回路において、ＬＳＩのＩ／Ｏ電源セル側から当該ＬＳＩの内側に向かって、前記電源スイッチ回路、前記ダイオード、前記複数のヒューズビットセルの順に配置されたことを特徴とする。この構成によれば、ＥＳＤのサージ電流を効率良くダイオードで吸収することができ、電気ヒューズ素子の誤切断を防止することが可能である。

本発明の請求項９に記載の電気ヒューズ回路は、請求項７に記載の電気ヒューズ回路において、前記複数のヒューズビットセルの周囲にダイオードが配置され、ＬＳＩのＩ／Ｏ電源セル側から当該ＬＳＩの内側に向かって、前記電源スイッチ回路、前記ダイオード、前記複数のヒューズビットセル、前記ダイオードの順に配置されたことを特徴とする。この構成によれば、ＥＳＤのサージ電流を更に効率良くダイオードで吸収することができ、電気ヒューズ素子の誤切断を防止することが可能である。

本発明の請求項１０に記載の電気ヒューズ回路は、請求項７〜９のいずれか１項に記載の電気ヒューズ回路において、ＬＳＩの外部端子に接続されるパッドの下の層に、前記電源スイッチ回路又は前記ダイオード又は前記複数のヒューズビットセルの一部が配置されていることを特徴とする。この構成によれば、システムＬＳＩの省面積化を実現することができる。

本発明の請求項１１に記載の電気ヒューズ回路は、請求項１０に記載の電気ヒューズ回路において、ＬＳＩの外部端子に接続されるパッドが千鳥状に配置され、当該ＬＳＩの内側にあるパッドの下の層に、前記電源スイッチ回路又は前記ダイオード又は前記複数のヒューズビットセルの一部が配置されていることを特徴とする。この構成によれば、システムＬＳＩの省面積化を実現することができる。

本発明の請求項１２に記載の電気ヒューズ回路は、請求項２〜１１のいずれか１項に記載の電気ヒューズ回路において、前記複数のヒューズビットセルのゲート酸化膜厚は、ＬＳＩのロジックトランジスタのゲート酸化膜厚と等しいことを特徴とする請求項２〜１１に記載の電気ヒューズ回路において、前記複数のヒューズビットセルのゲート酸化膜厚は、ＬＳＩのロジックトランジスタのゲート酸化膜厚と等しいことを特徴とする。この構成によれば、電気ヒューズ回路の省面積化を実現することができる。

本発明の請求項１３に記載の電気ヒューズ回路は、請求項３〜１２のいずれか１項に記載の電気ヒューズ回路において、ＬＳＩに複数の前記電源スイッチ回路を有し、各電源スイッチ回路に入力される前記第１の電源電圧は異なり、複数の前記電源スイッチ回路の前記第１のスイッチトランジスタのゲート長とゲート幅は全て等しく、かつ、複数の前記電源スイッチ回路の前記第２のスイッチトランジスタのゲート長とゲート幅が全て等しいことを特徴とする。この構成によれば、ＬＳＩの複数のＩ／Ｏ電源に対応した電気ヒューズ回路を実現でき、再設計の必要なく、ＬＳＩの配置制約なく、電気ヒューズ回路を配置することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。電気ヒューズ回路は、プログラム動作時に、電気ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、電気ヒューズ素子を切断状態あるいは非切断状態にすることで、電気ヒューズ素子をプログラムする。ここでは、電気ヒューズ素子のプログラム電源として、電源ＶＤＤ２５（２．５Ｖ程度）を想定する。ただし、電気ヒューズ素子のプログラム電源は、電源ＶＤＤ２５（２．５Ｖ程度）に限定されるものではなく、電源ＶＤＤ３３（３．３Ｖ程度）でも構わない。

図１は、本発明の実施形態に係る電気ヒューズ回路の構成を示す回路図である。本発明の電気ヒューズ回路は、図１に示すように、複数（ｎ）個の電気ヒューズビットセル２００と、複数（ｎ）段のプログラム・シフトレジスタブロック１００と、電源スイッチ回路３００とから構成される。プログラム・シフトレジスタブロック１００と複数個の電気ヒューズビットセル２００とは電気ヒューズ部６００を構成する。なお、プログラム・シフトレジスタブロック１００は、図１５及び図１６を用いて説明したプログラム・シフトレジスタブロック１００と同一であるので、説明を省略する。

まず、電気ヒューズビットセル２００について説明する。電気ヒューズビットセル２００は、図１に示すように、電気ヒューズ素子２０１と、第１のＭＯＳトランジスタである１．２Ｖロジック系のＮＭＯＳトランジスタ２０２と、第１及び第２のＡＮＤ回路２０３，２０５と、レベルシフト回路（ＬＳ１）２０４とからなる。ただし、１．２Ｖロジック系のトランジスタ２０２は、必ずしも１．２Ｖ用のトランジスタに限定されるわけではなく、１．０Ｖ用などいかなるロジック系のトランジスタを適用した場合でも同じ効果が得られる。

電気ヒューズ素子２０１は、ポリシリコン層と、該ポリシリコン層の上部に形成されたシリサイド層とを含み、シリサイド層の未切断時に低抵抗となり、電流の導通によりシリサイド層が切断されると高抵抗となる。電気ヒューズ素子２０１の一端は、ＮＭＯＳトランジスタ２０２のドレインに接続される。ＮＭＯＳトランジスタ２０２は、電気ヒューズ素子２０１と直列に接続され、ソースが接地電位（ＶＳＳ）に接続される。また、電気ヒューズ素子２０１の他端には、電源スイッチ回路３００の出力信号線（ＶＧＢ）が接続される。

第１のＡＮＤ回路２０３は、１．２Ｖロジック系のトランジスタを用いて構成され、１．２Ｖ系の電源（ＶＤＤ）を電源とする。この２入力のＡＮＤ回路２０３は、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）とプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）とを入力とし、信号ＬＳ１ｍＩＮｉ（ｉ＝１〜ｎ）をレベルシフト回路２０４へ入力する。プログラムデータ信号ＦＢｍＴｉは、電気ヒューズ素子２０１を切断状態にする場合にＨレベル（ＶＤＤレベル）に設定され、非切断状態にする場合にＬレベルに設定される。よって、第１のＡＮＤ回路２０３の出力ＬＳ１ｍＩＮｉは、電気ヒューズ素子２０１を切断状態にする場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベル（ＶＤＤレベル）の間、Ｈレベル（ＶＤＤレベル）となる。一方、電気ヒューズ素子２０１を切断状態にしない場合には、プログラムイネーブル信号ＰＢｍＴｉにかかわらず、Ｌレベルとなる。

第１のＡＮＤ回路２０３の出力であるＬＳ１ｍＩＮｉ（ｉ＝１〜ｎ）を入力とするレベルシフト回路２０４は、電源ＶＤＤと信号ＶＧＢとを電源として、ＶＤＤレベルを信号ＶＧＢの電圧レベルへ変換する。よって、レベルシフト回路２０４の出力ＬＳ１ｍＯＵＴｉ（ｉ＝１〜ｎ）は、電気ヒューズ素子２０１を切断状態にする場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間、信号ＶＧＢの電圧レベルとなり、切断状態にしない場合にはＬレベルとなる。

第２のＡＮＤ回路２０５は、２．５Ｖ−Ｉ／Ｏ系の厚いゲート酸化膜のトランジスタを用いて構成され、信号ＶＧＢを電源とする。この２入力のＡＮＤ回路２０５は、レベルシフト回路２０４の出力ＬＳ１ｍＯＵＴｉとヒューズプログラムイネーブル信号ＦＰＥＮとを入力とし、プログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）を生成して、ＮＭＯＳトランジスタ２０２のゲートへ入力する。

ここで、ヒューズプログラムイネーブル信号ＦＰＥＮは、電気ヒューズ回路の電源ＶＤＤ２５とは独立した制御端子信号であり、プログラム動作時にはＶＤＤ２５レベルに設定され、非プログラム時にはＬレベルに固定される。ここで、電源ＶＤＤ２５（２．５Ｖ程度）は電源ＶＤＤ（１．２Ｖ程度）より大きな電源電圧である。また、後述するように、信号ＶＧＢはプログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてＶＤＤレベルとＶＤＤ２５レベルとの間で遷移する。よって、プログラム信号ＩＮｍＴｉは、電気ヒューズ素子２０１を切断する場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間であって、かつ信号ＶＧＢがＶＤＤ２５レベルの間に、ＶＤＤ２５レベルとなる。

以上のように、電気ヒューズビットセル２００は、ＮＭＯＳトランジスタ２０２のゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路２０４を備える。レベルシフト回路２０４は、電気ヒューズ素子２０１を切断する場合にのみ電圧変換を行い、信号ＶＧＢの電圧レベルの信号ＬＳ１ｍＯＵＴｉを生成する。プログラム動作時には、ヒューズプログラムイネーブル信号ＦＰＥＮがＨレベル（ＶＤＤ２５レベル）に設定されているので、第２のＡＮＤ回路２０５は信号ＬＳ１ｍＯＵＴｉがＶＤＤ２５レベルの間（プログラム時）に、ＶＤＤ２５レベルのプログラム信号ＩＮｍＴｉを生成し、ＮＭＯＳトランジスタ２０２のゲートに印加し、ＮＭＯＳトランジスタ２０２をオンする。このようにゲート電圧をＶＤＤ２５レベルにすることで、１．２Ｖロジック系のＮＭＯＳトランジスタを用いても、電気ヒューズ素子２０１のトップに印加される信号ＶＧＢがＶＤＤ２５レベルの時に、電気ヒューズ素子２０１を切断状態にするのに必要な電流を流すことができる。

次に、電源スイッチ回路３００について説明する。電源スイッチ回路３００は、各電気ヒューズ素子２０１に直列に接続される２．５Ｖ−Ｉ／Ｏ系のＰＭＯＳトランジスタ３０１を内蔵し、このＰＭＯＳトランジスタ３０１から各電気ヒューズビットセル２００へ共通に、プログラムクロック信号ＰＣＫがＬレベルからＨレベルへ立ち上がる度にＶＤＤ２５レベルとなる信号ＶＧＢを印加する。この電源スイッチ回路３００の出力信号ＶＧＢに対して、複数の電気ヒューズビットセル２００が接続される。

電源スイッチ回路３００は、図１に示すように、２．５Ｖ−Ｉ／Ｏ系のＰＭＯＳトランジスタ３０１と、２．５Ｖ−Ｉ／Ｏ系のＣＭＯＳトランスミッションゲート３０２と、インバータ回路３０３，３０７と、ＡＮＤ回路３０４と、レベルシフト回路（ＬＳ２）３０５と、ＮＡＮＤ回路３０６とから構成される。

ＰＭＯＳトランジスタ３０１は、ソースが電源ＶＤＤ２５に接続され、ゲートにプログラムイネーブル切替信号ＰＲＧｍＩＮが入力され、ドレインが各電気ヒューズ素子２０１に接続される。一方、ＰＭＯＳトランジスタ３０１に並列に接続されるＣＭＯＳトランスミッションゲート３０２は、ソース又はドレインの一端が電源ＶＤＤに接続され、ゲートにプログラムイネーブル切替信号ＰＲＧｍＩＮが入力され、ソース又はドレインの他端が各電気ヒューズ素子２０１に接続される。このＰＭＯＳトランジスタ３０１とＣＭＯＳトランスミッションゲート３０２とにより、電源スイッチ回路３００の出力ＶＧＢは、ＶＤＤ２５とＶＤＤの２つを切り替えて出力する。

このように、ＰＭＯＳトランジスタ３０１及びＣＭＯＳトランスミッションゲート３０２には、プログラムイネーブル切替信号ＰＲＧｍＩＮが共通に入力され、この信号ＰＲＧｍＩＮがＨレベル（ＶＤＤ２５レベル）になると、ＰＭＯＳトランジスタ３０１がオフ、ＣＭＯＳトランスミッションゲート３０２がオンして、電源スイッチ回路３００の出力信号ＶＧＢはＶＤＤレベルとなる。一方、プログラムイネーブル切替信号ＰＲＧｍＩＮがＬレベルになると、ＰＭＯＳトランジスタ３０１がオンし、ＣＭＯＳトランスミッションゲート３０２がオフし、電源スイッチ回路３００の出力信号ＶＧＢはＶＤＤ２５レベルとなる。したがって、プログラム時には、ＶＤＤ２５レベルの電圧が各電気ヒューズビットセル２００の電気ヒューズ素子２０１に印加され、非プログラム時にはＶＤＤレベルの電圧が各電気ヒューズビットセル２００の電気ヒューズ素子２０１に印加される。

電源ＶＤＤに接続するトランジスタとしてＣＭＯＳトランスミッションゲート３０２を用いることで、電源ＶＤＤの設計マージンを考慮した場合、安定してＶＤＤを通し、出力することができる。つまり、電源スイッチ回路３００の安定出力動作を実現できる。

インバータ回路３０３は信号ＬＡＰＡｍＴｎを入力する。この信号ＬＡＰＡｍＴｎは、プログラム・シフトレジスタブロック１００の最終段の出力であるプログラムイネーブル伝達信号ＰＡｍＴｎの立ち下がりエッジをラッチして生成される。

ＡＮＤ回路３０４は、１．２Ｖのロジック系のトランジスタを用いて構成され、ＶＤＤを電源とする。この２入力のＡＮＤ回路３０４は、インバータ回路３０３の出力とプログラムクロック信号ＰＣＫとを入力とし、信号ＬＳ２ｍＩＮをレベルシフト回路３０５へ入力する。ＡＮＤ回路３０４の出力ＬＳ２ｍＩＮを入力とするレベルシフト回路３０５は、電源ＶＤＤとＶＤＤ２５とを電源とし、ＶＤＤレベルをＶＤＤ２５レベルへ変換する。

ＮＡＮＤ回路３０６は、２．５Ｖ−Ｉ／Ｏ系のトランジスタを用いて構成され、電源ＶＤＤ２５を電源とする。この２入力のＮＡＮＤ回路３０６は、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴとヒューズプログラムイネーブル信号ＦＰＥＮとを入力とし、プログラムイネーブル切替信号ＰＲＧｍＩＮを生成してＰＭＯＳトランジスタ３０１とＣＭＯＳトランスミッションゲート３０２のゲートへ共通に入力する。

以上の構成により、電源スイッチ回路３００の内部では、プログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてクロック動作するプログラムイネーブル切替信号ＰＲＧｍＩＮが生成される。すなわち、プログラムクロック信号ＰＣＫがＬレベルからＨレベルに立ち上がる度に、プログラムイネーブル切替信号ＰＲＧｍＩＮはＬレベルへ遷移し、電源スイッチ回路３００の出力ＶＧＢはＶＤＤ２５レベルとなる。また、プログラムクロック信号ＰＣＫがＨレベルからＬレベルへ立ち下がる度に、プログラムイネーブル切替信号ＰＲＧｍＩＮはＨレベル（ＶＤＤ２５レベル）へ遷移し、電源スイッチ回路３００の出力ＶＧＢはＶＤＤレベルとなる。

このように、電源スイッチ回路３００は、プログラムクロック信号ＰＣＫに同期してＰＭＯＳトランジスタ３０１とＣＭＯＳトランスミッションゲート３０２とを交互にオンして、出力ＶＧＢをＶＤＤ２５レベルとＶＤＤレベルとの間で遷移させる。

一方、プログラム・シフトレジスタブロック１００からは、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返す度に、プログラムクロック信号ＰＣＫの１周期分の幅を持つワンショットパルス信号、つまりプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）が各段から順次生成され、各々、１段目からｎ段目までの電気ヒューズビットセル２００へ入力される。

よって、前述したように、電気ヒューズビットセル２００は、プログラムデータ信号ＦＢｍＴｉがＨレベルの場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間であって、かつ電源スイッチ回路３００の出力信号ＶＧＢがＶＤＤ２５レベルである間に、ＶＤＤ２５レベルのプログラム信号ＩＮｍＴｉをＮＭＯＳトランジスタ２０２のゲートに印加して、電気ヒューズ素子２０１を切断することができる。

図２は、図１の電気ヒューズビットセル２００内のレベルシフト回路２０４の詳細図である。レベルシフト回路２０４は、第１及び第２のＮＭＯＳトランジスタ１１２，１１３と、第１及び第２のＰＭＯＳトランジスタ１１４，１１５と、インバータ回路１１６とからなり、全て１．２Ｖのロジック系のトランジスタから構成される。

第１のＮＭＯＳトランジスタ１１２のゲートには第１のＡＮＤ回路２０３の出力ＬＳ１ｍＩＮｉが入力されている。インバータ回路１１６の電源はＶＤＤとする。第２のＮＭＯＳトランジスタ１１３のドレインはレベルシフト回路２０４の出力端子ＬＳ１ｍＯＵＴｉとなる。

第１のＰＭＯＳトランジスタ１１４のゲートが第２のＮＭＯＳトランジスタ１１３のドレイン（シフトレジスタ回路の出力端子ＬＳ１ｍＯＵＴｉ）へ接続され、ドレインが第１のＮＭＯＳトランジスタ１１２のドレインに接続され、ソースには電源スイッチ回路３００の出力信号ＶＧＢが入力される。第２のＰＭＯＳトランジスタ１１５のゲートが第１のＰＭＯＳトランジスタ１１４のドレインに接続され、ドレインが第２のＮＭＯＳトランジスタ１１３のドレイン（シフトレジスタ回路の出力端子ＬＳ１ｍＯＵＴｉ）に接続され、ソースには電源スイッチ回路３００の出力信号ＶＧＢが入力される。

以上の構成により、レベルシフト回路２０４は、入力信号である信号ＬＳ１ｍＮｉがＬレベルの場合には、第１のＮＭＯＳトランジスタ１１２がオフ、第２のＮＭＯＳトランジスタ１１３がオン、第１のＰＭＯＳトランジスタ１１４がオン、第２のＰＭＯＳトランジスタ１１５がオフとなって、出力ＬＳ１ｍＯＵＴｉの信号レベルはＬレベルとなる。一方、入力信号ＬＳ１ｍＮｉがＨレベル（ＶＤＤレベル）の場合には、第１のＮＭＯＳトランジスタ１１２がオン、第２のＮＭＯＳトランジスタ１１３がオフ、第１のＰＭＯＳトランジスタ１１４がオフ、第２のＰＭＯＳトランジスタ１１５がオンとなり、出力ＬＳ１ｍＯＵＴｉの信号レベルは信号ＶＧＢの電圧レベルとなる。

本実施形態では、レベルシフト回路２０４より前段の回路を全てロジック系のトランジスタで構成することで、省面積化を実現することができる。更に、レベルシフト回路２０４自体をロジック系のトランジスタで構成することで、更なる省面積化を実現することができる。

また、図２に示すように、レベルシフト回路２０４の高電圧側の電源として信号ＶＧＢを用い、ＶＤＤ２５レベルとＶＤＤレベルとの電圧が交互に供給されるようにすることで、レベルシフト回路２０４の各トランジスタ１１２〜１１５のゲート酸化膜に印加されるストレスを緩和し、ＴＤＤＢ劣化の進行を遅らせることができる。

図３は、図１の電源スイッチ回路３００内のレベルシフト回路３０５の詳細図である。レベルシフト回路３０５は、第１及び第２のＮＭＯＳトランジスタ３０８，３０９と、第１及び第２のＰＭＯＳトランジスタ３１０，３１１と、インバータ回路３１２とからなり、インバータ回路３１２以外は全て２．５ＶのＩ／Ｏ系のトランジスタから構成され、インバータ回路３１２は１．２Ｖのロジック系トランジスタから構成される。これらの接続関係は上述のレベルシフト回路２０４と同様である。ただし、第１及び第２のＰＭＯＳトランジスタ３１０，３１１のソースには電源ＶＤＤ２５が接続されている。動作については、上述のレベルシフト回路２０４と同様である。

このように、電源スイッチ回路３００のＰＭＯＳトランジスタ３０１及びＣＭＯＳトランスミッションゲート３０２のゲートに接続する信号配線系に、レベルシフト回路３０５を入れることで、ＰＭＯＳトランジスタ３０１及びＣＭＯＳトランスミッションゲート３０２のオン・オフ動作を制御するために外部制御端子を別個に設ける必要がなく、クロック信号ＰＣＫを用いて制御することが可能である。また、このレベルシフト回路３０５より前段の回路に全てロジック系のトランジスタを用いることが可能になり、大幅な省面積化を実現できる。

図４は、図１の電気ヒューズ回路の動作波形図である。以下、電源スイッチ回路３００の出力信号端子に複数の電気ヒューズビットセル２００を接続した電気ヒューズ回路の動作について図４を用いながら説明する。

図４に示すように、プログラム動作開始前に、ヒューズプログラムイネーブル信号ＦＰＥＮがＬレベルに固定されている。したがって、プログラム前には、電気ヒューズビットセル２００の第２のＡＮＤ回路２０５の出力ＩＮｍＴｉはＬレベルに固定され、ＮＭＯＳトランジスタ２０２はオフ（ディスイネーブル状態）となる。また、電源スイッチ回路３００のＮＡＮＤ回路３０６の出力ＰＲＧｍＩＮはＨレベルに固定され、ＰＭＯＳトランジスタ３０１はオフ状態（ディスイネーブル状態）となり、電源スイッチ回路３００の出力ＶＧＢは、ＶＤＤのレベルとなる。

プログラム動作開始時には、ヒューズプログラムイネーブル信号ＦＰＥＮをＬレベルからＨレベルへ遷移させ、電源ＶＤＤ２５とは独立に２．５Ｖ等の電圧を入力する。これにより、電気ヒューズビットセル２００のプログラム動作が開始可能な状態になる。このように、ヒューズプログラムイネーブル信号ＦＰＥＮは、プログラム動作時に、ＰＭＯＳトランジスタ３０１とＣＭＯＳトランスミッションゲート３０２とをプログラムイネーブル状態にする。

以上のように、電源とは独立の制御端子を設け、プログラム動作開始前にＬレベルにし、電気ヒューズビットセル２００のＮＭＯＳトランジスタ２０２と電源スイッチ回路３００のＰＭＯＳトランジスタ３０１とを強制的にオフすることで、例えば電源投入時のレベルシフト回路２０４，３０５の誤動作による電気ヒューズ素子２０１の誤切断を防止することができる。

さて、プログラムクロック信号ＰＣＫがＬレベルの間、電源スイッチ回路３００のＡＮＤ回路３０４の出力ＬＳ２ｍＩＮはＬレベルであり（信号ＬＡＰＡｍＴｎは初期はＬレベル）、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴもＬレベルとなる。よって、ＮＡＮＤ回路３０６の出力ＰＲＧｍＩＮはＨレベル（ＶＤＤ２５レベル）となり、ＰＭＯＳトランジスタ３０１はオフ、ＣＭＯＳトランスミッションゲート３０２がオンし、電源スイッチ回路３００の出力ＶＧＢはＶＤＤレベル（１．２Ｖ程度）となる。

一方、プログラムクロック信号ＰＣＫがＨレベルの区間では、電源スイッチ回路３００のＡＮＤ回路３０４の出力ＬＳ２ｍＩＮはＨレベル（ＶＤＤレベル）であり、レベルシフト回路３０５からＨレベル（ＶＤＤ２５レベル）の信号ＬＳ２ｍＯＵＴが出力される。信号ＬＳ２ｍＯＵＴのＨレベル（ＶＤＤ２５レベル）と信号ＦＰＥＮのＨレベル（ＶＤＤ２５レベル）とにより、ＰＭＯＳトランジスタ３０１がオンし、ＣＭＯＳトランスミッションゲート３０２がオフする。これにより、電源スイッチ回路３００の出力信号ＶＧＢはＶＤＤ２５レベル（２．５Ｖ程度）となる。

したがって、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、信号ＶＧＢは、プログラムクロック信号ＰＣＫがＬレベルの間はＶＤＤレベル、プログラムクロック信号ＰＣＫがＨレベルの間はＶＤＤ２５レベルになる。

次に、電気ヒューズ回路の動作について、ｉ段目を例に説明する。プログラムを行う際には、プログラムデータ信号ＦＢｍＴｉは、ｉ段目の電気ヒューズ素子２０１を切断したいときにはＨレベルに、切断したくないときにはＬレベルにする。電気ヒューズビットセル２００は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルのときのみ電気ヒューズ素子２０１をプログラムする。

すなわち、プログラム・シフトレジスタブロック１００のシフトレジスタ１０１は１．２Ｖのロジック系の電源ＶＤＤで制御されており、プログラムデータ信号ＦＢｍＴｉがＨレベル（ＶＤＤレベル）の場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間、レベルシフト回路２０４へＶＤＤレベルの信号が入力される。レベルシフト回路２０４は、信号ＶＧＢがＶＤＤ２５レベルの間、ＶＤＤレベルをＶＤＤ２５レベルへ変換する。ＶＤＤ２５レベルの信号ＬＳ１ｍＯＵＴｉとＶＤＤ２５レベルのヒューズプログラムイネーブル信号ＦＰＥＮとが入力された第２のＡＮＤ回路２０５の出力ＩＮｍＴｉはＶＤＤ２５レベル（Ｈレベル）となってＮＭＯＳトランジスタ２０２がオンする。このとき、信号ＶＧＢはＶＤＤ２５レベルであるので、電気ヒューズ素子２０１を切断するのに必要な電流が流れて、電気ヒューズ素子２０１は切断状態になる。

一方、プログラムデータ信号ＦＢｍＴｉがＬレベルである場合は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルであっても第１のＡＮＤ回路２０３の出力ＬＳ１ｍＩＮｉはＬレベルとなり、レベルシフト回路２０４の出力ＬＳ１ｍＯＵＴｉもＬレベルとなる。よって、ＮＭＯＳトランジスタ２０２はオフ状態にあり、電気ヒューズ素子２０１には電流が流れず、電気ヒューズ素子２０１は切断されない。

次に、電気ヒューズ回路全体の動作について説明する。なお、プログラム・シフトレジスタブロック１００の動作については、図１５〜図１７で説明したとおりなので、説明を省略する。

例えば、ｎ個の電気ヒューズビットセル２００に対して、（１、０、・・・、１）とプログラムする場合、初めに、プログラムデータ信号ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎの信号レベルを（Ｈ、Ｌ、・・・、Ｈ）にする。

続いて、ヒューズプログラムイネーブル信号ＦＰＥＮをＨレベルに遷移させた後、プログラム・シフトレジスタブロック１００の初段に入力するプログラムコントロール信号ＦＰＧＩを、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬレベルからＨレベルに立ち上げる。このプログラムクロック信号ＰＣＫがＬレベルの間に、初段のシフトレジスタ１０１にＨレベルのプログラムコントロール信号ＦＰＧＩが入力される。

プログラム・シフトレジスタブロック１００は、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、プログラムクロック信号ＰＣＫの１周期分の幅を持つプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）及びプログラムイネーブル伝達信号ＰＡｍＴｉ（ｉ＝１〜ｎ）を順次生成する。

電気ヒューズビットセル２００のプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）がＨレベルになると、電気ヒューズビットセル２００は、電気ヒューズ素子２０１をプログラムする。つまり、第１のＡＮＤ回路２０３から出力される信号ＬＳ１ｍＩＮｉ（ｉ＝１〜ｎ）の状態が、プログラムクロック信号ＰＣＫの立ち上がりエッジごとに、順次、プログラムデータ信号（ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎ）＝（Ｈ、Ｌ、・・・、Ｈ）に合わせて決まっていく。

図４に示す例では、初段のプログラムイネーブル信号ＰＢｍＴ１がＨレベルの間、初段の電気ヒューズビットセル２００の第１のＡＮＤ回路２０３の出力ＬＳ１ｍＩＮｉがＨレベルとなり、レベルシフト回路２０４により、信号ＶＧＢの電圧レベルに変換された信号ＬＳ１ｍＯＵＴ１が第２のＡＮＤ回路２０５に入力され、プログラムクロック信号ＰＣＫがＨレベルの間、プログラム信号ＩＮｍＴ１がＨレベルになり、初段の電気ヒューズ素子２０１は切断される。

一方、２段目のプログラムイネーブル信号ＰＢｍＴ２がＨレベルになっても、２段目の電気ヒューズビットセル２００の第１のＡＮＤ回路２０３の出力ＬＳ１ｍＩＮ２はＬレベルのままであり、レベルシフト回路２０４からＬレベルの信号ＬＳ１ｍＯＵＴ２が、第２のＡＮＤ回路２０５からＬレベルのプログラム信号ＩＮｍＴ２がそれぞれ出力されて、ＮＭＯＳトランジスタ２０２はオフになり、２段目の電気ヒューズ素子２０１は切断されない。３段目以降も同様である。

ｎ段目の電気ヒューズ素子２０１へのプログラムが終了すると、プログラム・シフトレジスタブロック１００の出力ＰＡｍＴｎがＨレベルからＬレベルへ遷移する。そのときの立ち下がりエッジを受けてＨレベル（ＶＤＤレベル）へラッチされた信号ＬＡＰＡｍＴｎを電源スイッチ回路３００へ入力することにより、電源スイッチ回路３００のＡＮＤ回路３０４の出力がＬレベルへ遷移し、プログラムクロック信号ＰＣＫの動作にかかわらず、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴもＬレベルに遷移し、プログラムの動作終了とともに、プログラム不可の状態になる。

以上のように、図１の実施形態によれば、複数の電気ヒューズ素子２０１をプログラムすることができる。更に、電気ヒューズ素子２０１を切断状態にする電流を流すためのＮＭＯＳトランジスタ２０２に常時ＶＤＤ２５の高電圧が印加されないので、このＮＭＯＳトランジスタ２０２に低耐圧のトランジスタ（例えば、１．２Ｖのロジック系のトランジスタ）を用いることが可能になる。よって、電気ヒューズビットセル２００の第２のＡＮＤ回路２０５を除いた全てのトランジスタを１．２Ｖのロジック系のトランジスタを用いて構成することができるので、２．５Ｖ−Ｉ／Ｏ系のトランジスタを用いて構成する場合に比べて大幅に省面積化することができる。更に、複数の電気ヒューズビットセル２００に対して、電源スイッチ回路３００を共通化することで、電気ヒューズ回路全体の省面積化を実現できる。

さて、図１中の電気ヒューズ素子２０１の誤切断の原因として、ＥＳＤのサージ電流によるものがある。例えば、図１において、各電気ヒューズビットセル２００のプログラムドライバであるＮＭＯＳトランジスタ２０２のＰ型シリコン基板とドレインであるＮ型拡散層との間に存在する寄生ダイオードがオンすることで、電気ヒューズ素子２０１にサージ電流が流れ、電気ヒューズ素子２０１の誤切断が生じてしまう。したがって、ＥＳＤが印加された際に電気ヒューズ素子２０１の誤切断を防ぐための回路対策として、図１では、電源スイッチ回路３００の出力信号ＶＧＢと接地電位ＶＳＳとの間にダイオード４００が挿入されている。

具体的には、図１に示すように、電源スイッチ回路３００の出力信号ＶＧＢと接地電位ＶＳＳとの間にダイオード４００を入れ、ダイオード４００のアノードが接地電位ＶＳＳに接続され、ダイオード４００のカソードが電源スイッチ回路３００の出力信号ＶＧＢに接続されている。接地電位ＶＳＳにＥＳＤが印加された際に、挿入した該ダイオード４００にＥＳＤのサージ電流を流すことにより、各電気ヒューズビットセル２００の電気ヒューズ素子２０１へのサージ電流の流入を回避可能である。したがって、該ダイオード４００によって、ＥＳＤによる各電気ヒューズビットセル２００の電気ヒューズ素子２０１の誤切断を防止することができる。

また、接地電位にＥＳＤが印加された際のサージ電流の回避策として、接地電位ＶＳＳと電源ＶＤＤ２５との間及び接地電位ＶＳＳと電源ＶＤＤとの間の２つに各々ダイオード４００を挿入することが考えられる。ところが、接地電位ＶＳＳと電源ＶＤＤ２５との間及び接地電位ＶＳＳと電源ＶＤＤとの間の２つに各々ダイオード４００を挿入する場合に比べて、図１のように電源スイッチ回路３００の出力信号ＶＧＢと接地電位ＶＳＳとの間にダイオード４００を挿入する回路を用いれば、ダイオード数を少なくでき、ＥＳＤ対策として挿入するダイオードの省面積化を実現することができる。

図５は、本発明の他の実施形態に係る電気ヒューズ回路の構成を示す回路図である。また図６は、図５の電気ヒューズ回路の動作波形図である。

図５の実施形態における電気ヒューズ回路は、図１の実施形態と同様に、複数（ｎ）個の電気ヒューズビットセル２００と、複数（ｎ）段のプログラム・シフトレジスタブロック１００と、電源スイッチ回路３００とからなる。電源スイッチ回路３００以外は、図１の実施形態と同様である。

以下、電源スイッチ回路３００について説明する。ヒューズプログラムイネーブル信号ＦＰＥＮとして、プログラム動作時に、プログラムクロック信号ＰＣＫに同期してクロック動作する信号を用いる。具体的には、プログラムクロック信号ＰＣＫがＨレベルの間にＨレベル（ＶＤＤ２５レベル）となり、Ｌレベルの間にＬレベルとなる信号ＦＰＥＮを入力する。電源スイッチ回路３００は、２．５Ｖ−Ｉ／Ｏ系のＰＭＯＳトランジスタ３０８と、２．５Ｖ−Ｉ／Ｏ系のＣＭＯＳトランスミッションゲート３０９と、２．５Ｖ−Ｉ／Ｏ系のインバータ回路３１０，３１１とからなる。電源ＶＤＤに接続するトランジスタとしてＣＭＯＳトランスミッションゲート３０９を用いることで、電源ＶＤＤの設計マージンを考慮した場合、安定してＶＤＤを通し、出力することができる。つまり、電源スイッチ回路３００の安定出力動作を実現できる。

図５に示す回路構成により、プログラムクロック信号ＰＣＫの周期的なクロックに同期してクロック動作するヒューズプログラムイネーブル信号ＦＰＥＮがＬレベルからＨレベルに立ち上がる度に、電源スイッチ回路３００の出力ＶＧＢはＶＤＤ２５レベルとなる。また、ヒューズプログラムイネーブル信号ＦＰＥＮがＨレベルからＬレベルに立ち下がる度に、電源スイッチ回路３００の出力ＶＧＢはＶＤＤレベルとなる。

次に、電気ヒューズビットセル２００の動作について説明する。電気ヒューズビットセル２００は、第２のＡＮＤ回路２０６の一方の端子に入力されるヒューズプログラムイネーブル信号ＦＰＥＮがクロック動作している点で図１の実施形態と異なるだけである。プログラムデータ信号ＦＢｍＴｉがＨレベルの場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルで、かつ信号ＶＧＢがＶＤＤ２５レベルの間、第２のＡＮＤ回路２０６の出力ＩＮｍＴｉはＶＤＤ２５レベルとなって、ＮＭＯＳトランジスタ２０２がオンする。このとき、ＶＧＢはＶＤＤ２５レベルで、電気ヒューズ素子２０１を切断するのに必要な電流が流れて、電気ヒューズ素子２０１が切断される。一方、プログラムデータ信号ＦＢｍＴｉがＬレベルである場合は、電気ヒューズ素子２０１は切断状態にはならない。

以上のように、電源スイッチ回路３００の出力ＶＧＢは、図１の実施形態で説明した電源スイッチ回路３００の出力ＶＧＢと同じ波形となり、電気ヒューズビットセル２００は、図１の実施形態と同様に動作するので、該電気ヒューズ回路全体の動作は、図１の実施形態と同様となる。

このように、図５の実施形態における電気ヒューズ回路は、図１の実施形態における電気ヒューズ回路と同じ入力端子構成で、同等の機能を実現できる。更に、電源とは独立のプログラムイネーブル信号ＦＰＥＮに従ってＰＭＯＳトランジスタ３０８がオン・オフ動作するので、図１の実施形態と比較して、レベルシフト回路３０５や、そのレベルシフト回路の前段の制御回路３０３，３０４が不要となり、更なる省面積化を実現することができる。

図７は、図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの例を示す平面図である。ここでは、Ｉ／Ｏ電源ＶＤＤ２５と電源ＶＤＤとの２電源を用いる電気ヒューズ回路と、Ｉ／Ｏ電源ＶＤＤ３３と電源ＶＤＤとの２電源を用いる電気ヒューズ回路との２つを搭載したＳｏＣ（System on Chip）とする。ここで、電源ＶＤＤ２５（２．５Ｖ程度）は電源ＶＤＤ３３（３．３Ｖ程度）より小さい。

図７に示されるようにシステムＬＳＩの外側周囲にはＩ／Ｏセル領域があり、このＩ／Ｏセル領域からシステムＬＳＩの内側に向かって、電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００（複数の電気ヒューズビットセル２００とプログラム・シフトレジスタブロック１００とから構成）の順で配置されている。このように電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００を配置することで、Ｉ／Ｏセル領域にあるＶＳＳ端子にＥＳＤのサージ電流が印加された場合に、電気ヒューズ部６００の前に配置したダイオード４００でサージ電流を吸収することができる。つまり、ダイオード４００を効果的に働かせることができ、電気ヒューズ素子の誤切断を防止することが可能である。

さて、システムＬＳＩ内では、複数のＩ／Ｏ電源電圧（ＶＤＤ３３、ＶＤＤ２５など）を用いる場合があり、その場合、システムＬＳＩでは、電源ＶＤＤ３３を用いる回路をまとめて配置したり（以下、ＶＤＤ３３の電源島と呼ぶ）、電源ＶＤＤ２５を用いる回路をまとめて配置したり（以下、ＶＤＤ２５の電源島と呼ぶ）する。電気ヒューズ回路が１つのＩ／Ｏ電源、例えば電源ＶＤＤ２５にしか対応していない回路だとすると、システムＬＳＩ内に電気ヒューズ回路を配置する際に制約が生じてしまう。電気ヒューズ回路には、異なるＩ／Ｏ電源を用いてもプログラムできることが望まれる。

そこで、例えば図５において、電源スイッチ回路３００を構成するＰＭＯＳトランジスタ３０８、ＣＭＯＳトランスミッションゲート３０９、インバータ回路３１０，３１１の全てのトランジスタに、システムＬＳＩ内の複数のＩ／Ｏ電源の中で一番高いＩ／Ｏ電源の耐圧に合わせて作られたトランジスタを用いればよい。つまり、電源スイッチ回路３００を構成する全トランジスタのゲート長は、システムＬＳＩ内の複数のＩ／Ｏ電源の中で一番高いＩ／Ｏ電源電圧の耐圧に合わせた長さにすればよい。更に、電源スイッチ回路３００を構成するＰＭＯＳトランジスタ３０８及びＣＭＯＳトランスミッションゲート３０９のゲート幅は、システムＬＳＩ内の複数のＩ／Ｏ電源の中で一番低いＩ／Ｏ電源電圧を用いたときの電流駆動能力に合わせた長さにすればよい。以上のようにすることで、システムＬＳＩ内の異なるＩ／Ｏ電源電圧を用いて電気ヒューズ回路を動作させることが可能になり、システムＬＳＩ内における配置制約をなくすことができる。

図８は、図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの他の例を示す平面図である。ここでは、複数の電気ヒューズビットセル２００から構成される電気ヒューズ部６００の周囲にダイオード４００を配置することで、Ｉ／Ｏセル領域にあるいかなるＶＳＳ端子にＥＳＤのサージ電流が印加されても、ダイオード４００で更に効率良くサージ電流を吸収することができ、電気ヒューズ素子の誤切断を防止することができる。

図９はシステムＬＳＩ中の１個のＩ／Ｏセルのレイアウトを示す平面図であり、図１０は図９に対応する１個のＩ／Ｏセルの回路図である。図９及び図１０のＩ／Ｏセル７０１において、ＶＳＳ配線、ＶＤＤ配線、ＶＤＤ２５から電源を供給するためのＩ／Ｏ電源配線としてのＶＤＤ２５配線、外部端子と接続するためのパッド７００、ＶＤＤ２５を電源とするインバータ回路７０２、ＶＤＤを電源とするインバータ回路７０３が示されている。ＶＤＤ２５電源配線は、配線ＩＮによって電気ヒューズ回路に接続される。

図１１は図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの更に他の例を示す平面図であり、図１２は図１１のＸＩＩ−ＸＩＩ断面図である。ここでは、電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００からなる電気ヒューズ回路をシステムＬＳＩへ搭載する。図１１及び図１２において、各Ｉ／Ｏセル７０１は外部端子に接続されるパッド７００を有し、また、接地電位のＶＳＳ配線、電源ＶＤＤ配線及び電源ＶＤＤ２５配線が設けられている。そして、パッド７００の下方の層に、電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００が設けられている。電源スイッチ回路３００は、電源ＶＤＤ２５配線と、配線層Ｍ４を介して電気的に接続されている。このように、パッド７００の下方の層に、電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００を設けることで、回路面積に無駄が生じず、システムＬＳＩの省面積化を実現できる。

図１３は図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの更に他の例を示す平面図であり、図１４は図１３のＸＩＶ−ＸＩＶ断面図である。ここでも、電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００からなる電気ヒューズ回路をシステムＬＳＩへ搭載する。図１３及び図１４に示されるように、パッド７００が千鳥状に配置されると、右側（システムＬＳＩコア内部側）のパッド７００の下方にスペースが生じる。このパッド７００の下方に層に、電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００（複数の電気ヒューズビットセル２００とプログラム・シフトレジスタブロック１００とから構成）が設けられている。このように、パッド７００の下の層に電源スイッチ回路３００、ダイオード４００、電気ヒューズ部６００を設けることで、回路面積に無駄が生じず、システムＬＳＩの省面積化を実現できる。

以上説明してきたとおり、本発明に係る電気ヒューズ回路は、独立した電源スイッチ回路と、複数の電気ヒューズビットセルとから構成され、複数の電気ヒューズビットセルはＬＳＩのロジックトランジスタ（１．２Ｖ系のトランジスタ等）を用いることができるので、電気ヒューズ回路の省面積化の実現にとって有用である。また、独立した電源スイッチ回路の出力と接地電位との間にダイオードを設けることで、ＥＳＤが印加された際にヒューズ素子へのサージ電流の流入を抑制することが可能であり、ヒューズ素子の誤切断を防止でき、電気ヒューズ回路の安全性の確保実現にとって有用である。

また、本発明に係る電気ヒューズ回路は、メモリ冗長救済用途、セキュリティ向上や著作権保護の目的のためのセキュアＩＤ用途、組み立て後の不良チップ等の不良解析を行うチップＩＤ用途、アナログトリミング用途として有用である。

本発明の実施形態に係る電気ヒューズ回路の構成を示す回路図である。 図１の電気ヒューズビットセル内のレベルシフト回路の詳細図である。 図１の電源スイッチ回路内のレベルシフト回路の詳細図である。 図１の電気ヒューズ回路の動作波形図である。 本発明の他の実施形態に係る電気ヒューズ回路の構成を示す回路図である。 図５の電気ヒューズ回路の動作波形図である。 図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの例を示す平面図である。 図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの他の例を示す平面図である。 システムＬＳＩ中の１個のＩ／Ｏセルのレイアウトを示す平面図である。 図９に対応する１個のＩ／Ｏセルの回路図である。 図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの更に他の例を示す平面図である。 図１１のＸＩＩ−ＸＩＩ断面図である。 図１又は図５の電気ヒューズ回路を搭載したシステムＬＳＩの更に他の例を示す平面図である。 図１３のＸＩＶ−ＸＩＶ断面図である。 従来の電気ヒューズ回路の構成を示す回路図である。 図１５中のシフトレジスタの１段詳細構成を示す回路図である。 図１５の電気ヒューズ回路の動作波形図である。

符号の説明

１００ プログラム・シフトレジスタブロック
１０１ シフトレジスタ
２００，５００ 電気ヒューズビットセル
２０１，５０１ 電気ヒューズ素子
２０２，５０２ スイッチ用のＮＭＯＳトランジスタ
２０４ 電気ヒューズビットセル内のレベルシフト回路
３００ 電源スイッチ回路
３０１ ＰＭＯＳトランジスタ
３０２ ＣＭＯＳトランスミッションゲート
３０５ 電源スイッチ回路内のレベルシフト回路
４００ ダイオード
６００ 電気ヒューズ部
７００ パッド
７０１ Ｉ／Ｏセル
７０２ ＶＤＤ２５を電源とするインバータ回路
７０３ ＶＤＤを電源とするインバータ回路

Claims (13)

1. ヒューズ素子に電流を流して該ヒューズ素子の切断を行う電気ヒューズ回路であって、
   独立した１つの電源スイッチ回路と、
   一端が前記電源スイッチ回路の出力に接続されたヒューズ素子と、
   前記ヒューズ素子の他端に接続された第１のＭＯＳトランジスタとを備えたことを特徴とする電気ヒューズ回路。
2. 請求項１に記載の電気ヒューズ回路において、
   前記ヒューズ素子と前記第１のＭＯＳトランジスタとからなるヒューズビットセルを複数個有することを特徴とする電気ヒューズ回路。
3. 請求項１又は２に記載の電気ヒューズ回路において、
   前記電源スイッチ回路は、第１のスイッチトランジスタと第２のスイッチトランジスタとを有し、第１の電源電圧と前記第１の電源電圧より小さい第２の電源電圧とを入力とし、前記第１のスイッチトランジスタの一端が前記第１の電源電圧に接続され、他端が前記電源スイッチ回路の出力に接続され、前記第２のスイッチトランジスタの一端が前記第２の電源電圧に接続され、他端が前記電源スイッチ回路の出力に接続されたことを特徴とする電気ヒューズ回路。
4. 請求項３に記載の電気ヒューズ回路において、
   前記第１のスイッチトランジスタがＰＭＯＳトランジスタで、前記第２のスイッチトランジスタがＣＭＯＳトランスミッションゲートから構成されたことを特徴とする電気ヒューズ回路。
5. 請求項３又は４に記載の電気ヒューズ回路において、
   前記第１の電源電圧がＬＳＩのＩ／Ｏ電源電圧で、前記第２の電源電圧が当該ＬＳＩのロジック電源電圧であることを特徴とする電気ヒューズ回路。
6. 請求項３〜５のいずれか１項に記載の電気ヒューズ回路において、
   前記電源スイッチ回路の前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタのゲート酸化膜厚がＬＳＩのＩ／Ｏ回路のゲート酸化膜厚と等しいことを特徴とする電気ヒューズ回路。
7. 請求項１〜６のいずれか１項に記載の電気ヒューズ回路において、
   接地電位と前記電源スイッチ回路の出力との間にダイオードが接続され、接地電位に前記ダイオードのアノードが接続され、前記電源スイッチ回路の出力に前記ダイオードのカソードが接続されていることを特徴とする電気ヒューズ回路。
8. 請求項７に記載の電気ヒューズ回路において、
   ＬＳＩのＩ／Ｏ電源セル側から当該ＬＳＩの内側に向かって、前記電源スイッチ回路、前記ダイオード、前記複数のヒューズビットセルの順に配置されたことを特徴とする電気ヒューズ回路。
9. 請求項７に記載の電気ヒューズ回路において、
   前記複数のヒューズビットセルの周囲にダイオードが配置され、ＬＳＩのＩ／Ｏ電源セル側から当該ＬＳＩの内側に向かって、前記電源スイッチ回路、前記ダイオード、前記複数のヒューズビットセル、前記ダイオードの順に配置されたことを特徴とする電気ヒューズ回路。
10. 請求項７〜９のいずれか１項に記載の電気ヒューズ回路において、
    ＬＳＩの外部端子に接続されるパッドの下の層に、前記電源スイッチ回路又は前記ダイオード又は前記複数のヒューズビットセルの一部が配置されていることを特徴とする電気ヒューズ回路。
11. 請求項１０に記載の電気ヒューズ回路において、
    ＬＳＩの外部端子に接続されるパッドが千鳥状に配置され、当該ＬＳＩの内側にあるパッドの下の層に、前記電源スイッチ回路又は前記ダイオード又は前記複数のヒューズビットセルの一部が配置されていることを特徴とする電気ヒューズ回路。
12. 請求項２〜１１のいずれか１項に記載の電気ヒューズ回路において、
    前記複数のヒューズビットセルのゲート酸化膜厚は、ＬＳＩのロジックトランジスタのゲート酸化膜厚と等しいことを特徴とする電気ヒューズ回路。
13. 請求項３〜１２のいずれか１項に記載の電気ヒューズ回路において、
    ＬＳＩに複数の前記電源スイッチ回路を有し、各電源スイッチ回路に入力される前記第１の電源電圧は異なり、複数の前記電源スイッチ回路の前記第１のスイッチトランジスタのゲート長とゲート幅は全て等しく、かつ、複数の前記電源スイッチ回路の前記第２のスイッチトランジスタのゲート長とゲート幅が全て等しいことを特徴とする電気ヒューズ回路。

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