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TW202218273A - 用於增強靜電放電（ｅｓｄ）穩健性的電路技術 - Google Patents

用於增強靜電放電（ｅｓｄ）穩健性的電路技術 Download PDF

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TW202218273A
TW202218273A TW110122997A TW110122997A TW202218273A TW 202218273 A TW202218273 A TW 202218273A TW 110122997 A TW110122997 A TW 110122997A TW 110122997 A TW110122997 A TW 110122997A TW 202218273 A TW202218273 A TW 202218273A
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transistor
coupled
esd
gate
circuit
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TW110122997A
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史瑞克 鄧迪高爾
瑞莎 潔莉理賽娜麗
克里旭納 恰坦亞 奇拉拉
陳文義
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美商高通公司
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Abstract

根據本公開內容之各個態樣，提供了例示性靜電放電（ESD）電路方案。在某些態樣中，在ESD事件期間創建電流路徑，使電流流過被耦合到受保護的電晶體（例如，驅動器電晶體）的電阻器。通過電阻器的電流產生跨電阻器的電壓降，其降低了由受保護電晶體可見的電壓。在某些態樣中，電流路徑由被耦合到在電阻器與電晶體之間的節點的ESD電路提供。在某些態樣中，電流路徑藉由在ESD事件期間利用觸發器裝置開啟電晶體來創建。

Description

用於增強靜電放電（ESD）穩健性的電路技術
本公開內容之諸態樣總體上係關於靜電放電（ESD）保護，並且更具體地，係關於片上ESD保護電路。
晶片上的電子組件容易受到靜電放電（ESD）事件的損壞。例如，ESD事件可能損壞或損毀晶片上的電子組件之閘極氧化物、金屬化及/或PN接面。由ESD事件引起的損壞可能降低製造良率及/或導致電子組件之操作失效。據此，晶片通常包括一個或多個ESD保護電路，以針對ESD事件保護晶片上的電子組件。
以下呈現了一個或多個實施方式的簡化概述，以便提供對如是實施方式的基本理解。此概述並非所有預期實施方式之廣泛概覽，並且既非旨在識別所有實施方式之關鍵或緊要元件，亦非旨在描繪任何或所有實施方式之範疇。其唯一目的係以簡化的形式呈現一個或多個實施方式之一些概念，作為對稍後呈現的更詳細描述的序言。
第一態樣係關於一種晶片。該晶片包括焊墊及被耦合到焊墊的介面電路。介面電路包括電晶體及被耦合在焊墊及電晶體之間的電阻器。該晶片進一步包括被耦合到在電阻器及電晶體之間的節點的靜電放電（ESD）電路，其中ESD電路被組態以在ESD事件期間提供在節點及第一匯流排之間的電流路徑。
第二態樣係關於一種晶片。該晶片包括焊墊及被耦合到焊墊的介面電路，其中介面電路包括被耦合到焊墊的電晶體。該晶片還包括觸發器裝置及傳遞電路，所述傳遞電路具有被耦合到觸發器裝置的第一輸入及被耦合到電晶體之閘極的輸出。
第三態樣係關於一種用於介面電路的靜電放電（ESD）保護之方法，該介面電路被耦合到焊墊。介面電路包括電晶體及被耦合在焊墊與電晶體之間的電阻器。該方法包括在ESD事件期間提供在節點與匯流排之間的電流路徑，其中節點位於電阻器與電晶體之間。
第四態樣係關於一種用於介面電路的靜電放電（ESD）保護之方法，該介面電路被耦合到焊墊。介面電路包括電晶體及被耦合在焊墊與電晶體之間的電阻器。該方法包括檢測ESD事件，以及回應於檢測到ESD事件，開啟電晶體。
第五態樣係關於一種用於介面電路的靜電放電（ESD）保護之方法，該介面電路被耦合到焊墊。介面電路包括被耦合到焊墊的電晶體。該方法包括：將驅動信號傳遞給電晶體之閘極，基於ESD事件來生成觸發信號，以及將觸發信號傳遞給電晶體之閘極。
本專利申請主張於2021年6月22日在美國專利商標局提交的待審美國非臨時申請第17/355,016號以及於2020年6月30日提交的美國臨時申請第63/046,311號的優先權及權益。
下面結合隨附圖式所闡明的詳細描述旨在作為各種組態之描述，而非旨在代表其中可實踐本文中所述概念的唯一組態。該詳細描述包括用於提供對各種概念的徹底理解之目的的具體細節。然而，對於本領域技術人員顯而易見，此等概念可在沒有此等具體細節的情況下進行實踐。在一些個例中，眾所周知的結構及組件以方塊圖形式被示出，以避免模糊如是概念。
晶片通常包括一個或多個ESD保護電路，以針對ESD事件保護晶片上的電子組件。例如，當帶電物體與晶片之輸入/輸出（I/O）焊墊接觸時（例如，在處置晶片期間）， ESD事件可能發生。例如，當晶片獲得電荷並且然後向與晶片之I/O焊墊接觸的物體放電時，ESD事件亦可能發生。ESD保護電路可包括一個或多個箝位裝置、一個或多個二極體、或其組合。
晶片可能經受基於人體模型（HBM）及/或充電裝置模型（CDM）的一個或多個ESD合格測試以評估晶片之ESD穩健性。在HBM測試期間，電容器（例如，100 pF電容器）被充電到高電壓（例如，一千伏或更高）。一旦電容器被完全充電，電容器通過串聯電阻器被耦合到晶片之I/O焊墊，以模擬由電荷從人到晶片的轉移引起的ESD事件。在此實例中，如果晶片上的一個或多個電子組件遭受ESD失效，則該晶片未通過HBM測試。
在CDM測試期間，晶片被充正電或負電。然後，晶片通過接地引腳放電，該接地針腳與晶片之I/O焊墊接觸。在此實例中，如果晶片上的一個或多個電子組件遭受ESD失效，則該晶片未通過CDM測試。
先進技術節點中的積體電路（IC）晶片可能需要通過ESD合格測試（例如，HBM +/-1kV及CDM +/-250V）。隨著技術持續縮小及資料速率持續提高，CDM ESD已成為對於高速I/O焊墊（即，介面引腳）的主要挑戰，尤其對於FinFet製程節點。為達成高資料速度及低功率，薄氧化物電晶體被使用在介面電路（例如，驅動器）中。隨著技術進步，薄氧化物電晶體之ESD失效電壓一直在下降，使得此等電晶體更易受ESD傷害。
圖1示出了包括ESD保護電路的晶片100之實例。在此實例中，晶片100包括I/O焊墊110及被耦合到I/O焊墊110的驅動器130。驅動器130包括驅動器電晶體132及134、第一電阻器R1、及第二電阻器R2。在圖1中的實例中，第一電阻器R1被耦合在驅動器130之輸出135與驅動器電晶體132之間，並且第二電阻器R2被耦合在驅動器130之輸出135與驅動器電晶體134之間。在正常操作期間，電阻器R1及R2被使用於阻抗匹配並且可利用可變電阻器來實施。而且，在正常操作期間，驅動器電晶體132可用作上拉電晶體並且驅動器電晶體134可用作下拉電晶體。圖1中的虛線指示，在一些實施方式中，一個或多個附加電晶體可與電晶體132及134堆疊。驅動器電晶體134通常利用n型金屬氧化物半導體（NMOS）電晶體來實施。驅動器電晶體132通常利用p型金屬氧化物半導體（PMOS）電晶體來實施。然而，在一些應用中，驅動器電晶體132亦可利用NMOS電晶體來實施。在正常操作期間，電晶體132及134之閘極可由預驅動器（未示出）驅動。
ESD保護電路包括被耦合在I/O焊墊110與VDD匯流排112之間的第一二極體116，以及被耦合在I/O焊墊110與VSS匯流排114之間的第二二極體118。如下面進一步討論的，第一二極體116在負CDM ESD事件期間提供從I/O焊墊110到VDD匯流排112的電流路徑，並且第二二極體118在正CDM ESD事件期間提供從VSS匯流排114到I/O焊墊110的電流路徑。二極體116及118亦可為其他類型的ESD事件提供電流路徑。
ESD保護電路亦包括被耦合在VDD匯流排112與VSS匯流排114之間的一個或多個箝位裝置120。箝位裝置120可包括箝位電晶體及觸發器裝置（例如，電阻器-電容器（RC）觸發器裝置），其中觸發器裝置被組態以在ESD事件期間開啟箝位電晶體。
在VDD匯流排112經由VDD焊墊162被耦合到電源、VSS匯流排114經由VSS焊墊164被耦合到接地、及/或I/O焊墊110被耦合到傳輸線之前，ESD保護電路可以在處置及封裝期間為晶片100提供ESD保護。ESD保護電路亦可以在封裝之後為晶片100提供ESD保護。
在ESD事件期間，ESD保護電路需要將I/O焊墊電壓（“Vpad”）箝位到安全電壓位準，以防止對被耦合到I/O焊墊110的電晶體（例如，電晶體及132及134）的損害。隨著薄氧化物電晶體被使用以達成更高的資料速度，這變得更具挑戰性。隨著技術進步，此等薄氧化物電晶體之ESD失效電壓一直在下降，使此等電晶體更易受ESD傷害。例如，在當前的先進技術節點中，對於1ns傳輸線脈衝（TLP）寬度（通常用來表示CDM ESD放電電流波形之脈衝寬度），薄氧化物電晶體之ESD失效電壓可能約為3V。因此，ESD保護電路需要在ESD事件期間將焊墊電壓Vpad箝位到較低的電壓位準，以防止損壞此等電晶體。
圖2示出了用於負CDM ESD事件的通過ESD保護電路的主要電流路徑210。在此情況中，ESD電流通過第一二極體116、VDD匯流排112、箝位裝置120及VSS匯流排114從I/O焊墊110流到基板。基板可被電容性地耦合到場板。
在此實例中，焊墊電壓Vpad包括二極體116之開啟偏移電壓及箝位裝置120之開啟偏移電壓。焊墊電壓Vpad亦包括跨二極體116的電阻、VDD匯流排112之電阻、箝位裝置120之電阻及VSS匯流排114之電阻的IR電壓降。在圖2中，VDD匯流排112之電阻及VSS匯流排114之電阻分別由電阻Rvdd及Rvss表示。VDD匯流排112及VSS匯流排114之電阻可被統稱為匯流排電阻。
如圖2中所示，在負CDM ESD事件期間，驅動器電晶體132之寄生P+/NW汲極-主體二極體215可提供從I/O焊墊110到VDD匯流排112的次要電流路徑220。主體可連接到VDD及/或驅動器電晶體132之源極。流過次要電流路徑220的電流產生跨第一電阻器R1的電壓降Vr1。該電壓降降低了在驅動器電晶體132處看到的電壓，其可幫助使驅動器電晶體132在負CDM ESD事件期間不易受ESD失效傷害。
在負CDM ESD事件期間，焊墊電壓Vpad被驅動器電晶體134（例如，NMOS電晶體）見到。結果，驅動器電晶體134更易受ESD失效傷害。負CDM通常更難通過。因此，針對負CDM之實例，根據本公開內容之諸態樣，下面討論用於增強ESD保護的例示性電路技術。然而，應理解，例示性電路技術亦適用於正CDM及其他類型的ESD事件，如下面進一步討論的。
二極體116之開啟偏移電壓與箝位裝置120之開啟偏移電壓之和可以很容易地達到接近2V，其可能不隨著技術節點而迅速縮小。對於在3V失效的受保護電晶體（例如，電晶體134），這為IR電壓降留下僅1V 的非常小的電壓開銷。如果峰值CDM電流為5A，則針對此情況的最大總電阻為0.2Ω。因此，在此實例中，二極體導通電阻、匯流排電阻及箝位電阻之和需要小於0.2Ω，其在實踐中難以達成。因此，期望用於增強受保護電路之CDM穩健性，同時維持高資料速率及性能的電路技術。
在某些態樣中，藉由添加被組態以針對電阻器R2提供次要電流路徑的次要ESD電路來增強ESD保護。在負CDM事件期間，流過次要電流路徑的電流流過電阻器R2，產生跨電阻器R2的電壓降Vr2。此電壓降Vr2降低了在負CDM ESD事件期間在驅動器電晶體134處見到的電壓，並且因此降低了驅動器電晶體134上的電壓應力。下面根據本公開內容之各個態樣來討論次要ESD電路之例示性實施方式。
圖3示出了根據某些態樣的次要ESD電路310之例示性實施方式。在圖3中的實例中，次要ESD電路310被耦合到在電阻器R2及驅動器電晶體134（例如，NMOS電晶體）之間的節點315。次要ESD電路310包括第一二極體320，其中第一二極體320之陽極被耦合到節點315，並且第一二極體320之陰極被耦合到VDD匯流排112。第一二極體320與電阻器R2串聯耦合。
在負CDM ESD事件期間，第一二極體320開啟並且提供從節點315到VDD匯流排112的次要電流路徑322。因為第一二極體320與電阻器R2串聯耦合，流過次要電流路徑322的電流流過電阻器R2，產生跨電阻器R2的電壓降Vr2。跨電阻器R2的電壓降Vr2將在驅動器電晶體134之汲極處見到的電壓降低到Vpad減去Vr2，從而增強驅動器電晶體134之ESD保護。
次要ESD電路310亦可包括第二二極體325，其中第二二極體325之陽極被耦合到VSS匯流排114，並且第二二極體325之陰極被耦合到節點315。在此實例中，第二二極體325被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排114到電阻器R2的次要電流路徑。
應理解，第一二極體320及第二二極體325可以獨立存在。例如，次要ESD電路310可包括第一二極體320，但不包括第二二極體325。在另一實例中，次要ESD電路310可包括第二二極體325，但不包括第一二極體320。在另一實例中，次要ESD電路310可包括二極體320及325兩者。
在一些實施方式中，晶片100亦可包括另一次要ESD電路350，其被耦合到在電阻器R1與驅動器電晶體132之間的節點355。次要ESD電路350包括第一二極體360，其中第一二極體360之陽極被耦合到節點355，並且第一二極體360之陰極被耦合到VDD匯流排112。第一二極體360與電阻器R1串聯耦合。
在負CDM ESD事件期間，第一二極體360開啟並且提供從節點355到VDD匯流排112的次要電流路徑。因為第一二極體360與電阻器R1串聯耦合，流過次要電流路徑的電流流過電阻器R1。此電流可為附加於通過電阻器R1流到汲極-主體二極體215的電流。在此實例中，由第一二極體360提供的附加次要電流流量增加了跨電阻器R1的電壓降Vr1，其進一步降低了在驅動電晶體132之汲極處見到的電壓。應理解，第一二極體360亦可使用於不存在汲極-主體二極體215的情況中。
次要ESD電路350亦可包括第二二極體365，其中第二二極體365之陽極被耦合到VSS匯流排114，並且第二二極體365之陰極被耦合到節點355。在此實例中，第二二極體365被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排114到電阻器R1的次要電流路徑。
應理解，次要ESD電路310及350可以獨立存在。例如，晶片100可包括次要ESD電路310及350之一者，或者晶片100可包括次要ESD電路310及350之兩者。
圖4A示出了根據某些態樣的次要ESD電路410之另一例示性實施方式。在圖4A中的實例中，次要ESD電路被耦合到在電阻器R2及驅動器電晶體134（例如，NMOS電晶體）之間的節點415。次要ESD電路410包括第一二極體420，其中第一二極體420之陽極被耦合到節點415，並且第一二極體420之陰極被耦合到VSS匯流排114。換言之，第一二極體420處於從節點415到VSS匯流排114的正向方向，使得當節點415之電位高於VSS匯流排114之電位時，第一二極體420被正向偏壓。第一二極體420與電阻器R2串聯耦合。
在負CDM ESD事件期間，第一二極體420開啟並且提供從節點415到VSS匯流排114的次要電流路徑422。由於第一二極體420與電阻器R2串聯耦合，流過次要電流路徑422的電流流過電阻器R2，產生跨電阻器R2的電壓降Vr2。跨電阻器R2的電壓降Vr2將在驅動器電晶體134之汲極處見到的電壓降低到Vpad減去Vr2，從而增強驅動器電晶體134之ESD保護。
第一二極體420與VSS匯流排114之間的虛線指示一個或多個附加二極體可與第一二極體420堆疊。因此，在一些實施方式中，次要ESD電路410可包括被耦合在節點415及VSS匯流排114之間的兩個或更多個堆疊二極體。兩個或更多個堆疊二極體可被使用以增加開啟次要電流路徑所需的電壓。例如，可以這樣做，以在單個二極體之開啟電壓在正常操作期間低於驅動器電晶體134之汲極處的電壓擺幅的情況中，防止次要電流路徑在驅動器130之正常操作期間被無意地開啟。
在此方面，圖4B示出了其中次要ESD電路410亦包括與第一二極體420串聯耦合的第二二極體425的實例。在此實例中，第一二極體420及第二二極體425在負CDM ESD事件期間提供從節點415到VSS匯流排114的次要電流路徑。而且，在此實例中，次要電流路徑422之開啟電壓係第一二極體420之開啟電壓及第二二極體425之開啟電壓之和。二極體420及425處於從節點415到VSS匯流排114的正向方向，使得當節點415之電位高於VSS匯流排114之電位時，二極體420及425被正向偏壓。
次要ESD電路410亦可包括第三二極體430，其中第三二極體430之陽極被耦合到VSS匯流排114，並且第三二極體430之陰極被耦合到節點415。在此實例中，第三二極體430被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排114到電阻器R2的次要電流路徑。應理解，在一些實施方式中第三二極體430可被省略。
返回參考圖4A，在一些實施方式中，晶片100可包括另一例示性次要ESD電路450，其被耦合到在電阻器R1及驅動器電晶體132之間的節點455。次要ESD電路450包括第一二極體460，其中第一二極體460之陽極被耦合到節點455，並且第一二極體460之陰極被耦合到VSS匯流排114。第一二極體460與電阻器R1串聯耦合。
在負CDM ESD事件期間，第一二極體460開啟並且提供從節點455到VSS匯流排114的次要電流路徑。因為第一二極體460與電阻器R1串聯耦合，流過次要電流路徑的電流流過電阻器R1。此電流可為附加於通過電阻器R1流到汲極-主體二極體215的電流。在此實例中，由第一二極體460提供的附加次要電流流量增加了跨電阻器R1的電壓降Vr1，其進一步降低了在驅動器電晶體132之汲極處見到的電壓。應理解，第一二極體460亦可使用於不存在汲極-主體二極體215的情況中。
第一二極體460與VSS匯流排114之間的虛線指示一個或多個附加二極體可與第一二極體460堆疊。在此方面，圖4B示出了其中次要ESD電路450亦包括在節點455及VSS匯流排114之間與第一二極體460串聯耦合的第二二極體465的實例。二極體460及465處於從節點455到VSS匯流排114的正向方向，使得當節點455之電位高於VSS匯流排114之電位時，二極體460及465被正向偏壓。
次要ESD電路450亦可包括第三二極體470，其中第三二極體470之陽極被耦合到VSS匯流排114，並且第三二極體470之陰極被耦合到節點455。在此實例中，第三二極體470被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排114到電阻器R1的次要電流路徑。應理解，在一些實施方式中第三二極體470可被省略。
應理解，次要ESD電路410及450可以獨立存在。例如，晶片100可包括次要ESD電路410及450之一者，或者晶片100可包括次要ESD電路410及450之兩者。
圖5示出了根據某些態樣的次要ESD電路510之另一例示性實施方式。在圖5中的實例中，次要ESD電路510被耦合到在電阻器R2與驅動器電晶體134（例如，NMOS電晶體）之間的節點515。次要ESD電路510包括虛擬PMOS電晶體520，其中PMOS電晶體520之源極及閘極被耦合到VDD匯流排112，並且PMOS電晶體520之汲極被耦合到節點515。在此實例中，PMOS電晶體520用作與電阻器R2串聯耦合的二極體。
在負CDM ESD事件期間，焊墊電壓Vpad上升到VDD匯流排112之電壓之上。由於PMOS電晶體520之汲極經由電阻器R2被耦合到I/O焊墊110，並且PMOS電晶體520之閘極被耦合到VDD匯流排112，汲極處於比閘極更高的電位。當汲極與閘極之間的電位差超過PMOS電晶體520之閾值電壓時，PMOS電晶體520開啟並且提供從節點515到VDD匯流排112的次要電流路徑522。流過次要電流路徑522的電流流過電阻器R2，產生跨電阻器R2的電壓降Vr2。跨電阻器R2的電壓降Vr2將在驅動器電晶體134之汲極處見到的電壓降低到Vpad減去Vr2，從而增強驅動器電晶體134之ESD保護。
次要ESD電路510亦可包括虛擬NMOS電晶體530，其中NMOS電晶體530之源極及閘極被耦合到VSS匯流排114，並且NMOS電晶體530之汲極被耦合到節點515。在此實例中，NMOS電晶體530用作與電阻器R2串聯耦合的二極體。在此實例中，NMOS電晶體530被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排114到電阻器R2的次要電流路徑。
應理解，虛擬PMOS電晶體520及虛擬NMOS電晶體530可以獨立存在。例如，次要ESD電路510可包括虛擬PMOS電晶體520，但不包括虛擬NMOS電晶體530。在另一實例中，次要ESD電路510可包括虛擬NMOS電晶體530，但不包括虛擬PMOS電晶體520。在另一實例中，次要ESD電路510可包括虛擬PMOS電晶體520及虛擬NMOS電晶體530兩者。
在一些實施方式中，晶片100亦可包括另一次要ESD電路550，其被耦合到在電阻器R1及驅動器電晶體132之間的節點555。次要ESD電路550包括虛擬PMOS電晶體560，其中PMOS電晶體560之源極及閘極被耦合到VDD匯流排112，並且PMOS電晶體560之汲極被耦合到節點555。在此實例中，PMOS電晶體560用作與電阻器R1串聯耦合的二極體。
在負CDM ESD事件期間，焊墊電壓Vpad上升到VDD匯流排112之電壓之上。由於PMOS電晶體560之汲極經由電阻器R1被耦合到I/O焊墊110，並且PMOS電晶體560之閘極被耦合到VDD匯流排112，汲極處於比閘極更高的電位。當汲極與閘極之間的電位差超過PMOS電晶體560之閾值電壓時，PMOS電晶體560開啟，並且提供從節點555到VDD匯流排112的次要電流路徑。因為PMOS電晶體560與電阻器R1串聯耦合，流過次要電流路徑的電流流過電阻器R1。此電流可為附加於通過電阻器R1流到汲極-主體二極體215的電流。在此實例中，由PMOS電晶體560提供的附加次要電流流量增加了跨電阻器R1的電壓降Vr1，其進一步降低了在驅動器電晶體132之汲極處見到的電壓。應理解，虛擬PMOS電晶體560亦可被使用於不存在汲極-主體二極體215的情況中。
次要ESD電路550亦可包括虛擬NMOS電晶體570，其中NMOS電晶體570之源極及閘極被耦合到VSS匯流排114，並且NMOS電晶體570之汲極被耦合到節點555。在此實例中，NMOS電晶體570用作與電阻器R1串聯耦合的二極體。在此實例中，NMOS電晶體570被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排114到電阻器R1的次要電流路徑。
應理解，虛擬PMOS電晶體560及虛擬NMOS電晶體570可以獨立存在。例如，次要ESD電路550可包括虛擬PMOS電晶體560，但不包括虛擬NMOS電晶體570。在另一實例中，次要ESD電路550可包括虛擬NMOS電晶體570，但不包括虛擬PMOS電晶體560。在另一實例中，次要ESD電路550可包括虛擬PMOS電晶體560及虛擬NMOS電晶體570兩者。
亦應理解，次要ESD電路510及550可以獨立存在。例如，晶片100可包括次要ESD電路510及550之一者，或者晶片可包括次要ESD電路510及550之兩者。
圖6示出了根據某些態樣的次要ESD電路610之另一例示性實施方式。在圖6中的實例中，次要ESD電路610被耦合到在電阻器R2與驅動器電晶體134（例如，NMOS電晶體）之間的節點615。次要ESD電路610包括箝位裝置，該箝位裝置包括箝位電晶體630及觸發器裝置620（例如，RC觸發器裝置）。箝位電晶體630被耦合在節點615與VSS匯流排114之間。觸發器裝置620被組態以在正常操作期間關斷箝位電晶體630。觸發器裝置620被組態以在ESD事件（例如，負CDM ESD事件）期間開啟箝位電晶體630以提供次要電流路徑624。
在圖6中的實例中，箝位電晶體630利用NMOS電晶體來實施，其中NMOS電晶體之汲極被耦合到節點615，NMOS電晶體之源極被耦合到VSS匯流排114，並且NMOS電晶體之閘極被耦合到觸發器裝置620之輸出622。在此實例中，觸發器裝置620藉由在箝位電晶體630之閘極上施加超過箝位電晶體630之閾值電壓的電壓來開啟箝位電晶體630。應理解，箝位電晶體630不限於NMOS電晶體並且可利用另一類型的電晶體來實施。
在負CDM ESD事件期間，觸發器裝置620開啟箝位電晶體630，提供從節點615到VSS匯流排114的次要電流路徑624。流過次要電流路徑的電流流過電阻器R2，產生跨電阻器R2的電壓降Vr2。跨電阻器R2的電壓降Vr2將在驅動器電晶體134之汲極處見到的電壓降低到Vpad減去Vr2，從而增強驅動器電晶體134之ESD保護。
在一些實施方式中，晶片100亦可包括另一次要ESD電路650，其被耦合到在電阻器R1與驅動電晶體132之間的節點655。次要ESD電路650包括箝位裝置，該箝位裝置包括箝位電晶體670及觸發器裝置660（例如，RC觸發器裝置）。箝位電晶體670被耦合在節點655與VSS匯流排114之間。觸發器裝置660被組態以在正常操作期間關斷箝位電晶體670。觸發器裝置660被組態以在ESD事件（例如，負CDM ESD事件）期間開啟箝位電晶體670以提供次要電流路徑。
在圖6中的實例中，箝位電晶體670利用NMOS電晶體來實施，其中NMOS電晶體之汲極被耦合到節點655，NMOS電晶體之源極被耦合到VSS匯流排114，並且NMOS電晶體之閘極被耦合到觸發器裝置660之輸出662。應理解，箝位電晶體670不限於NMOS電晶體，並且可利用另一類型的電晶體來實施。
在負CDM ESD事件期間，觸發器裝置660開啟箝位電晶體670，提供從節點655到VSS匯流排114的次要電流路徑。因為箝位電晶體670與電阻器R1串聯耦合，流過次要電流路徑的電流流過電阻器R1。此電流可為附加於通過電阻器R1流到汲極-主體二極體215的電流。在此實例中，由箝位電晶體670提供的附加次要電流流量增加了跨電阻器R1的電壓降Vr1，其進一步降低了在驅動器電晶體132之汲極處見到的電壓。應理解，箝位電晶體670亦可被使用於不存在汲極-主體二極體215的情況中。
亦應理解，次要ESD電路610及650可以獨立存在。例如，晶片100可包括次要ESD電路610及650之一者，或者晶片100可包括次要ESD電路610及650之兩者。
在一些實施方式中，箝位電晶體630及670可共用觸發器裝置。在此方面，圖7示出了其中箝位電晶體630及670共用觸發器裝置720的實例。觸發器裝置720之輸出722被耦合到箝位電晶體630及670之閘極。在圖7中所示的實例中，箝位電晶體630及670之每一者利用NMOS電晶體來實施。然而，應理解，本公開內容並不限於此實例，並且箝位電晶體630及670可利用其他類型的電晶體來實施。
在正常操作期間，觸發器裝置720關斷箝位電晶體630及670。因此，箝位電晶體630及670在正常操作期間截止。
在ESD事件期間，觸發器裝置720開啟箝位電晶體630，其提供了允許電流流過電阻器R2的次要電流路徑。如上面所討論，電流流量產生跨電阻器R2的電壓降Vr2，其降低了驅動器電晶體134之汲極上的電壓。在ESD事件期間，觸發器裝置720亦開啟箝位電晶體670，其提供了允許電流流過電阻器R1的次要電流路徑。
圖8示出了根據某些態樣的觸發器裝置820之例示性實施方式。例示性觸發器裝置820可被使用以實施上面所討論的例示性觸發裝置620、660及720之每一者。在此實例中，觸發器裝置820包括在VDD匯流排112與VSS匯流排114之間串聯耦合的電阻器832及電容器834，以形成RC瞬態檢測器838。觸發器裝置820亦包括反相器840。反相器840之輸入842被耦合到電阻器832與電容器834之間的節點836。反相器840之輸出844被耦合到觸發器裝置820之輸出822，其可被耦合到一個或多個箝位電晶體（例如，箝位電晶體630及670）之閘極。反相器840可由VDD匯流排112供電，使得當VDD匯流排112之電位在ESD事件（例如，負CDM ESD事件）期間上升時反相器840被開啟。
在正常操作期間，電容器834充電到VDD匯流排112上的供應電壓。結果，在正常操作期間，反相器840之輸入842處的電壓為高。這使反相器840之輸出844為低，並且因此使觸發器裝置820之輸出822為低。針對利用一個或多個NMOS電晶體來實施的一個或多個箝位電晶體之實例，低電壓關斷一個或多個箝位電晶體。
在負CDM ESD事件期間，電容器834沒有時間充電。此為由於ESD事件係具有比RC瞬態檢測器838之RC時間常數更短的持續時間的瞬態事件。因此，反相器840之輸入842為低。這使反相器840之輸出844為高，並且因此使觸發器裝置820之輸出822在ESD事件期間為高。針對利用一個或多個NMOS電晶體來實施的一個或多個箝位電晶體之實例，高電壓在ESD事件期間開啟該一個或多個箝位電晶體。
觸發器裝置720亦可被使用於主要電流路徑中的箝位裝置120。在此方面，圖9示出了其中觸發器裝置720之輸出722被耦合到箝位裝置120中的箝位電晶體910之閘極的實例。觸發器裝置720可利用圖8中所示的例示性觸發器裝置820來實施。在圖9中的實例中，箝位電晶體910利用NMOS電晶體來實施。然而，應理解，本公開內容不限於此實例，並且箝位電晶體910可利用另一類型的電晶體來實施。
在正常操作期間，觸發器裝置720關斷箝位電晶體910。在ESD事件期間，觸發器裝置720開啟箝位電晶體910，其在VDD匯流排112與VSS匯流排114之間提供電流路徑。
在某些態樣中，ESD保護可被併入到驅動器130中，其中一個或多個驅動器電晶體（例如，電晶體132）在ESD事件期間被開啟。在此方面，圖10示出了其中ESD保護被併入到驅動器130中的實例。在此實例中，ESD保護電路包括觸發器裝置1020（例如，RC觸發器裝置）及傳遞電路1040。觸發器裝置1020可利用圖8中所示的例示性觸發器裝置820來實施。然而，應理解，觸發器裝置1020並不限於此實施方式。
傳遞電路1040具有第一輸入1042、第二輸入1044及輸出1046。在圖10中的實例中，第一輸入1042被耦合到觸發器裝置1020之輸出1022，並且輸出1046被耦合到電晶體134之閘極。如下面所進一步討論的，傳遞電路1040將觸發器裝置1020耦合到電晶體134之閘極，以使觸發器裝置1020能夠在ESD事件期間開啟電晶體134。
在正常操作期間，傳遞電路1040之第二輸入1044被組態以接收用於驅動電晶體134之閘極的驅動信號。驅動信號可攜帶在正常操作期間要由驅動器130發送的高速資料。在一些實施方式中，驅動信號可由被耦合到第二輸入1044的預驅動電路1030提供。傳遞電路1040在正常操作期間將驅動信號傳遞給電晶體134之閘極。在ESD事件期間，傳遞電路1040將來自觸發裝置1020的觸發信號傳遞給電晶體134之閘極，其中觸發信號係開啟電晶體134的信號。因此，傳遞電路1040允許驅動器130中的電晶體134被使用於ESD保護，同時保存電晶體134之正常功能性。
在圖10中的實例中，傳遞電路1040利用OR（或）閘1050來實施。在此實例中，觸發器裝置1020之輸出1022在正常操作期間為低。結果，OR閘1050在正常操作期間將驅動信號傳遞給電晶體134之閘極。在ESD事件期間，觸發器輸出1022為高。這使OR閘1050之輸出為高，其開啟了電晶體134。因此，OR閘1050允許觸發器裝置1020在ESD事件期間開啟電晶體134，而在正常操作期間將驅動信號傳遞給電晶體134之閘極。應理解，傳遞電路1040不限於OR閘，並且可利用另一類型的邏輯閘或邏輯閘之組合來實施。
在負CDM ESD事件期間，觸發器裝置1020開啟電晶體134，提供從電阻器R2到VSS匯流排114的次要電流路徑1052。流過次要電流路徑1052的電流流過電阻器R2，產生跨電阻器R2的電壓降Vr2。跨電阻器R2的電壓降Vr2將在電晶體134之汲極處見到的電壓降低到Vpad減去Vr2，從而增強電晶體134之ESD保護。
圖11示出了其中ESD保護被併入驅動器130中的另一實例。在此實例中，ESD保護電路使用驅動器電晶體134及132進行ESD保護，如下面所進一步討論的。ESD保護電路包括觸發器裝置1120（例如RC觸發器裝置），其可利用圖8中所示的例示性觸發器裝置820來實施。然而，應理解，觸發器裝置1120並不限於此實施方式。在圖11中的實例中，觸發器裝置1120具有被耦合到反相器840之輸出844的第一輸出1122。觸發器裝置1120亦包括第二反相器1130，該第二反相器1130具有被耦合到反相器840之輸出844的輸入1132以及被耦合到觸發裝置1120之第二輸出1124的輸出1134。
ESD保護電路亦包括上面所討論的傳遞電路1040。在圖11中的實例中，傳遞電路1040之第一輸入1042被耦合到觸發器裝置1120之第一輸出1122，傳遞電路1040之第二輸入1044被組態以在正常操作期間接收驅動信號，並且傳遞電路1040之輸出1046被耦合到電晶體134之閘極。在圖11中的實例中，傳遞電路1040利用OR閘1050來實施。然而，應理解，傳遞電路1040亦可利用其他邏輯閘來實施。
ESD保護電路亦包括具有第一輸入1142、第二輸入1144及輸出1148的第二傳遞電路1140。傳遞電路1140之第一輸入1142被耦合到觸發器裝置1120之第二輸出1124，傳遞電路1140之第二輸入1144被組態以在正常操作期間接收驅動信號，並且傳遞電路1140之輸出1148被耦合到電晶體132之閘極。在圖11中的實例中，傳遞電路1140利用AND（及）閘1150來實施。然而，應理解，傳遞電路1140亦可利用其他邏輯閘來實施。
在正常操作期間，傳遞電路1040及1140之第二輸入1044及1144接收驅動信號。驅動信號可攜帶高速資料以在正常操作期間由驅動器130傳送。在一些實施方式中，驅動信號可由預驅動器電路1030提供，該預驅動器電路1030可被耦合到第二輸入1044及1144。傳遞電路1040及1140在正常操作期間分別將驅動信號耦合到電晶體134及132之閘極。因此，傳遞電路1040及1140允許驅動器130中的電晶體132及134被使用於ESD保護，同時保存此等電晶體132及134之正常功能性。
在圖11中的實例中，第一傳遞電路1040包括上面所討論的OR閘1050。OR閘1050之輸入被耦合到觸發器裝置1120之第一輸出1122及驅動信號，並且OR閘1050之輸出被耦合到電晶體134之閘極。在此實例中，觸發器裝置1120之第一輸出1122在正常工作期間為低。結果，OR閘1050在正常操作期間將驅動信號傳遞給電晶體134之閘極。在ESD事件期間，觸發器裝置1120之第一輸出1122為高。這使OR閘1050之輸出為高，開啟電晶體134。因此，OR閘1050允許觸發器裝置1120在ESD事件期間開啟電晶體134。
在圖11中的實例中，傳遞電路1140包括AND閘1150。AND閘1150之輸入被耦合到觸發器裝置1120之第二輸出1124及驅動信號，並且AND閘1150之輸出被耦合到電晶體132之閘極。在此實例中，觸發器裝置1120之第二輸出1124在正常操作期間為高。這使AND閘1150在正常操作期間將驅動信號傳遞給電晶體132之閘極。在ESD事件期間，觸發器裝置1120之第二輸出1124為低。這使AND閘1150之輸出為低，開啟電晶體132，由於在圖11中所示的實例中，電晶體132利用PMOS電晶體來實施。
因此，在負CDM ESD事件期間，觸發器裝置1120開啟電晶體132及134。電晶體132之開啟提供了次要電流路徑1152。流過次要電流路徑1152的電流通過電阻器R1，產生跨電阻器R1的電壓降Vr1，其降低了在電晶體132處見到的電壓，並且因此降低了電晶體132上的電壓應力。電晶體134之開啟提供了次要電流路徑1052。流過次要電流路徑1052的電流通過電阻器R2，產生跨電阻器R2的電壓降Vr2，其降低了在電晶體134處見到的電壓，並且因此降低了電晶體134上的電壓應力。
應理解，傳遞電路1140並不限於圖11中的例示性實施方式。例如，在電晶體132為NMOS電晶體的實施方式中，AND閘1150可被替換為OR閘。
在某些態樣中，ESD保護可被併入阻抗匹配網路中。阻抗匹配網路可在驅動器側及/或接收器側。在此方面，圖12示出了其中根據某些態樣的ESD保護被併入阻抗匹配網路中的實例。在此實例中，晶片1200包括第一焊墊1210、第二焊墊1215、第一阻抗匹配網路1230、第二阻抗匹配網路1240、以及電晶體1260（例如，NMOS電晶體）。第一阻抗匹配網路1230被耦合在第一焊墊1210與電晶體1260之間，並且第二阻抗匹配網路1240被耦合在第二焊墊1215與電晶體1260之間。阻抗匹配網路1230及1240可被使用於例如針對差分接收器、驅動器及/或另一介面電路的阻抗匹配。電晶體1260被耦合在每個阻抗匹配網路與vssa匯流排之間。
第一阻抗匹配網路1230包括多個切片1232-1至1232-3，其中每個切片包括串聯耦合的相應電阻器1234-1至1234-3及相應電晶體1236-1至1236-3（例如，NMOS電晶體）。雖然在圖12中的實例中示出了三個切片，但應理解，第一阻抗匹配網路1230可包括任何數目的切片。在正常操作期間，阻抗匹配網路1230之阻抗藉由控制接通及斷開的切片之數目來控制。藉由開啟相應電晶體來開啟切片，並且藉由關斷相應電晶體來關斷切片。
第二阻抗匹配網路1240包括多個切片1242-1至1242-3，其中每個切片包括串聯耦合的相應電阻器1244-1至1244-3及相應電晶體1246-1至1246-3（例如，NMOS電晶體）。在正常操作期間，阻抗匹配網路1240之阻抗藉由控制接通及斷開的切片之數目來控制。
電晶體1260被使用以將阻抗匹配網路直接切換到接地或另一極性。在一些實施方式中，電晶體1260可被省略，電晶體1236-1至1236-3及1246-1至1246-3之源極直接到vssa匯流排。
ESD保護電路包括ESD二極體1212及1217、觸發器裝置1220及箝位電晶體1222。箝位電晶體1222（例如，NMOS）被耦合在vcca匯流排與vssa匯流排之間。箝位電晶體1222在ESD事件期間由觸發器裝置1220觸發（即，開啟），以在vcca與vssa之間提供放電電流路徑。在圖12中所示的實例中，觸發器裝置1220利用RC觸發器裝置來實施，該RC觸發器裝置包括被串聯耦合在vcca匯流排與vssa匯流排之間的電阻器1226及電容器1228，其中觸發器裝置1220之輸出1227位於電阻器1226與電容器1228之間的節點1225處。然而，應理解，觸發器裝置1220並不限於此實例。
觸發器裝置1220之輸出1227經由傳遞電路1252（例如， NAND（反及）閘）被耦合到第一阻抗匹配網路1230中的電晶體1236-1至1236-3之閘極，經由傳遞電路1256（NAND閘）被耦合到第二阻抗匹配網路1240中的電晶體1246-1至1246-3之閘極，並且經由傳遞電路1254（例如NAND閘）被耦合到電晶體1260之閘極。傳遞電路1252、1254及1256被組態以在正常操作期間向電晶體傳遞控制信號。在此實例中，在ESD事件期間，用於阻抗匹配網路1230及1240中的電晶體及電晶體1260的觸發信號在反相器1224之前被採獲。在此實例中，傳遞電路1252、1254及1256對來自觸發器裝置1220的觸發信號進行反相，從而履行反相器1224之反相功能。在其他實施方式中，用於傳遞電路1252、1254及1256的觸發信號可在反相器1224之後被採獲（例如，在傳遞電路1252、1254及1256為非反相的實施方式中）。因此，觸發信號係在反相器 1224 之前抑或之後被採獲取決於實施方式。
在ESD事件期間，觸發器裝置1220開啟阻抗匹配網路1230及1240中的電晶體及電晶體1260。這創建了從焊墊1210通過第一阻抗匹配網路1230中的電阻器1234-1至1234-3到vssa的次要電流路徑，並且創建了從焊墊1215通過第二阻抗匹配網路1240中的電阻器1244-1至1244-3到vssa的次要電流路徑。流過電阻器1234-1至1234-3的電流產生IR電壓降，該IR電壓降在ESD事件期間降低了在電晶體1236-1至1236-3處見到的電壓。流過電阻器1244-1至1244-3的電流產生IR電壓降，該IR電壓降在ESD事件期間降低了在電晶體1246-1至1246-3處見到的電壓。因此，此等電晶體上的電壓應力被降低。
因此，已經呈現了實例，其中ESD保護可被併入驅動器及阻抗匹配網路以利用現有電路。然而，應理解，此技術不限於驅動器及阻抗匹配網路，並且可將ESD保護併入到被耦合到I/O焊墊的其他類型的現有介面電路中以利用現有電路。
圖13從概念上概括了上面根據本公開內容之各個態樣所討論的例示性ESD電路方案。根據某些態樣的例示性ESD電路方案涉及創建一個或多個次要電流路徑，其產生跨一個或多個電阻器（例如，電阻器R1及/或電阻器R2）的一個或多個電壓降。一個或多個電壓降降低了由一個或多個受保護電晶體（例如，電晶體132及/或電晶體134）見到的電壓。受保護電晶體見到焊墊電壓Vpad減去跨與受保護電晶體串聯耦合的電阻器的電壓降之電壓，而非全部焊墊電壓Vpad。
例如，次要電流路徑可由次要ESD電路（例如，上面所討論的例示性次要ESD電路之任何一個或多個）創建。在此方面，圖13示出了被耦合到在電阻器R2與電晶體134之間的節點並且被組態以創建通過R2的次要電流路徑的次要ESD電路1310之實例。次要ESD電路1310可利用例示性次要ESD電路310、410、510及610之任一者來實施。然而，次要ESD電路1310並不限於此等實例。圖13亦示出了被耦合到在電阻器R1與電晶體132之間的節點並且被組態以創建通過R1的次要電流路徑的另一次要ESD電路1350之實例。次要ESD電路1350可利用例示性次要ESD電路350、450、550及650之任一者來實施。然而，次要ESD電路1350並不限於此等實例。
次要電流路徑亦可藉由在ESD事件期間（例如，使用觸發器裝置1020或1120）開啟介面電路（例如，驅動器130）中的現有電晶體（例如，電晶體132或134）來創建。次要路徑亦可以來自於驅動器裝置（例如，驅動器電晶體132）之寄生元件（例如，汲極-主體二極體215）。藉由利用一個或多個先前存在的電阻器（例如，電阻器R1及/或電阻器R2）並且通過該一個或多個先前存在的電阻器來創建一個或多個次要電流路徑，根據各個態樣的ESD保護方案提供增強的ESD穩健性，附帶對I/O之性能最小的影響。
根據本公開內容之諸態樣的例示性ESD電路方案亦適用於一個或多個受保護電晶體（例如，電晶體132及134）通過寄生電阻器（例如，由於寄生佈線電阻）被耦合到焊墊的情況。
根據本公開內容之各個態樣的例示性ESD電路方案亦適用於電阻器R1及R2不存在的情況。在此等情況中，藉由次要ESD電路或藉由開啟現有電晶體（例如電晶體132或134）來創建的次要電流路徑降低了焊墊上的電壓Vpad。此為由於流過次要電流路徑的電流減少了流過主要電流路徑210的電流量，其降低了主要電流路徑210中的電壓降（例如，IR電壓降），並且因此降低了焊墊電壓Vpad。在此等情況中，藉由在主要電流路徑與次要電流路徑之間拆分電流以及由此產生的焊墊110上的總電壓降低，提供增強的ESD保護。
應理解，上面所討論的例示性ESD保護方案亦可適用於電晶體（例如，驅動器電晶體132及134）共用共同電阻器的情況。在此方面，圖14示出了其中驅動器電晶體132及134共用共同電阻器R的實例。在此實例中，電阻器R被耦合在驅動器電晶體134之汲極與焊墊110之間。電阻器R亦被耦合在驅動器電晶體132之汲極與焊墊110之間。
在此實例中，由上面所討論的例示性ESD保護方案之任一者創建的次要電流路徑使電流流過共同電阻器R，產生跨共同電阻器R的電壓降Vr。電壓降Vr降低了在電晶體132及134處見到的電壓，從而增強了對此等電晶體132及134的ESD保護。
次要電流路徑可由次要ESD電路（例如，上面所討論的例示性次要ESD電路之任何一個或多個）創建。在此情況中，次要ESD電路可耦合到節點1405，以使流過次要ESD電路的電流流過電阻器R。在此方面，圖14示出了被耦合到節點1405的次要ESD電路1410之實例。次要ESD電路1410可利用例示性次要ESD電路310、350、410、450、510、550、610及650之任何一個或多個來實施。然而，次要ESD電路1410不限於此等實例。
次要電流路徑亦可藉由在ESD事件期間開啟現有電晶體（例如，電晶體132及/或電晶體134）來創建。例如，次要電流路徑可藉由利用被耦合到電晶體134之閘極的觸發器裝置1420開啟電晶體134來創建。觸發器裝置1420可利用上面所討論的例示性觸發器裝置820、1020及1120之任一者來實施，但不限於此等實例。觸發器裝置1420可經由被組態以在正常工作期間將驅動信號傳遞給電晶體134的傳遞電路（圖14中未示出）被耦合到電晶體134之閘極。次要電流路徑亦可藉由利用被耦合到電晶體132之閘極的觸發器裝置1430開啟電晶體132來創建。觸發器裝置1430可利用上面所討論的例示性觸發器裝置820及1120之任一者來實施，但不限於此等實例。觸發器裝置1430可經由被組態以在正常操作期間將驅動信號傳遞給電晶體132的傳遞電路（圖14中未示出）被耦合到電晶體132之閘極。傳遞電路之實例包括但不限於傳遞電路1040及1140。次要電流路徑亦可以來自驅動器裝置（例如，電晶體132）之寄生元件（例如，汲極-主體二極體215）。次要電流路徑可由次要ESD電路、開啟一個或多個現有電晶體及/或寄生元件之任何組合創建。
在一些情況中，焊墊110上的正常操作電壓可以較低並且低於二極體之開啟電壓。例如，在一些情況中，低電壓介面（例如，驅動器）可能具有低電壓擺幅（例如，＜0.4V）。在此等情況中，ESD 保護可以使用具有從焊墊110到VSS匯流排的正向二極體的結構來增強，而與上二極體116從焊墊110被耦合到VDD匯流排的慣用ESD保護方案相反。在此結構中，焊墊110上的電壓在ESD期間可比慣用方案低得多，因為ESD電流直接從焊墊110通過正向二極體流向VSS匯流排並且對匯流排電阻的依賴性較小。
圖15示出了根據本公開內容之某些態樣的ESD保護電路之實例，該ESD保護電路包括被耦合在焊墊110與VSS匯流排之間的第一二極體1510及第二二極體1520。第一二極體1510之陽極被耦合到焊墊110，並且第一二極體1510之陰極被耦合到VSS匯流排。第二二極體1520之陽極被耦合到VSS匯流排，並且第二二極體1520之陰極被耦合到焊墊。圖15中所示的例示性ESD保護電路可被使用於例如低電壓介面（例如，電壓擺幅＜0.4V），其在正常操作期間不太可能無意地開啟二極體1510。
在負CDM ESD事件期間，第一二極體1510開啟並且提供從焊墊110到VSS匯流排的電流路徑1530。由於與圖2中的電流路徑210相比，電流路徑1530中的元件減少，因此流過第一二極體1510的電流降低了焊墊電壓Vpad。更低的焊墊電壓Vpad降低了電晶體132及134上的電壓應力。第二二極體1520被組態以（例如，在正CDM ESD事件期間）提供從VSS匯流排到焊墊110的電流路徑。
圖16示出了其中ESD保護電路包括與第一二極體1510串聯耦合的另一二極體1515之實例。因此，在此實例中，ESD保護電路包括在焊墊110與VSS匯流排之間的兩個堆疊二極體。二極體1510及1515處於從焊墊110到VSS匯流排114的正向方向，使得當焊墊110之電位高於VSS匯流排114之電位時，二極體1510及1515被正向偏壓。在此實例中，當Vpad超過二極體1510及1520之開啟電壓之和時，堆疊二極體1510及1520開啟，以提供從焊墊110到VSS匯流排的電流路徑1530（即，放電路徑）。例如，堆疊二極體1510及1520可被使用以在單個二極體之開啟電壓低於驅動器130之輸出電壓擺幅的情況中防止在驅動器130之正常操作期間無意地開啟電流路徑1530。
在圖16中的實例中，ESD保護電路亦包括與第二二極體1520串聯耦合的另一二極體1525。堆疊二極體1520及1525可（例如，在正CDM ESD事件期間）提供從VSS匯流排到焊墊110的電流路徑。
應理解，在其他實施方式中，多於兩個二極體可在從焊墊110到VSS匯流排的正向方向上被串聯耦合在焊墊110與VSS匯流排之間，並且多於兩個二極體可在從VSS匯流排到焊墊110的正向方向上被串聯耦合在焊墊110與VSS匯流排之間。
在某些態樣中，二極體可被佈局在晶片上，以僅使用金屬改變提供從焊墊110到VSS匯流排耦合單個正向二極體1510（例如，在圖15中繪示）或從焊墊110到VSS匯流排耦合正向二極體1510及1515之堆疊的選項。在諸如高溫使用情況的一些極端角落中，從焊墊110到VSS匯流排的單個二極體（例如，二極體1510）可能由於在較高溫度下降低的二極體之開啟電壓而引起對I/O的性能影響。在如是角落中，藉由相應地對金屬佈線進行設計，兩個二極體可被串聯耦合在焊墊110與VSS匯流排之間。在可以使用單個正向二極體而對性能影響很小或沒有的其他角落中，可藉由相應地對金屬佈線進行設計來將單個正向二極體從焊墊 110 耦合到 VSS 匯流排。因此，該等二極體可被佈局使得各種ESD保護方案可以容易地僅利用金屬改變來被設計。例如，設計金屬改變可以藉由改變在晶片製造期間定義針對該等二極體的金屬佈線的一個或多個掩模來完成。
圖17繪示了根據某些態樣的用於被耦合到焊墊的介面電路的靜電放電（ESD）保護之方法1700。介面電路（例如，驅動器130）包括電晶體（例如，電晶體132或134）及被耦合在焊墊（例如，焊墊110）與電晶體之間的電阻器（例如，電阻器R1或R2）。
在方塊1710處，在ESD事件期間，電流路徑被提供在節點與匯流排之間，其中該節點處於電阻器及電晶體之間。在某些態樣中，該電流路徑由例示性次要ESD電路310、350、410、450、510、550、610及650之一者或多者提供。ESD事件可包括充電裝置模型（CDM）事件或另一類型的ESD事件。匯流排可包括電壓供應匯流排（例如，VDD匯流排）或接地匯流排（例如，VSS匯流排）。
在某些態樣中，提供電流路徑可包括正向偏壓被耦合在節點與匯流排之間的一個或多個二極體。該一個或多個二極體可包括二極體320、325、365、360、420、425、430、460、465及470之一者或多者。
在某些態樣中，匯流排包括電壓供應匯流排（例如，VDD匯流排）。在此等態樣中，方法1700可進一步包括檢測ESD事件，以及回應於檢測到ESD事件，開啟被耦合在電壓供應匯流排與接地匯流排（例如，VSS匯流排）之間的箝位裝置（例如，箝位裝置120）。
在某些態樣中，箝位電晶體（例如，箝位電晶體630或670）被耦合在節點與匯流排之間。在此等態樣中，提供電流路徑可包括檢測ESD事件，以及回應於檢測到ESD事件，開啟箝位電晶體。在一個實例中，檢測ESD事件包括使用電阻器-電容器（RC）瞬態檢測器（例如，RC瞬態檢測器838）檢測ESD事件。
圖18繪示了根據某些態樣的用於被耦合到焊墊的介面電路的靜電放電（ESD）保護之方法1800。介面電路（例如，驅動器130）包括電晶體（例如，電晶體132或134）及被耦合在焊墊（例如，焊墊110）與電晶體之間的電阻器（例如，電阻器R1或R2）。
在方塊1810處，ESD事件被檢測。例如，ESD檢測器可由電阻器-電容器（RC）瞬態檢測器838檢測。
在方塊1820處，回應於檢測到ESD事件，電晶體被開啟。例如，電晶體可由觸發器裝置620、660、720、820、1020或1220開啟。
在某些態樣中，方法1800亦可包括利用資料信號或控制信號來驅動電晶體之閘極。例如，電晶體之閘極可在正常操作期間由預驅動器電路1030驅動。
在某些態樣中，檢測ESD事件可包括基於ESD事件來生成觸發信號，並且開啟電晶體可包括將觸發信號傳遞給電晶體之閘極。例如，觸發信號可由觸發器裝置620、660、720、820、1020或1220生成，並且觸發信號可由傳遞電路1040、1140、1252、1254或1256傳遞給電晶體之閘極。
在某些態樣中，方法1800可進一步包括將來自預驅動器電路的驅動信號傳遞給電晶體之閘極。例如，驅動信號可由傳遞電路1040、1140、1252、1254或1256傳遞給電晶體之閘極。該驅動信號可包括資料信號或控制信號。傳遞電路1040、1140、1252、1254或1256可包括邏輯閘，包括但不限於OR閘、AND閘、或NAND閘。
圖19繪示了根據某些態樣的用於被耦合到焊墊的介面電路的靜電放電（ESD）保護之方法1900。該介面電路（例如，驅動器130）包括被耦合到焊墊（例如，焊墊110）的電晶體（例如，電晶體132或134）。
在方塊1910處，驅動信號被傳遞給電晶體之閘極。例如，驅動信號可由傳遞電路1040、1140、1252、1254或1256傳遞給電晶體之閘極。驅動信號可包括資料信號或控制信號。在介面電路之正常操作期間，驅動信號被傳遞給閘極。
在方塊1920處，觸發信號基於ESD事件而生成。例如，觸發信號可由觸發器裝置620、660、720、820、1020或1220生成。
在方塊1930處，觸發信號被傳遞給電晶體之閘極。例如，觸發信號可由傳遞電路1040、1140、1252、1254或1256傳遞給電晶體之閘極。
在某些態樣中，將驅動信號傳遞給電晶體之閘極可包括使用邏輯閘來將驅動信號傳遞給電晶體之閘極。該邏輯閘可包括OR閘、AND閘或NAND閘。
實施方式實例在以下編號的條款中被描述。
1.    一種晶片，包含： 焊墊； 介面電路，被耦合到該焊墊，其中該介面電路包括： 電晶體；以及 電阻器，被耦合在該焊墊與該電晶體之間；以及 靜電放電（ESD）電路，被耦合到在該電阻器與該電晶體之間的節點，其中該ESD電路被組態以在ESD事件期間提供在該節點與第一匯流排之間的電流路徑。
2.    條款1之晶片，其中該介面電路包含驅動器。
3.    條款1或2之晶片，其中該電晶體包含NMOS電晶體。
4.    條款1至3中任一項之晶片，其中該ESD電路包含被耦合在該節點與該第一匯流排之間的二極體。
5.    條款4之晶片，其中該第一匯流排包含電壓供應匯流排。
6.    條款4或5之晶片，進一步包含被耦合在該第一匯流排與第二匯流排之間的箝位裝置。
7.    條款6之晶片，其中該第一匯流排包含電壓供應匯流排，並且該第二匯流排包含接地匯流排。
8.    條款1至3中任一項之晶片，其中該ESD電路包含一個或多個二極體，該一個或多個二極體被耦合在該節點與該第一匯流排之間。
9.    條款8之晶片，其中該第一匯流排包含接地匯流排。
10. 條款8或9之晶片，其中該一個或多個二極體處於從該節點到該第一匯流排的正向方向。
11. 條款8至10中任一項之晶片，其中該一個或多個二極體包含兩個或更多二極體之堆疊。
12. 條款1至3中任一項之晶片，其中該ESD電路包含虛擬電晶體，該虛擬電晶體之源極及閘極耦合到該第一匯流排，並且該虛擬電晶體之汲極被耦合到該節點。
13. 條款12之晶片，其中該虛擬電晶體包含PMOS電晶體，並且該第一匯流排包含電壓供應匯流排。
14. 條款12之晶片，其中該虛擬電晶體包含NMOS電晶體，並且該第一匯流排包含接地匯流排。
15. 條款1至3中任一項之晶片，其中該ESD電路包含： 箝位電晶體，被耦合在該節點與該第一匯流排之間；以及 觸發器裝置，被耦合到該箝位電晶體之閘極。
16. 條款15之晶片，其中該觸發器裝置包含電阻器-電容器（RC）瞬態檢測器。
17. 條款15或16之晶片，其中該箝位電晶體包含NMOS電晶體。
18. 條款15至17中任一項之晶片，進一步包含第二箝位電晶體，該第二箝位電晶體被耦合在該第一匯流排與第二匯流排之間，其中該觸發器裝置被耦合到該第二箝位電晶體之閘極。
19. 條款18之晶片，其中該第一匯流排包含接地匯流排，並且該第二匯流排包含電壓供應匯流排。
20. 一種晶片，包含： 焊墊； 介面電路，被耦合到該焊墊，其中該介面電路包括被耦合到該焊墊的電晶體； 觸發器裝置；以及 傳遞電路，具有第一輸入及輸出，該第一輸入被耦合到該觸發器裝置，該輸出被耦合到該電晶體之閘極。
21. 條款20之晶片，其中該介面電路包含驅動器，並且該傳遞電路具有被耦合到預驅動器的第二輸入。
22. 條款21之晶片，其中該傳遞電路被組態以在該第二輸入處接收來自該預驅動器的驅動信號並且將該驅動信號傳遞給該電晶體之閘極。
23. 條款22之晶片，其中該傳遞電路被組態以在該第一輸入處接收來自該觸發器裝置的觸發信號並且將該觸發信號傳遞給該電晶體之閘極。
24. 條款20之晶片，其中該傳遞電路具有第二輸入，該傳遞電路被組態以在該第二輸入處接收驅動信號或控制信號，並且該傳遞電路被組態以將該驅動信號或控制信號傳遞給該電晶體之閘極。
25. 條款24之晶片，其中該傳遞電路被組態以在該第一輸入處接收來自該觸發器裝置的觸發信號並且將該觸發信號傳遞給該電晶體之閘極。
26. 條款20之晶片，其中該介面電路包含阻抗匹配網路。
27. 條款26之晶片，其中： 該介面電路包含具有電阻器及電晶體的多個切片，該等切片之每一者包括該等電阻器中的相應電阻器及該等電晶體中的相應電晶體，該相應電阻器及該相應電晶體串聯耦合；以及 該傳遞電路之該輸出被耦合到該等切片中的該等電晶體之閘極。
28. 條款27之晶片，其中該傳遞電路具有第二輸入，該傳遞電路被組態以在該第二輸入處接收控制信號，並且該傳遞電路被組態以將該控制信號傳遞給該等切片中的該等電晶體之閘極。
29. 根據權項28之晶片，其中該傳遞電路被組態以：在該第一輸入處接收來自該觸發器裝置的觸發信號，並且將該觸發信號傳遞給該等切片中的該等電晶體之閘極。
30. 條款20至29中任一項之晶片，其中該傳遞電路包含以下之至少一者：OR閘、AND閘或NAND閘。
31. 條款20至30中任一項之晶片，進一步包含箝位電晶體，被耦合在第一匯流排與第二匯流排之間，其中該觸發器裝置被耦合到該箝位電晶體之閘極。
32. 條款31之晶片，其中，該第一匯流排包含電壓供應匯流排，並且該第二匯流排包含接地匯流排。
33. 條款20至32中任一項之晶片，其中該介面電路進一步包括電阻器，該電阻器被耦合在該焊墊與該電晶體之間。
34. 一種用於被耦合到焊墊的介面電路的靜電放電（ESD）保護之方法，其中該介面電路包括電晶體及電阻器，該電阻器被耦合在該焊墊與該電晶體之間，該方法包含： 在ESD事件期間，提供在節點與匯流排之間的電流路徑，其中該節點位於該電阻器與該電晶體之間。
35. 條款34之方法，其中該ESD事件包含充電裝置模型（CDM）事件。
36. 條款34或35之方法，其中提供該電流路徑包含正向偏壓被耦合在該節點與該匯流排之間的一個或多個二極體。
37. 條款36之方法，其中該一個或多個二極體包含兩個或多個堆疊二極體。
38. 條款34至37中任一項之方法，其中該匯流排包括電壓供應匯流排或接地匯流排。
39. 條款34至38中任一項之方法，其中該匯流排包括電壓供應匯流排，並且該方法進一步包含： 檢測該ESD事件；以及 響應於檢測到該ESD事件，開啟被耦合在該電壓供應匯流排與接地匯流排之間的箝位電晶體。
40. 條款34或35之方法，其中箝位電晶體被耦合在該節點與該匯流排之間，並且提供該電流路徑包含： 檢測該ESD事件；以及 回應於檢測到該ESD事件，開啟該箝位電晶體。
41. 條款40之方法，其中檢測該ESD事件包含使用電阻器-電容器（RC）瞬態檢測器來檢測該ESD事件。
42. 一種用於被耦合到焊墊的介面電路的靜電放電（ESD）保護之方法，其中該介面電路包括電晶體及電阻器，該電阻器被耦合在該焊墊與該電晶體之間，該方法包含： 檢測ESD事件；以及 回應於檢測到該ESD事件，開啟該電晶體。
43. 條款42之方法，其中檢測該ESD事件包含使用電阻器-電容器（RC）瞬態檢測器來檢測該ESD事件。
44. 條款42或43之方法，進一步包含利用資料信號或控制信號來驅動該電晶體之閘極。
45. 條款42至44中任一項之方法，其中： 檢測該ESD事件包含：基於該ESD事件來生成觸發信號；以及 開啟該電晶體包含：將該觸發信號傳遞給該電晶體之閘極。
46. 條款45之方法，其中生成該觸發信號包含使用電阻器-電容器（RC）瞬態檢測器來生成該觸發信號。
47. 條款45或46之方法，進一步包含將來自預驅動器的驅動信號傳遞給該電晶體之閘極。
48. 條款47之方法，其中該驅動信號包含資料信號或控制信號。
49. 條款47或48之方法，其中： 將該觸發信號傳遞給該電晶體之閘極包含：使用邏輯閘來將該觸發信號傳遞給該電晶體之閘極；以及 將該驅動信號傳遞給該電晶體之閘極包含：使用該邏輯閘來將該驅動信號傳遞給該電晶體之閘極。
50. 條款49之方法，其中該邏輯閘包括OR閘、AND閘或NAND閘。
51. 一種用於被耦合到焊墊的介面電路的靜電放電（ESD）保護之方法，其中該介面電路包括被耦合到該焊墊的電晶體，該方法包含： 將驅動信號傳遞給該電晶體之閘極。 基於ESD事件，生成觸發信號；以及 將該觸發信號傳遞給該電晶體之閘極。
52. 條款51之方法，其中生成該觸發信號包含使用電阻器-電容器（RC）瞬態檢測器來生成該觸發信號。
53. 條款51或52之方法，其中該驅動信號包含資料信號或控制信號。
54. 條款51至53中任一項之方法，其中將該驅動信號傳遞給該電晶體之閘極包含：使用邏輯閘來將該驅動信號傳遞給該電晶體之閘極。
55. 條款54之方法，其中將該觸發信號傳遞給該電晶體之閘極包含：使用該邏輯閘來將該觸發信號傳遞給該電晶體之閘極。
56. 條款54或55之方法，其中該邏輯閘包括OR閘、AND閘或NAND閘。
應理解，本公開內容不限於上面用於描述本公開內容之諸態樣的例示性術語。例如，I/O焊墊亦可被稱為介面焊墊、積體電路（IC）焊墊、針腳或另一術語。VDD匯流排亦可被稱為電壓供應匯流排、電壓供應軌或另一術語。VSS匯流排亦可被稱為接地匯流排或接地軌。
本文中使用諸如“第一”、“第二”等命名對元件的任何引用通常不限制彼等元件之數量或順序。反之，此等命名在本文中被用作在兩個或多個元件或元件之個例之間進行區分之方便方式。因此，對第一及第二元件的引用並不意謂只能採用兩個元件，或第一元件必須在第二元件之前。
在本公開內容內，用語“例示性”被用來意指“用作實例、個例或說明”。在本文中被描述為“例示性”的任何實施方式或態樣未必被解釋為比本公開內容之其他態樣更優選或有利。同樣，術語“態樣”並不要求本公開內容之所有態樣包括所討論的特徵、優點或操作模式。術語“大約”（如本文中關於陳述值或性質所使用的）旨在指示處於陳述值或性質之10%以內。
本公開內容之前記描述被提供以使本領域任何技術人員能夠製造或使用本公開內容。對於本領域技術人員來說，對本公開內容的各種修改將顯而易見，並且在不脫離本公開內容之精神或範疇的情況下，本文中所定義的一般原理可應用於其他變化。因此，本公開內容並非旨在限於本文中描述的實例，而應符合與本文中揭示的原理及新穎特徵一致的最寬範疇。
100:晶片 110:I/O焊墊 112:VDD匯流排 114:VSS匯流排 116:第一二極體 118:第二二極體 120:箝位裝置 130:驅動器 132、134:驅動器電晶體 135:輸出 R1:第一電阻器（電壓降Vr1） R2:第二電阻器（電壓降Vr2） 162:VDD焊墊 164:VSS焊墊 Rvdd、Rvss:電阻 210:主要電流路徑 215:汲極-主體二極體 220:次要電流路徑 Vpad:焊墊電壓 310、350、410、450:次要ESD電路 315、355、415、455:節點 320、360、420、460:第一二極體 322、422:次要電流路徑 325、365、425、465:第二二極體 430、470:第三二極體 510、550、610、650:次要ESD電路 515、555、615、655:節點 520、560:PMOS電晶體 522、624:次要電流路徑 530、570:NMOS電晶體 620、660、720、820:觸發器裝置 622、662、722、822:輸出 630、670:箝位電晶體 832:電阻器 834:電容器 836:節點 838:RC瞬態檢測器 840:反相器 842:輸入 844:輸出 910:箝位電晶體 1020、1120:觸發器裝置 1022:輸出 1030:預驅動器電路 1040:傳遞電路 1042:第一輸入 1044:第二輸入 1046:輸出 1050:OR閘 1052、1152:次要電流路徑 1122:第一輸出 1124:第二輸出 1130:第二反相器 1132:輸入 1134:輸出 1140:第二傳遞電路 1142:第一輸入 1144:第二輸入 1148:輸出 1150:AND閘 1200:晶片 1210:第一焊墊 1212、1217:ESD二極體 1215:第二焊墊 1220:觸發器裝置 1222:箝位電晶體 1224:反相器 1225:節點 1226:電阻器 1227:輸出 1228:電容器 1230:第一阻抗匹配網路 1232-1、1232-2、1232-3:切片 1234-1、1234-2、1234-3:電阻器 1236-1、1236-2、1236-3:電晶體 1240:第二阻抗匹配網路 1242-1、1242-2、1242-3:切片 1244-1、1244-2、1244-3:電阻器 1246-1、1246-2、1246-3:電晶體 1252、1254、1256:傳遞電路 1260:電晶體 1310、1350、1410:次要ESD電路 R:電阻器（電壓降Vr） 1405:節點 1420、1430:觸發器裝置 1510:第一二極體 1520:第二二極體 1515、1525:二極體 1530:電流路徑 1700、1800、1900:方法 1710、1810、1820:方塊 1910、1920、1930:方塊
圖1示出了根據本公開內容之某些態樣的包括ESD保護電路的晶片之實例。
圖2示出了根據本公開內容之某些態樣的反充電裝置模型（CDM）事件期間的電流路徑之實例。
圖3示出了根據本公開內容之某些態樣的包括一個或多個二極體的次要ESD電路之實例。
圖4A示出了根據本公開內容之某些態樣的包括一個或多個二極體的次要ESD電路之另一實例。
圖4B示出了根據本公開內容之某些態樣的包括堆疊二極體的次要ESD電路之實例。
圖5示出了根據本公開內容之某些態樣的包括用作二極體的一個或多個虛擬電晶體的次要ESD電路之實例。
圖6示出了根據本公開內容之某些態樣的包括箝位裝置的次要ESD電路之實例。
圖7示出了根據本公開內容之某些態樣的其中觸發器裝置由兩個箝位電晶體共用的實例。
圖8示出了根據本公開內容之某些態樣的觸發器裝置之例示性實施方式。
圖9示出了根據本公開內容之某些態樣的其中多個箝位電晶體共用觸發器裝置的實例。
圖10示出了根據本公開內容之某些態樣的其中ESD保護被併入驅動器的實例。
圖11示出了根據本公開內容之某些態樣的其中ESD保護被併入驅動器的另一實例。
圖12示出了根據本公開內容之某些態樣的其中ESD保護被併入阻抗匹配網路的實例。
圖13從概念上概括了根據本公開內容之各個態樣的例示性ESD保護方案。
圖14示出了根據本公開內容之某些態樣的其中驅動器電晶體共用共同電阻器的實例。
圖15示出了根據本公開內容之某些態樣的包括從焊墊到接地的正向二極體的ESD保護電路之實例。
圖16示出了根據本公開內容之某些態樣的包括從焊墊到接地的正向二極體之堆疊的ESD保護電路之另一實例。
圖17係繪示了根據本公開內容之某些態樣的用於介面電路的ESD保護之例示性方法的流程圖。
圖18係繪示了根據本公開內容之某些態樣的用於介面電路的ESD保護之另一例示性方法的流程圖。
圖19係繪示了根據本公開內容之某些態樣的用於介面的ESD保護之又一例示性方法的流程圖。
100:晶片
110:I/O焊墊
112:VDD匯流排
114:VSS匯流排
116:第一二極體
118:第二二極體
120:箝位裝置
130:驅動器
132、134:驅動器電晶體
135:輸出
R1:第一電阻器(電壓降Vr1)
R2:第二電阻器(電壓降Vr2)
162:VDD焊墊
164:VSS焊墊
Rvdd、Rvss:電阻
210:主要電流路徑
220:次要電流路徑
Vpad:焊墊電壓
1310、1350:次要ESD電路

Claims (45)

  1. 一種晶片，包含： 焊墊； 介面電路，被耦合到該焊墊，其中該介面電路包括： 電晶體；以及 電阻器，被耦合在該焊墊與該電晶體之間；以及 靜電放電（ESD）電路，被耦合到在該電阻器與該電晶體之間的節點，其中該ESD電路被組態以在ESD事件期間提供在該節點與第一匯流排之間的電流路徑。
  2. 如請求項1之晶片，其中該介面電路包含驅動器。
  3. 如請求項1之晶片，其中該電晶體包含NMOS電晶體。
  4. 如請求項1之晶片，其中該ESD電路包含二極體，該二極體被耦合在該節點與該第一匯流排之間。
  5. 如請求項4之晶片，其中該第一匯流排包含電壓供應匯流排。
  6. 如請求項4之晶片，進一步包含箝位裝置，該箝位裝置被耦合在該第一匯流排與第二匯流排之間。
  7. 如請求項6之晶片，其中該第一匯流排包含電壓供應匯流排，並且該第二匯流排包含接地匯流排。
  8. 如請求項1之晶片，其中該ESD電路包含一個或多個二極體，該一個或多個二極體被耦合在該節點與該第一匯流排之間。
  9. 如請求項8之晶片，其中該第一匯流排包含接地匯流排。
  10. 如請求項9之晶片，其中該一個或多個二極體處於從該節點到該第一匯流排的正向方向。
  11. 如請求項10之晶片，其中該一個或多個二極體包含兩個或更多二極體之堆疊。
  12. 如請求項1之晶片，其中該ESD電路包含虛擬電晶體，該虛擬電晶體之源極及閘極被耦合到該第一匯流排，並且該虛擬電晶體之汲極被耦合到該節點。
  13. 如請求項12之晶片，其中該虛擬電晶體包含PMOS電晶體，並且該第一匯流排包含電壓供應匯流排。
  14. 如請求項12之晶片，其中該虛擬電晶體包含NMOS電晶體，並且該第一匯流排包含接地匯流排。
  15. 如請求項1之晶片，其中該ESD電路包含： 箝位電晶體，被耦合在該節點與該第一匯流排之間；以及 觸發裝置，被耦合到該箝位電晶體之閘極。
  16. 如請求項15之晶片，其中該觸發裝置包含電阻-電容（RC）瞬態檢測器。
  17. 如請求項15之晶片，其中該箝位電晶體包含NMOS電晶體。
  18. 如請求項15之晶片，進一步包含第二箝位電晶體，該第二箝位電晶體被耦合在該第一匯流排與第二匯流排之間，其中該觸發裝置被耦合到該第二箝位電晶體之閘極。
  19. 如請求項18之晶片，其中該第一匯流排包含接地匯流排，並且該第二匯流排包含電壓供應匯流排。
  20. 一種晶片，包含： 焊墊； 介面電路，被耦合到該焊墊，其中該介面電路包括被耦合到該焊墊的電晶體； 觸發裝置；以及 傳遞電路，具有第一輸入及輸出，該第一輸入被耦合到該觸發裝置，該輸出被耦合到該電晶體之閘極。
  21. 如請求項20之晶片，其中該介面電路包含驅動器，並且該傳遞電路具有被耦合到預驅動器的第二輸入。
  22. 如請求項21之晶片，其中該傳遞電路被組態以在該第二輸入處接收來自該預驅動器的驅動信號並且將該驅動信號傳遞給該電晶體之閘極。
  23. 如請求項22之晶片，其中該傳遞電路被組態以在該第一輸入處接收來自該觸發裝置的觸發信號並且將該觸發信號傳遞給該電晶體之閘極。
  24. 如請求項20之晶片，其中該傳遞電路具有第二輸入，該傳遞電路被組態以在該第二輸入處接收驅動信號或控制信號，並且該傳遞電路被組態以將該驅動信號或該控制信號傳遞給該電晶體之閘極。
  25. 如請求項24之晶片，其中該傳遞電路被組態以在該第一輸入處接收來自該觸發裝置的觸發信號並且將該觸發信號傳遞給該電晶體之閘極。
  26. 如請求項20之晶片，其中該介面電路包含阻抗匹配網路。
  27. 如請求項26之晶片，其中： 該介面電路包含具有電阻器及電晶體的多個切片，該等切片之每一者包括該等電阻器之一相應電阻器及該等電晶體之一相應電晶體，該相應電阻器及該相應電晶體串聯耦合； 並且 該傳遞電路之輸出被耦合到該等切片中的該等電晶體之閘極。
  28. 如請求項27之晶片，其中該傳遞電路具有第二輸入，該傳遞電路被組態以在該第二輸入處接收控制信號，並且該傳遞電路被組態以將該控制信號傳遞給該等切片中的該等電晶體之閘極。
  29. 如請求項28之晶片，其中該傳遞電路被組態以：在該第一輸入處接收來自該觸發裝置的觸發信號，並且將該觸發信號傳遞給該等切片中的該等電晶體之閘極。
  30. 如請求項20之晶片，其中該傳遞電路包含以下之至少一者：或閘、及閘或反及閘。
  31. 如請求項20之晶片，進一步包含箝位電晶體，該箝位電晶體被耦合在第一匯流排與第二匯流排之間，其中該觸發裝置被耦合到該箝位電晶體之閘極。
  32. 如請求項31之晶片，其中該第一匯流排包含電壓供應匯流排，並且該第二匯流排包含接地匯流排。
  33. 如請求項20之晶片，其中該介面電路進一步包括電阻器，該電阻器被耦合在該焊墊與該電晶體之間。
  34. 一種用於介面電路的靜電放電（ESD）保護之方法，該介面電路被耦合到焊墊，其中該介面電路包括電晶體及電阻器，該電阻器被耦合在該焊墊與該電晶體之間，該方法包含： 在ESD事件期間，提供在節點與匯流排之間的電流路徑，其中該節點位於該電阻器與該電晶體之間。
  35. 如請求項34之方法，其中提供該電流路徑包含正向偏壓被耦合在該節點與該匯流排之間的一個或多個二極體。
  36. 如請求項34之方法，其中箝位電晶體被耦合在該節點與該匯流排之間，並且提供該電流路徑包含： 檢測該ESD事件；以及 回應於檢測到該ESD事件，開啟該箝位電晶體。
  37. 一種用於介面電路的靜電放電（ESD）保護之方法，該介面電路被耦合到焊墊，其中該介面電路包括電晶體及電阻器，該電阻器被耦合在該焊墊與該電晶體之間，該方法包含： 檢測ESD事件；以及 回應於檢測到該ESD事件，開啟該電晶體。
  38. 如請求項37之方法，進一步包含利用資料信號或控制信號來驅動該電晶體之閘極。
  39. 如請求項37之方法，其中： 檢測該ESD事件包含：基於該ESD事件來生成觸發信號；以及 開啟該電晶體包含：將該觸發信號傳遞給該電晶體之閘極。
  40. 如請求項39之方法，其中生成該觸發信號包含：使用電阻-電容（RC）瞬態檢測器來生成該觸發信號。
  41. 如請求項39之方法，進一步包含將來自預驅動器的驅動信號傳遞給該電晶體之閘極。
  42. 如請求項41之方法，其中： 將該觸發信號傳遞給該電晶體之閘極包含：使用邏輯閘來將該觸發信號傳遞給該電晶體之閘極；以及 將該驅動信號傳遞給該電晶體之閘極包含：使用該邏輯閘來將該驅動信號傳遞給該電晶體之閘極。
  43. 一種用於介面電路的靜電放電（ESD）保護之方法，該介面電路被耦合到焊墊，其中該介面電路包括被耦合到該焊墊的電晶體，該方法包含： 將驅動信號傳遞給該電晶體之閘極； 基於ESD事件，生成觸發信號；以及 將該觸發信號傳遞給該電晶體之閘極。
  44. 如請求項43之方法，其中將該驅動信號傳遞給該電晶體之閘極包含：使用邏輯閘來將該驅動信號傳遞給該電晶體之閘極。
  45. 如請求項44之方法，其中將該觸發信號傳遞給該電晶體之閘極包含：使用該邏輯閘來將該觸發信號傳遞給該電晶體之閘極。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021090688A1 (ja) * 2019-11-06 2021-05-14 株式会社ソシオネクスト 半導体集積回路装置
KR102840163B1 (ko) * 2020-08-25 2025-07-29 엘지디스플레이 주식회사 디스플레이 장치
US11862625B2 (en) * 2021-07-01 2024-01-02 Nxp Usa, Inc. Area-efficient ESD protection inside standard cells
US20230066908A1 (en) * 2021-08-31 2023-03-02 Innolux Corporation Electronic device
US11848278B2 (en) * 2021-10-14 2023-12-19 Nanya Technology Corporation Package device comprising electrostatic discharge protection element
US11955796B2 (en) * 2022-04-29 2024-04-09 Apple Inc. Electrostatic discharge network for driver gate protection
US11923764B1 (en) * 2022-08-10 2024-03-05 Texas Instruments Incorporated Electrostatic discharge circuit for switching mode power supply
TWI866614B (zh) * 2023-11-16 2024-12-11 立積電子股份有限公司 電晶體堆疊電路
KR20250091590A (ko) 2023-12-14 2025-06-23 의료법인 성광의료재단 아스파르트산을 포함하는 말초동맥질환의 예방 또는 치료용 약학적 조성물
CN118825933B (zh) * 2024-08-06 2025-06-03 无锡英迪芯微电子科技股份有限公司 一种静电保护电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4037140A (en) * 1976-04-14 1977-07-19 Rca Corporation Protection circuit for insulated-gate field-effect transistors (IGFETS)
US5430595A (en) * 1993-10-15 1995-07-04 Intel Corporation Electrostatic discharge protection circuit
US6369994B1 (en) * 1998-07-31 2002-04-09 International Business Machines Corporation Method and apparatus for handling an ESD event on an SOI integrated circuit
JP2001185686A (ja) * 1999-12-24 2001-07-06 Seiko Epson Corp 半導体集積装置
US20040080356A1 (en) * 2002-10-25 2004-04-29 Hareland Scott A. Compact input/output signal driver for electrostatic discharge protection
JP2008305852A (ja) * 2007-06-05 2008-12-18 Toshiba Corp 半導体装置
JP4990123B2 (ja) * 2007-12-28 2012-08-01 株式会社日立製作所 出力バッファ回路及び伝送方法
US8760188B2 (en) * 2011-06-30 2014-06-24 Silicon Image, Inc. Configurable multi-dimensional driver and receiver
US8929040B2 (en) * 2013-01-31 2015-01-06 International Business Machines Corporation ESD protection device for SST transmitter
US9058886B2 (en) * 2013-03-22 2015-06-16 Kabushiki Kaisha Toshiba Power supply circuit and protection circuit
US9628063B2 (en) * 2013-03-27 2017-04-18 Cirrus Logic, Inc. Asymmetrically-switched modulation scheme
US9570809B2 (en) * 2013-06-06 2017-02-14 Qualcomm Incorporated Techniques for designing millimeter wave printed dipole antennas
US20150380397A1 (en) * 2014-06-27 2015-12-31 Apple Inc. ESD Protection for Advanced CMOS Processes
US10892258B2 (en) * 2019-01-04 2021-01-12 Nxp B.V. ESD-robust stacked driver

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Publication number Publication date
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