TWI423425B - 用於一多電壓系統的靜電放電保護裝置 - Google Patents

Description

用於一多電壓系統的靜電放電保護裝置

本發明係指一種用於一多電壓系統的靜電放電保護裝置，尤指一種藉由疊接多級低壓或中壓電源箝制元件來增加導通效率及減少電路面積的靜電放電保護裝置。

隨著科技進步，積體電路製程技術也隨之不斷精進。如熟悉積體電路技術者所知，各種電子電路可集積/成形於晶片上，而為了要使晶片能接收外界的電壓源(例如偏壓電源)，並能與外界其他電路/晶片交換資料，晶片上會設有導電的接墊(pad)。譬如說，為了傳輸偏壓電壓，晶片上可設有電源接墊(power pad)。除此之外，在晶片上也設有訊號接墊(signal pad)，亦即輸入/輸出墊(I/O pad)，用以接收輸入訊號及/或發出輸出訊號。

這些導電的接墊能使晶片得以和外界其他電路/晶片連接。然而，當晶片在封裝、測試、運輸、加工、等過程中，這些接墊也很容易因為與外界的靜電電源接觸，而將靜電的不當電力傳導至晶片內部，並進而導致晶片內部電路的損毀，這種現象即為所謂的靜電放電(Electro-Static Discharge，ESD)。因此，用來保護積體電路免受靜電放電損害之靜電放電保護電路(ESD protection circuit)，也因此隨著積體電路製程之進步而變得更加重要。

通常在晶片的各接墊之間會設置有靜電放電防護電路。此靜電放電防護電路的基本功能是，當晶片的兩接墊間誤觸靜電電源時，靜電放電防護電路可在兩接墊間導通一個低阻抗的電流路徑，使靜電電源放電的電流能優先從此一電流路徑流過而不會流入至晶片的其他內部電路；這樣一來，就能保護晶片中的其他內部電路不受靜電放電影響或由於大量的靜電放電電流(ESD current)而導致損壞。

請參閱第1圖，第1圖為習知技術中具有靜電放電保護電路的積體電路100的示意圖。如圖1所示，積體電路100包括第一電源接墊101、第二電源接墊102、信號接墊103、內部電路(internal circuit)110、兩二極體(diode)121、122以及電源箝制(power clamp)電路130。電源箝制電路130作為第一電源接墊101(VDD)與第二電源接墊102(VSS)之間的ESD保護電路。此外，在第1圖中，二極體121用以在信號接墊103與第一電源接墊101之間形成ESD保護電路，而二極體122用來形成在信號接墊103與第二電源接墊102之間的ESD保護電路。

其中，電源箝制電路130包括一閘極接地(gate-grounded)的N型金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體132以及一閘極供電(gate-powered)的P型金屬氧化物半導體電晶體134。在習知技術中，電源箝制電路130也可僅使用柵極接地的N型金屬氧化物半導體電晶體132或柵極接電的P型金屬氧化物半導體電晶體134兩者其中之一，或同時使用這兩者來加以實施。

然而，在多電源供應系統的積體電路中，特別是在電壓不完全相同的系統中，例如5伏特/12伏特/32伏特的應用，在積體電路內部的電源系統常常需要分別使用靜電放電保護電路以將靜電導往地端消散，此種傳統架構不但消耗面積且各個電源系統之間缺乏有效的導通路徑。

舉例來說，請參考第2圖，第2圖係習知用於多電源供應系統之一靜電放電保護電路200的架構示意圖。在第2圖中，積體電路具有三組不同的電源系統，分別以電源接墊201、202、203，以及相對應的地端接墊HVG、MVG、LVG表示。在此情形下，靜電放電保護電路200包含有三組電源箝制電路21、22、23，分別對電源接墊201、202、203及相對應的地端接墊HVG、MVG、LVG提供靜電放電保護。此外，為了隔絕跨電源組間的雜訊耦合，三組電源系統的地端之間需透過地端阻隔元件GC1、GC2相連接。地端阻隔元件GC1、GC2可以是阻隔電阻(blocking resistance)或可雙向導通的串接二極體(bi-directional diode strings)，其係本領域具通常知識者所知，於此不多加贅述。

當高壓電源接墊201遭受到靜電，而需要從低壓電源接墊203放電時，靜電放電路徑會從高壓電源接墊201透過電源箝制電路21導通至高壓地端接墊HVG，再自高壓地端接墊HVG透過地端阻隔元件GC1、GC2導通至低壓地端接墊LVG，最後，再自低壓地端接墊LVG導通至低壓電源接墊203。就一般情況而言，高壓電源箝制電路21係由高壓元件組成，因其導通電壓較高，導通阻值較大，加以所產生的靜電放電路徑較長，造成導通效率較為不佳。因此，高壓的靜電保護電路，在相同的靜電防護能力要求下，需要較大的面積。

另一方面，在傳統設計上，低壓電源系統與高壓電源系統之間可能會加上一二極體，以提供低壓電源系統在靜電發生時往高壓電源系統宣洩的路徑，如第2圖所示的二極體D3、D4。在此情形下，當積體電路在開始被供電的時候，若先供應低壓電源，則中壓電源系統處於浮接狀態(floating)，極易造成自低壓電源接墊203透過二極體D3到中壓電源接墊MV的電流導通路徑，而產生開機瞬間的大電流。

簡言之，在積體電路內部的電源系統常常需要分別使用靜電放電保護電路以將靜電導往地端消散，不但消耗面積且各個電源系統之間缺乏有效的導通路徑，並且高壓元件組成的高壓電源箝制電路有效率不佳的問題存在。此外，對於傳統電路架構來說，若開機順序錯誤，極易因二極體順偏造成自低壓電源系統到高壓電源的導通路徑，而造成開機瞬間的大電流。

因此，本發明之主要目的即在於提供一種用於一多電壓系統的靜電放電保護裝置。

本發明揭露一種用於一多電壓系統的靜電放電保護裝置。該靜電放電保護裝置包含有一第一電路區塊、一第二電路區塊、一第一電源箝制電路及一第二電源箝制電路。該第一電路區塊操作於一第一電源電壓。該第二電路區塊操作於一第二電源電壓，該第二電源電壓大於該第一電源電壓。該第一電源箝制電路耦接於該第一電路區塊，具有一崩潰電壓介於該第一電源電壓及該第二電源電壓之間，及一維持電壓大於或等於該第一電源電壓。該第二電源箝制電路疊接於該第一電源箝制電路，並耦接於該第二電路區塊，該第二電源箝制電路與該第一電源箝制電路之崩潰電壓總和大於該第二電源電壓，該第二電源箝制電路與該第一電源箝制電路之維持電壓總和大於或等於該第二電源電壓。

請參考第3圖，第3圖為本發明用於一多電壓系統之一靜電放電保護裝置300之示意圖。靜電放電保護裝置300包含有電路區塊BLK1、BLK2，及電源箝制電路31、32。電路區塊BLK1、BLK2分別操作於電源電壓LV及MV，其中電源電壓MV大於電源電壓LV。電源箝制電路31耦接於電路區塊BLK1，而電源箝制電路32則耦接於電路區塊BLK2，並疊接於電源箝制電路31。電源箝制電路31具有介於電源電壓MV及LV之間之一崩潰電壓(breakdown voltage)，且具有大於或等於電源電壓LV之一維持電壓(holding voltage)。此外，電源箝制電路31與32之崩潰電壓總和大於電源電壓MV，而電源箝制電路31與32同時導通時具有大於或等於電源電壓MV之一維持電壓。

換言之，於電路區塊BLK1遭受大於電源箝制電路31之崩潰電壓之一靜電放電事件時，電源箝制電路31會崩潰導通，並將電源電壓LV箝制於電源箝制電路31之維持電壓；而於電路區塊BLK2遭受大於電源箝制電路32與31之崩潰電壓總和之一靜電放電事件時，電源箝制電路32與31會同時崩潰導通，並將電源電壓MV箝制於電源箝制電路32與31之維持電壓總和。

也就是說，本發明係以疊接多級電源箝制電路的方式，分別為不同的電源系統提供靜電放電保護。因此，本發明可使用保護能力較好的低壓元件或中壓元件，達到高壓電源箝制電路所需要的導通電壓及維持電壓。如此一來，可達到節省電路面積及提高效率的優點。當然，串疊的每一電源箝制電路可視實際需求，彼此可以全部相同、部分相同或完全不同，其皆屬本發明之範圍。

舉例來說，請參考第4圖，第4圖為本發明實施例一靜電放電保護裝置400之示意圖。在第4圖中，積體電路包含有三組不同的電壓系統，分別以電路區塊BLK1～BLK3表示。電路區塊BLK1～BLK3分別操作於一高壓電源電壓HV、一中壓電源電壓MV及一低壓電源電壓LV，例如32伏特、12伏特及5伏特，且各自包含有一內部電路410、420、430，一接墊411、421、431，及二極體HVP、MVP、LVP及HVN、MVN、LVN。若電路區塊BLK1～BLK3為電源供應電路，則接墊411、421、431分別為一電源接墊，用來輸出電源電壓LV、MV及HV。而二極體HVP、MVP、LVP及HVN、MVN、LVN則用來作為接墊411、421、431至其他電壓系統及地端的靜電放電保護電路。

在此情形下，靜電放電保護裝置400用來對電路區塊BLK1～BLK3提供靜電放電保護，其可由疊接的電源箝制元件PC1～PC4組成。其中，每一電源箝制元件可由靜電保護效率較高的低壓元件或中壓元件實現。其中，電源箝制元件PC1～PC4形成高壓電路區塊BLK1之電源箝制電路，電源箝制元件PC2及PC1形成中壓電路區塊BLK2之電源箝制電路，而電源箝制元件PC1則為低壓電路區塊BLK3之電源箝制電路。

舉例來說，若低壓元件(例如5伏元件)的崩潰電壓為10伏特，維持電壓為8伏特，則串疊四級的低壓元件PC1～PC4可形成一導通電壓為40伏特，維持電壓為32伏特的高壓電源箝制電路，且其中內含一组導通電壓為20伏特，維持電壓為16伏特的中壓電源箝制電路(低壓元件PC1及PC2)，及一组導通電壓為10伏特，維持電壓為8伏特的低壓電源箝制電路(低壓元件PC1)。

當高壓電源接墊411遭受到靜電，而需要從低壓電源接墊431放電時，如第4圖所示，靜電放電路徑會從電源接墊411→ 二極體HVP(順偏)→ 電源箝制元件PC4～PC2→ 二極體LVP(逆偏)→ 電源接墊431。此導通路徑僅需透過三級串接的電源箝制元件(以5伏元件為例，導通電壓約為30伏特)，加上逆偏的二極體LVP(約10伏特)，而非透過二極體HVN(以40伏元件為例，其導通電壓通常遠大於50伏特，如60伏特)至地端，再經由二極體LVN順偏至低壓電源接墊431。因此，透過疊接低壓元件所形成之靜電保護電路可有效地降低導通電壓，而提高靜電放電保護能力。類似的導通路徑也可以發生在中壓對低壓、或是高壓對中壓的情況上。

因此，相較於習知技術需分別使用高壓元件、中壓元件及低壓元件來實現不同電壓系統的電源箝制電路，本發明藉由多級串疊的低壓元件同時形成不同電壓系統的電源箝制電路，不僅可以減少電路面積，亦可提高靜電放電的保護效率。

此外，本發明同時亦可避免上電順序不同造成的開機大電流。當積體電路開始被供電時，即使先供應低壓電源，由於二極體HVP及MVP對於低壓系統來說為逆偏，因此電流將無法流進中壓系統及高壓系統，而可避免開機瞬間造成的大電流。

值得注意的是，串疊的電源箝制元件PC1、PC2、PC3、PC4並不需要全為同一種類型的元件，而可根據應用電壓的需求進行調整，例如：在5伏特/12伏特/32伏特的系統中，電源箝制元件PC1～PC4皆可藉由5伏元件實現。然而，若在5伏特/12伏特/36伏特的系統中，則可改為利用12V元件(崩潰電壓為26伏特)來實現電源箝制元件PC3，並省略電源箝制元件PC4。透過如此彈性的設計，將可以得到更佳的靜電放電防護能力，及達到最小的電路面積。

此外，二極體HVP/MVP/LVP的數量並不為單一固定，而可依照耐壓或維持電壓的需求做出調整。舉例來說，請參考第6圖，第6圖為本發明另一實施例一靜電放電保護裝置600之示意圖。若靜電放電保護裝置600係應用於為一5伏特/12伏特/32伏特系統，當高壓系統需要增大維持電壓的安全邊際時，可適當的增加一至多個二極體HVP1至電路區塊BLK1中。當靜電發生在電源接墊611時，由於二極體HVP及HVP1皆操作在順偏模式，因此並不會降低電源箝制電路的靜電防護能力。此外，所增加的二極體HVP1也可以由高壓的MOS元件來進行實現。

簡言之，本發明提出一種用於多電源系統之靜電放電保護電路，其可同時達到節省面積以及提高效率的兩項優點，且無需考量開機順序的問題。

當然，除了上述多電源供應系統的應用之外，本發明靜電放電保護裝置另可應用在其他的多電壓系統中。舉例來說，請參考第5圖，第5圖為本發明另一實施例一靜電放電保護裝置500之示意圖。在第5圖中，電路區塊BLK1～BLK3分別為操作於一高壓電源電壓HV、一中壓電源電壓MV及一低壓電源電壓LV之輸出級電路。換言之，接墊511、521、531不為傳輸偏壓電壓之電源接墊，而為輸出訊號之訊號接墊，或稱為輸入/輸出墊。在此情形下，每一電路區塊另包含有一電源接墊，耦接於內部電路510～530，用來接收電源電壓HV、MV及LV。

在第5圖中，當靜電發生在信號接墊511而欲往低壓電源接墊532導通時，靜電放電路徑為信號接墊511→ 二極體HVP(順偏)→ 電源箝制元件PC4～PC2→ 電源接墊532。此導通路徑僅需透過3級串疊的PC(以5伏元件為例，導通電壓約為30伏特)，而非透過高壓元件HVN導通(以40伏元件為例，導通電壓通常遠大於50伏特，如60伏特)至地端，再經由LVN順偏至LV Pin。如此一來本發明可有效地降低導通電壓，而提高靜電放電保護能力。類似的導通路徑也可以發生在中壓對低壓、或是高壓對中壓的情況上。

請繼續參考第7圖，第7圖為本發明又一實施例一靜電放電保護裝置700之示意圖。靜電放電保護裝置700係結合靜電放電保護裝置400及500之一實施例。相較於第4圖及第5圖，靜電放電保護裝置700係將靜電放電保護裝置400中之低壓電路區塊BLK3以第5圖之樣式取代，此亦為一般電壓升壓電路所常見之架構。如此相對應變化亦屬本發明之範圍。

熟悉此項技術者應可以理解，本發明中的高壓元件和低壓元件之定義可以用電晶體的臨界電壓(Threshold Voltage)、電晶體的閘極氧化層厚度(Gate Oxide thickness)、電晶體的接面崩潰電壓(Junction Breakdown Voltage)、電晶體的阱摻雜密度(Well Doping Density)、電晶體的靜態漏電流(Static Leakage Current)或上述的任一組合來加以定義。以上所述實施例中，低壓元件和高壓元件(亦即放電電晶體)係由相同的半導體製程製作，於其它實施例中，其亦可由不同的半導體製程來分別製作，皆屬於本發明之範疇所在。

綜上所述，本發明係藉由串疊多級低壓元件來形成不同電壓系統的電源箝制電路，相較於習知技術需分別使用高壓元件、中壓元件及低壓元件來實現不同電壓系統的電源箝制電路，本發明不僅可以節省電路面積，亦可提高靜電放電的保護效率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．積體電路

101、102、201、202、203、411、421、431．．．電源接墊

103、511、521、531．．．信號接墊

110、410～430、510～530、610～630．．．內部電路

121、122、D3、D4、HVP、MVP、LVP、HVN、MVN、LVN、HVP1．．．二極體

130、21、22、23、31、32．．．電源箝制電路

200．．．靜電放電保護電路

GC1、GC2．．．阻隔元件

300、400、500、600、700．．．靜電放電保護裝置

BLK1、BLK2、BLK3．．．電路區塊

LV、MV、HV．．．電源電壓

PC1～PC4．．．電源箝制元件

第1圖為習知技術中具有靜電放電保護電路之一積體電路的示意圖。

第2圖係習知用於多電源供應系統之一靜電放電保護電路的架構示意圖。

第3圖為本發明用於一多電壓系統之一靜電放電保護裝置之示意圖。

第4圖至第7圖為本發明實施例一靜電放電保護裝置之示意圖。

31、32．．．電源箝制電路

300．．．靜電放電保護裝置

BLK1、BLK2．．．電路區塊

LV、MV．．．電源電壓

Claims (15)

1. 一種用於一多電壓系統的靜電放電保護裝置，包含有：一第一電路區塊，操作於一第一電源電壓；一第二電路區塊，操作於一第二電源電壓，該第二電源電壓大於該第一電源電壓；一第一電源箝制電路，耦接於該第一電路區塊，具有一崩潰電壓介於該第一電源電壓及該第二電源電壓之間，及一維持電壓大於或等於該第一電源電壓；以及一第二電源箝制電路，疊接於該第一電源箝制電路，並耦接於該第二電路區塊，該第二電源箝制電路與該第一電源箝制電路之崩潰電壓總和大於該第二電源電壓，該第二電源箝制電路與該第一電源箝制電路之維持電壓總和大於或等於該第二電源電壓。
2. 如請求項1所述之靜電保護裝置，其中該第一電源箝制電路與該第二電源箝制電路具有相同之崩潰電壓及維持電壓。
3. 如請求項1所述之靜電保護裝置，其中該第一電源箝制電路與該第二電源箝制電路具有相異之崩潰電壓及維持電壓。
4. 如請求項1所述之靜電保護裝置，其中該第一電源箝制電路與該第二電源箝制電路分別由至少一電源箝制元件組成。
5. 如請求項4所述之靜電保護裝置，其中每一電源箝制元件皆為低壓元件。
6. 如請求項1所述之靜電保護裝置，其中於該第一電路區塊遭受大於該第一電源箝制電路之崩潰電壓之一靜電放電事件時，該第一電源箝制電路崩潰導通，並將該第一電源電壓箝制於該第一電源箝制電路之維持電壓。
7. 如請求項1所述之靜電保護裝置，其中於該第二電路區塊遭受大於該第二電源箝制電路與該第一電源箝制電路之崩潰電壓總和之一靜電放電事件時，該第一電源箝制電路與該第二電源箝制電路同時崩潰導通，並將該第二電源電壓箝制於該第二電源箝制電路與該第一電源箝制電路之維持電壓總和。
8. 如請求項1所述之靜電保護裝置，其中該第一電路區塊包含有：一第一內部電路；一第一接墊，耦接於該第一內部電路；以及一第一二極體，具有一正端耦接於該第一接墊，及一負端耦接於該第一電源箝制電路。
9. 如請求項8所述之靜電保護裝置，其中該第一接墊係一信號接墊。
10. 如請求項9所述之靜電保護裝置，其中該第一電路區塊另包含有一電源接墊，耦接於該第一二極體之該負端及該第一電源箝制電路，用來接收該第一電源電壓。
11. 如請求項8所述之靜電保護裝置，其中該第一接墊係一電源接墊，用來接收該第一電源電壓。
12. 如請求項1所述之靜電保護裝置，其中該第二電路區塊包含有：一第二內部電路；一第二接墊，耦接於該第二內部電路；以及一第二二極體，具有一正端耦接於該第二接墊，及一負端耦接於該第二電源箝制電路。
13. 如請求項12所述之靜電保護裝置，其中該第二接墊係一信號接墊。
14. 如請求項13所述之靜電保護裝置，其中該第二電路區塊另包含有一電源接墊，耦接於該第二二極體之該負端及該第二電源箝制電路，用來接收該第二電源電壓。
15. 如請求項12所述之靜電保護裝置，其中該第二接墊係一電源接墊，用來接收該第二電源電壓。