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TWI681551B - 用於處理晶片、製造儲存結構以及處理3d-nand結構的方法 - Google Patents

用於處理晶片、製造儲存結構以及處理3d-nand結構的方法 Download PDF

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TWI681551B
TWI681551B TW108110442A TW108110442A TWI681551B TW I681551 B TWI681551 B TW I681551B TW 108110442 A TW108110442 A TW 108110442A TW 108110442 A TW108110442 A TW 108110442A TW I681551 B TWI681551 B TW I681551B
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王玉岐
張文傑
宋宏光
劉立芃
任連娟
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大陸商長江存儲科技有限責任公司
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Abstract

在公開的方法中，在微結構上形成遮罩。該遮罩包括定位於所述微結構的第一區域之上的第一圖案以及定位於所述微結構的第二區域之上的第二圖案。進行第一蝕刻製程以根據遮罩中形成的第一和第二圖案來蝕刻微結構。第一蝕刻製程分別將遮罩的第一和第二圖案轉移到微結構的第一和第二區域中。接下來在遮罩的定位於微結構的第一區域之上的第一圖案之上形成保護層。在形成保護層時，進行第二蝕刻製程以蝕刻微結構並將遮罩的第二圖案進一步轉移到微結構的第二區域中。該方法還包括從所述微結構去除所述遮罩和所述保護層。

Description

用於處理晶片、製造儲存結構以及處理3D-NAND結構的方法
本發明關於一種利用保護層的原位形成的新穎蝕刻製程。
積體電路中廣泛使用了諸如NAND記憶體的半導體記憶體。半導體記憶體可以充當積體電路中的資料儲存部件。隨著半導體記憶體的臨界尺寸縮小到常見儲存單元技術的極限，設計者已經在尋找用於將儲存單元的複數個平面堆疊以實現更大儲存容量並實現更低的每位元成本的技術。
3D-NAND記憶體元件是將儲存單元的複數個平面堆疊以實現更大儲存容量並實現更低的每位元成本的示例性器件。隨著3D-NAND技術朝向高密度和高容量遷移，尤其從64L到128L架構遷移，器件的數量、以及用於製造器件的遮罩層的數量已經顯著增加。遮罩層中的每個可能表示增加的製造成本和增加的製造時間。此外，增加的遮罩層帶來了製程複雜性，尤其是在乾式蝕刻製程和微影製程中。
發明性概念有關於新穎蝕刻製程。在相關蝕刻製程中，難以經由單一遮罩層形成具有不同尺寸的圖案。例如，為了在微結構中形成第一和第二圖 案，其中第一圖案具有比第二圖案更小的臨界尺寸和/或更小的深度，通常需要第一遮罩層來形成第一圖案，並且需要第二遮罩層來形成第二圖案。在公開的蝕刻製程中，微結構的第一和第二圖案是經由單一遮罩層形成的。根據本公開，第一圖案可以由蝕刻製程形成，並且然後由原位形成的保護(或聚合)層保護。蝕刻製程接下來完成微結構中的第二圖案的形成。之後去除保護層和遮罩層。本公開提供了一種新穎蝕刻製程，其透過在單個遮罩層中形成具有不同尺寸的圖案而具有低成本和更低製程複雜度。
根據本公開的一方面，提供了一種用於處理晶片的方法。在公開的方法中，在微結構上形成遮罩。遮罩包括定位於所述微結構的第一區域之上的第一圖案以及定位於所述微結構的第二區域之上的第二圖案。進行第一蝕刻製程以根據遮罩中形成的第一和第二圖案來蝕刻微結構。第一蝕刻製程分別將遮罩的第一和第二圖案轉移到微結構的第一和第二區域中。接下來在遮罩的定位於微結構的第一區域之上的第一圖案之上形成保護層。在形成保護層時，進行第二蝕刻製程。第二蝕刻製程蝕刻微結構並將遮罩的第二圖案進一步轉移到微結構的第二區域中。該方法還包括從所述微結構去除所述遮罩和所述保護層。
在一些實施例中，微結構上形成的遮罩包括具有第一臨界尺寸的第一圖案。該遮罩還包括在第二區域之上、具有第二臨界尺寸的遮罩的第二圖案。在示例中，第一臨界尺寸小於第二臨界尺寸。
在公開的蝕刻製程中，微結構的第一區域在所述第二蝕刻製程期間受到所述保護層的保護。
在一些實施例中，微結構的第一區域包括定位於介電層中的複數個頂部通道觸點。在公開的蝕刻製程中，第一蝕刻製程將遮罩的第一圖案轉移到微結構的第一區域中以暴露所述複數個頂部通道觸點，並在所述介電層中形成複數個通道觸點開口。
在實施例中，形成保護層以填充複數個通道觸點開口並覆蓋遮罩的第一圖案的頂表面。由包括碳元素、氫元素或氟元素的處理氣體形成保護層。可以透過改變處理氣體中碳和氫的比例來調節保護層的密度、厚度和成分。
在一些實施例中，微結構的第二區域包括複數個字元線。在公開的蝕刻製程中，第二蝕刻製程蝕刻所述微結構，以將所述遮罩的第二圖案進一步轉移到所述微結構中，以暴露複數個字元線。
在實施例中，第一和第二蝕刻製程和保護層的形成是在同一處理室中進行的。在又一實施例中，第一和第二蝕刻製程是在第一處理室中進行的，並且保護層形成於第二處理室中。
根據本公開的另一方面，提供了一種用於製造儲存結構的方法。在公開的方法中，形成遮罩堆疊體以用於在儲存結構上進行圖案轉移。該儲存結構形成於基底之上並且至少包括通道區和字元線區。遮罩堆疊體具有定位於通道區之上的第一圖案和定位於字元線區之上的第二圖案。然後進行第一蝕刻製程。第一蝕刻製程根據遮罩堆疊體中形成的第一和第二圖案來蝕刻儲存結構，以將第一和第二圖案分別轉移到儲存結構的通道區和字元線區中。
在完成第一蝕刻製程時，透過第一蝕刻製程在通道區中形成複數個通道觸點開口。接下來，在遮罩堆疊體的定位於所述儲存結構的通道區上的第一圖案之上形成保護層。在形成保護層時，進行第二蝕刻製程。第二蝕刻製程蝕刻儲存結構並將遮罩堆疊體的第二圖案進一步轉移到儲存結構的字元線區中。透過第二蝕刻製程在字元線區中形成複數個字元線觸點開口。在第二蝕刻製程之後，從通道區去除遮罩堆疊體和保護層。
根據本公開的又一方面，形成遮罩堆疊體，以用於在3D-NAND結構上進行圖案轉移。3D-NAND結構形成於基底之上並包括通道區和階梯區。通道區包括設置於介電層中的複數個頂部通道觸點，並且階梯區包括堆疊成階梯配 置的複數個字元線。在遮罩堆疊體中形成第一和第二圖案。第一圖案定位於通道區之上，並且第二圖案定位於階梯區之上。第一圖案具有比第二圖案更小的臨界尺寸(CD)。
接下來根據遮罩堆疊體中形成的第一和第二圖案蝕刻3D-NAND結構，以將遮罩堆疊體的第一和第二圖案轉移到3D-NAND結構中。將遮罩堆疊體的第一圖案轉移到通道區中以暴露複數個頂部通道觸點，並且在介電層中形成複數個通道觸點開口。然後在遮罩堆疊體的定位於3D-NAND結構的通道區之上的第一圖案之上形成保護層。保護層覆蓋通道區並進一步填充複數個通道觸點開口。
在形成保護層時，蝕刻3D-NAND結構以將遮罩堆疊體的第二圖案進一步轉移到階梯區中。遮罩堆疊體的第二圖案被轉移到階梯區中以暴露複數個字元線並在階梯區中形成複數個字元線觸點開口。之後，從3D-NAND結構去除遮罩堆疊體和保護層。
100‧‧‧記憶體元件
100a‧‧‧第一區域
100b‧‧‧第二區域
102‧‧‧基底
104a-104j‧‧‧字元線
106a-106j‧‧‧絕緣層
108‧‧‧第一介電層
110‧‧‧第二介電層
112‧‧‧遮罩堆疊體
114a-114f‧‧‧底部通道觸點
116、116a‧‧‧通道介電質區
118、118a‧‧‧通道層
120、120a‧‧‧通道絕緣層
122a、122f‧‧‧頂部通道觸點
124a-124j‧‧‧第二圖案
126a-126f‧‧‧第一圖案
128a-128j‧‧‧第一開口
130a、130j‧‧‧通道觸點開口
132、132’‧‧‧保護層
134a-134j‧‧‧第二開口
136a-136f‧‧‧通道結構
138a-138f‧‧‧位元線觸點開口
140a‧‧‧穿隧層
142a‧‧‧電荷捕獲層
144a‧‧‧阻障層
700‧‧‧過程
S702、S704、S706、S708、S710、S712、S714‧‧‧步驟
在閱讀圖式時根據以下具體實施方式可以最好地理解本公開的各方面。要指出的是，根據業內標準實踐，各種特徵不是按比例繪製的。實際上，為了論述清晰，可以任意增大或減小各種特徵的尺寸。
第1圖到第6圖是根據本公開的示例性實施例的製造3D-NAND結構的各種中間步驟的截面圖和俯視圖。
第7圖是根據本公開的示例性實施例的用於製造3D-NAND結構的製程的流程圖。
以下公開內容提供了很多不同實施例或示例，以用於實施所提供主題的不同特徵。下文描述了部件和佈置的具體示例以簡化本公開。這些當然僅僅是示例而並非旨在進行限制。例如，以下描述中的在第二特徵之上或上形成第一特徵可以包括第一和第二特徵被形成為可以直接接觸的特徵的實施例，並且還可以包括可以在第一和第二特徵之間形成附加特徵以使第一和第二特徵可以不直接接觸的實施例。此外，本公開可以在各種示例中重複圖式標記和/或字母。這種重複的目的在於簡化和清晰，而並非自身指明所論述的各種實施例和/或配置之間的關係。
此外，諸如“在......之下”、“在......下方”、“下”、“在......上方”、“上”等空間相關術語可以在本文中用於容易描述以描述一個元件或特徵相對於另外一個或複數個元件或一個或複數個特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式中所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向(旋轉90度或在其它的取向)，並且本文中使用的空間相對描述詞可以類似地被相應地解釋。
第1圖示出了根據本公開的示例性實施例的在半導體製造製程期間的3D-NAND記憶體元件100的一部分的截面圖。記憶體元件100可以被分成兩個區域：通道區(或第一區域)100b和階梯區(或第二區域)100a。在階梯區100a中，複數個字元線104a-104j依序堆疊在基底102之上。複數個字元線104由複數個絕緣層106a-106j彼此間隔開。字元線104和絕緣層106堆疊成階梯配置，其中字元線104a和絕緣層106a具有最小長度，並且字元線104j和絕緣層106j具有最大長度，如第1圖所示。儘管圖示為具有十個字元線，但應當理解，可以使用任何數量的字元線。
在一些實施例中，基底102可以是利用N型摻雜劑或P型摻雜劑重摻雜 以分別形成N阱或P阱的體矽晶片。第1圖中示出的字元線104是使用由SiN製成的犧牲層形成的。可以去除犧牲層並利用高K層和金屬層替換犧牲層。高K層可以由氧化鋁製成，並且金屬層可以由例如鎢(W)製成。根據製造要求，字元線104可以具有10nm到100nm的範圍內的厚度。在第1圖的實施例中，絕緣層106可以由具有5nm到50nm的厚度的SiO製成。
在階梯區100a中，在由階梯區100a中的字元線104和絕緣層106形成的階梯之上沉積第一介電層108。在第一介電層108上，形成第二介電層110。在第二介電層110之上，沉積遮罩堆疊體112，其包括第一圖案126(126a-126f)和第二圖案124(124a-124j)。第二圖案124定位於階梯區100a中。第二圖案124可以具有圓柱形狀，其包括側面部分和底部部分，以暴露第二介電層110。
在第1圖的實施例中，第一介電層108可以由具有從4μm到8μm的範圍內的厚度的SiO製成。根據技術要求，第二介電層110也可以由具有從50nm到300nm的範圍內的厚度的SiO製成。取決於製造要求，遮罩堆疊體112可以包括非晶碳層、介電質抗反射塗層(DARC)層、底部抗反射塗層(BARC)層和光阻層。
在記憶體元件100的通道區100b中，包括複數個通道結構136a-136f。通道結構136穿過多個字元線104和絕緣層106。通道結構136可以具有帶有側壁和底部區域的圓柱形狀。當然，其它形狀是可能的。通道結構136沿垂直於基底102的方向形成，並且經由底部通道觸點114(114a-114f)與基底102電耦合。例如，通道結構136a經由底部通道觸點114a與基底102電耦合，如第1圖所示。通道結構136還包括通道介電質區116、通道層118、通道絕緣層120和頂部通道觸點122。例如，通道結構136a具有通道介電質區116a、通道層118a、通道絕緣層120a和頂部通道觸點122a。
仍然參考通道區110b，通道結構136從第一介電層108延伸出來並被 第二介電層110密封。遮罩堆疊體112的第一圖案126定位於通道區110b之上。第一圖案126可以具有圓柱形狀，其包括側面部分和底部部分，以暴露第二介電層110。在一些實施例中，第一圖案126可以具有比第二圖案124更小的臨界尺寸(CD)。可以根據任何適當的技術形成圖案124和126，所述技術例如微影製程(例如，微影或電子束平版印刷)，其還可以包括光阻塗布(例如，旋塗塗布)、軟烘、遮罩對準、曝光、曝光後烘焙、光阻顯影、清洗、乾燥(例如，旋轉乾燥和/或硬烘)等。
在第2A/2B圖中，示出了通道結構136a的放大截面和俯視圖。第2A圖是通道結構136a的放大截面圖，並且第2B圖是通道結構136a的放大俯視圖。第2A圖中的截面圖是從與第2B圖中包含線A-A’的豎直平面相同的平面獲得的。第2B圖中的虛線指示透視圖。
如第2A/2B圖中所示，通道介電質區116a還包括阻障層144a、電荷捕獲層142a和穿隧層140a。沿通道結構136的側壁並在底部通道觸點114a之上形成阻障層144a。阻障層144a與字元線104和絕緣層106直接接觸。沿阻障層144a並在底部通道觸點114a之上形成電荷捕獲層142a。沿電荷捕獲層142a並在底部通道觸點114a之上形成穿隧層140a。通道結構136a還包括沿穿隧層140a並在底部通道觸點114a之上形成的通道層118a。通道絕緣層120a形成於通道層118a之上以填充通道結構136a。
在第2A/2B圖的實施例中，阻障層144a由SiO製成。在另一個實施例中，阻障層144a可以包括複數個層，例如SiO和AlO。在第2A/2B圖的實施例中，電荷捕獲層142a由SiN製成。在另一個實施例中，電荷捕獲層142a可以包括多層配置，例如SiN/SiON/SiN多層配置。在一些實施例中，穿隧層140a可以包括多層配置，例如SiO/SiON/SiO多層配置。在第2A/2B圖的實施例中，通道層118a經由爐低壓化學氣相沉積(CVD)製程由多晶矽製成。
如第2A/2B圖所示，通道結構136a可以具有圓柱形狀。然而，本公開不限於此，並且通道結構136可以形成為其它形狀，例如正方柱形形狀、橢圓柱形狀或任何其它適當形狀。
在第3圖中，進行第一蝕刻製程。第一蝕刻製程根據遮罩堆疊體112中形成的第一圖案126和第二圖案124蝕刻記憶體元件100。第一蝕刻製程將遮罩堆疊體112的第一圖案126和第二圖案124分別轉移到記憶體元件100的通道區100b和階梯區100a中。在完成第一蝕刻製程時，在階梯區100a中形成複數個第一開口128a-128j，其中第一開口128延伸到第二介電層110中。第一開口128可以具有圓柱形狀，其包括側面部分和底部部分，以延伸到第二介電層110中。此外，在通道區中形成複數個通道觸點開口130a-130j。通道觸點開口130可以具有圓柱形狀，其包括側面部分和底部部分，以延伸到第二介電層110中並且進一步暴露頂部通道觸點122。例如，通道觸點開口120a延伸到第二介電層110中並暴露頂部通道觸點122a，如第3圖所示。
在一些實施例中，根據設計要求，階梯區100a中形成的第一開口128可以具有從100nm到300nm的CD，並且通道區100b中形成的通道觸點開口130可以具有從20nm到80nm的CD。在一些實施例中，第一蝕刻製程可以包括RIE(反應離子蝕刻)蝕刻、ICP(電感耦合電漿)蝕刻、CCP(電容耦合電漿)蝕刻、MERIE(磁性增強反應離子蝕刻)蝕刻、電漿蝕刻和/或其它蝕刻方法。在第一蝕刻製程期間，可以向蝕刻室中引入一種或多種適當的處理氣體。可以選擇處理氣體，使得處理氣體可以在第二介電層110(例如，SiO)和頂部通道觸點122(例如，多晶矽)之間具有良好的蝕刻選擇性。在第一蝕刻製程中可以選擇各種處理氣體，例如CF4、CHF3、CH2F2、C4F8、C5F8、SF6、NF3或其它適當氣體。
在第一蝕刻製程的示例中，施加CCP蝕刻。在CCP蝕刻中，可以向蝕刻室中引入諸如CF4的處理氣體。CF4分解以在蝕刻室中生成的蝕刻電漿中形 成自由F(氟)基團。自由F基團進一步與SiO反應以形成揮發性副產品SiF4。在一些實施例中，可以向CF4氣體中添加O2以提高F自由基團產量，並且因此提高蝕刻速率，並使得蝕刻輪廓更加各向同性。在示例中，第一蝕刻製程可以具有從30℃到70℃的範圍內的處理溫度、從10mTorr到80mTorr的處理壓力、以及小於2分鐘的處理時間。
在第4圖中，可以在遮罩堆疊體112的第一圖案和第二圖案之上形成保護(或聚合)層132。根據微負載效應，與在具有相對較小尺寸(開口)的微結構中相比，膜較佳形成在具有相對較大尺寸(開口)的微結構中。由於第二圖案124比第一圖案126具有更大的CD，所以保護層132可以在第二圖案124中具有更高的沉積速率。透過精確控制沉積時間和製程條件，保護層132可以在遮罩堆疊體112的定位於通道區100b之上的第一圖案126之上累積。在一些實施例中，取決於製程條件，保護層132可以進一步填充通道觸點開口130或部分填充通道觸點開口130。
同時，可以沿第一圖案124的側面部分、第一開口128的側面部分並在第一開口128的底部部分之上均勻地形成保護層132。保護層132可以進一步覆蓋遮罩堆疊體112的頂表面，如第4圖所示。
在一些實施例中，保護層132可以是在與用於進行第一蝕刻製程的蝕刻室相同的蝕刻室中形成的聚合物。可以透過應用諸如C4F6、C4F8、CHF3、CH2F2的適當的處理氣體來形成保護層132。處理氣體是具有相對低的氟/碳(F/C)比的聚合物形成氣體。較佳地，聚合物形成氣體的F/C比低於3，並且更較佳地，聚合物形成氣體的F/C比最大約為2。適當的聚合物形成氣體可以是(氫)碳氟化合物氣體，其包括氟利昂134(CHF2-CHF2)、八氟環丁烷(C4F8)和三氟甲烷(CHF3)。
形成保護層的製程條件可以與進行第一蝕刻製程的製程條件不同。 例如，用於形成保護層132的處理氣體可以具有比用於進行第一蝕刻製程的處理氣體更高的C和F比。較佳使用包含氫的處理氣體來形成保護層，因為包含氫的處理氣體往往會聚合。此外，與在第一蝕刻製程期間耦合到基底102的偏置電壓相比，在形成保護層期間耦合到基底102的偏置電壓可以更小。在一些實施例中，可以透過改變處理氣體的C與F比、處理壓力和處理時間來調節保護層132的成分、密度和厚度。例如，增大C與F比會增加聚合。
在一些實施例中，保護層132可以包括碳氫化合物、碳氟化合物、氯氟烴(CFC)、或經由在蝕刻室中生成的沉積電漿中的處理氣體的分解而產生的其它含碳化合物。用於形成保護層的示例性處理溫度可以在10℃到70℃的範圍內，示例性處理壓力可以在10mTorr和80mTorr之間，並且示例性處理時間可以少於3分鐘。
在其它實施例中，可以在不同的處理室中而非在蝕刻室中，例如在CVD室或擴散室中，形成保護層132。例如，可以透過施加化學氣相沉積(CVD)、熱線CVD、聚對二甲苯聚合、電漿增強CVD、電漿輔助CVD、電漿CVD、電漿聚合或擴散製程來形成保護層132。
在第5圖中，進行第二蝕刻製程。第二蝕刻製程蝕刻記憶體元件100並將遮罩堆疊體112的第二圖案進一步轉移到記憶體元件100的階梯區中。在第二蝕刻製程期間，第一開口128延伸透過第二介電層110並延伸到第一介電層108中。透過選擇適當的蝕刻氣體和蝕刻時間，第一開口128進一步延伸透過絕緣層106並著陸於字元線104上。在完成第二蝕刻製程時，第一開口128變為第二開口134(134a-134f)。第二開口134中的每個具有側面部分和底部部分，以暴露相應字元線。第二開口134可以具有圓柱形狀、正方柱形狀、橢圓柱形狀或其它適當形狀。
在第二蝕刻製程期間，可以透過第二蝕刻製程中生成的蝕刻電漿去 除保護層132中的覆蓋第一開口128(第4圖中所示)的一部分。保護層132在遮罩堆疊體112的第一圖案126之上的剩餘部分變為132’。同時，通道區100b可以由第二蝕刻製程期間形成於通道區100b之上的保護層132的剩餘部分132’保護。在一些實施例中，可以選擇適當的處理氣體和製程條件以幫助在第二蝕刻製程期間在通道區100b中的遮罩堆疊體112的第一圖案之上形成附加的保護層。因此，保護層132’可以包括保護層132的處於通道區110b中的遮罩堆疊體112的第一圖案之上的剩餘部分以及在第二蝕刻製程期間形成的附加部分。保護層132的剩餘部分被在第二蝕刻製程期間形成的附加部分覆蓋。
可以在第二蝕刻製程中選擇適當的處理氣體以實現第一/第二介電層(例如，SiO)和字元線(例如，SiN)之間的良好的蝕刻選擇性。例如，第二蝕刻製程的處理氣體可以包括CF4、C4F8、C5F8、SF6、NF3或其它適當氣體。為了實現良好的蝕刻選擇性，也可以透過端點檢測技術來精確地控制處理時間。第二蝕刻製程可以具有處於從30℃到70℃的範圍內的處理溫度、從10mTorr到80mTorr的處理壓力、以及超過15分鐘的處理時間。
在第6圖中，可以施加電漿灰化來去除遮罩堆疊體112和剩餘的保護層132’。電漿灰化可以是在蝕刻室中進行的原位製程，或者是在剝離/灰化工具中進行的非原位製程。在電漿灰化期間，可以施加O2氣體加上形成氣體(即，N2中的3-20%的H2)以去除遮罩堆疊體112和剩餘的保護層132’。電漿灰化可以具有100℃到300℃之間的溫度、從2000W到4000W的功率以及從50Torr到200Tor的壓力。一旦完成電漿灰化，就可以施加後續的濕式清潔以去除任何剩餘的灰化殘餘物。
仍然參考第6圖，在透過第二蝕刻製程去除遮罩堆疊體112和剩餘保護層132’時，第二開口134變成字元線觸點開口136，並且通道觸點開口130變成位元線觸點開口138(138a-138f)。如第6圖所示，字元線觸點開口136穿過第二介 電層110，延伸到第二介電層108中，穿過絕緣層106，並著陸於字元線104上。字元線觸點開口136中的每個可以具有圓柱形狀並暴露相應的字元線104。位元線觸點開口138形成於第二介電層110中並暴露頂部通道觸點122。位元線觸點開口138也可以具有圓柱形狀。在一些實施例中，根據設計要求，字元線觸點開口136可以具有從100nm到300nm的CD和從4μm到8μm的深度，並且位元線觸點開口138可以具有從20nm到80nm的CD和從0.1μm到0.4μm的深度。
第7圖是根據本公開的一些實施例的用於製造3D-NAND記憶體元件的過程700的流程圖。過程700開始於步驟S704，在此，在3D-NAND記憶體元件之上形成複數個圖案。圖案具有定位於記憶體元件的通道區之上的第一圖案、以及定位於記憶體元件的階梯區之上的第二圖案。第一圖案具有比第二圖案更小的CD。在一些實施例中，可以進行步驟S704，如參考第1圖所示。
過程700進行到步驟S706，在此，進行第一蝕刻製程以將第一圖案和第二圖案分別轉移到通道區和階梯區中。第一蝕刻製程在通道區中形成多個位元線觸點開口。位元線觸點開口中的每個暴露通道區中的相應頂部通道觸點。同時，第一蝕刻製程將第二圖案轉移到記憶體元件的階梯區中，以形成複數個字元線溝槽。在一些實施例中，可以進行步驟S706，如參考第3圖所示。
在過程700的步驟S708中，形成保護層以在通道區中的位元線觸點開口之上累積。保護層還填充位元線觸點開口。由於微負載效應，保護層進一步均勻覆蓋記憶體元件的階梯區中形成的字元線溝槽。在一些實施例中，保護層可以是在進行第一蝕刻製程的同一蝕刻室中形成的聚合物。可以透過施加諸如C4F6、C4F8、CHF3、CH2F2的適當的處理氣體來形成保護層132。形成保護層的製程條件與進行第一蝕刻製程的製程條件不同。
在一些實施例中，保護層132可以包括碳氫化合物、碳氟化合物、氯氟烴(CFC)、或經由在蝕刻室中生成的沉積電漿中的處理氣體的分解而產生的 其它含碳化合物。在其它實施例中，可以在不同的處理室中而非在蝕刻室中，例如在CVD處理室或擴散室中形成保護層132。例如，可以透過施加化學氣相沉積(CVD)、熱線CVD、聚對二甲苯聚合、電漿增強CVD、電漿輔助CVD、電漿CVD、電漿聚合或擴散製程來形成保護層。在一些實施例中，可以進行步驟S708，如參考第4圖所示。
過程700然後進行到步驟S710，在此進行第二蝕刻製程。第二蝕刻製程蝕刻記憶體元件並將遮罩堆疊體的第二圖案進一步轉移到記憶體元件的階梯區中。在第二蝕刻製程期間，通道區由保護層保護，並且字元線溝槽進一步延伸到記憶體元件的階梯區中。在完成第二蝕刻製程時，字元線溝槽變為字元線觸點開口。字元線觸點開口延伸到記憶體元件的階梯中並暴露記憶體元件的字元線。在一些實施例中，可以進行步驟S710，如參考第5圖所示。
在過程700的步驟S712中，可以施加電漿灰化來去除遮罩堆疊體和保護層。電漿灰化可以是在蝕刻室中進行的原位製程，或者是在剝離/灰化工具中進行的非原位製程。在電漿灰化期間，可以施加O2氣體加上形成氣體(即，N2中的3-20%的H2)以去除遮罩堆疊體和剩餘的保護層。
應當指出，可以在過程700之前、期間和之後提供附加的步驟，並且對於過程700的附加實施例，所述步驟中的一些可以被替代、消除或按照不同次序進行。在後續製程步驟中，可以在半導體元件100之上形成各種附加的互連結構(例如，具有導電線和/或通孔的金屬化層)。這種互連結構將半導體元件100與其它接觸結構和/或主動器件電連接，以形成功能電路。還可以形成附加的器件特徵，例如鈍化層、輸入/輸出結構等。
本文描述的各種實施例相對於相關示例提供了幾個優點。例如，為了在記憶體元件中形成具有不同尺寸的圖案，例如具有小CD的第一圖案和具有大CD的第二圖案，相關蝕刻製程需要超過一個遮罩層，這增大了成本和製程複 雜度。在公開的蝕刻製程中，記憶體元件的第一和第二圖案是經由單一遮罩層形成的。根據本公開，可以透過蝕刻製程形成第一圖案，並且然後由原位形成的保護(或聚合物)層保護第一圖案。蝕刻製程接下來完成微結構中的第二圖案的形成。之後去除保護層和遮罩層。本公開提供了一種新穎的蝕刻製程，其透過在單一遮罩層中形成具有不同尺寸的圖案而具有低成本和較低的製程複雜度。
前文概述了幾個實施例的特徵，以使得本領域技術人員可以更好地理解本公開的方面。本領域的技術人員應當認識到，他們可以容易地使用本公開作為依據以用於設計或修改用於進行本文所介紹實施例的相同的目的和/或實現相同的優點的其它製程和結構。本領域的技術人員還應當認識到，這種等價構造並不脫離本公開的精神和範圍，並且它們可以在本文做出各種改變、替換和變化而不脫離本公開的精神和範圍。
100‧‧‧記憶體元件
100a‧‧‧第一區域
100b‧‧‧第二區域
110‧‧‧第二介電層
112‧‧‧遮罩堆疊體
124a-124j‧‧‧第二圖案
126a-126f‧‧‧第一圖案
128a-128j‧‧‧第一開口
130a、130j‧‧‧通道觸點開口
132‧‧‧保護層

Claims (20)

  1. 一種用於處理晶片的方法，包括：在微結構上形成遮罩，所述遮罩包括定位於所述微結構的第一區域之上的第一圖案以及定位於所述微結構的第二區域之上的第二圖案；進行第一蝕刻製程，所述第一蝕刻製程根據所述遮罩中形成的所述第一圖案和所述第二圖案來蝕刻所述微結構，以將所述遮罩的所述第一圖案和所述第二圖案分別轉移到所述微結構的所述第一區域和所述第二區域中；在所述遮罩的定位於所述微結構的所述第一區域之上的所述第一圖案之上形成保護層；進行第二蝕刻製程，所述第二蝕刻製程蝕刻所述微結構並將所述遮罩的所述第二圖案進一步轉移到所述微結構的所述第二區域中；以及從所述微結構去除所述遮罩和所述保護層。
  2. 根據申請專利範圍第1項所述的方法，其中，在所述微結構上形成所述遮罩包括：在所述第一區域之上形成所述遮罩的具有第一臨界尺寸的所述第一圖案；以及在所述第二區域之上形成所述遮罩的具有第二臨界尺寸的所述第二圖案。
  3. 根據申請專利範圍第2項所述的方法，其中，所述第一臨界尺寸小於所述第二臨界尺寸。
  4. 根據申請專利範圍第1項所述的方法，其中，在所述第二蝕刻製程期間由所述保護層保護所述微結構的所述第一區域。
  5. 根據申請專利範圍第1項所述的方法，其中，所述微結構的所述第一區域包括介電層內的複數個頂部通道觸點。
  6. 根據申請專利範圍第5項所述的方法，其中，進行所述第一蝕刻製程還包括：將所述遮罩的所述第一圖案轉移到所述第一區域中以暴露所述複數個頂部通道觸點，並在所述介電層內形成複數個通道觸點開口；以及將所述遮罩的所述第二圖案轉移到所述第二區域中以在所述介電層中形成複數個溝槽，所述溝槽具有側面部分和底部部分。
  7. 根據申請專利範圍第6項所述的方法，其中，在所述遮罩的所述第一圖案之上形成所述保護層包括：形成所述保護層以填充所述複數個通道觸點開口，其中，所述保護層進一步累積在所述遮罩的所述第一圖案的頂表面上，並且沿所述微結構的所述第二區域中的所述溝槽的側面部分和底部部分均勻形成。
  8. 根據申請專利範圍第1項所述的方法，其中，在所述遮罩的所述第一圖案之上形成所述保護層包括引入處理氣體以形成所述保護層，並且所述處理氣體包括碳元素、氫元素或氟元素中的至少一種。
  9. 根據申請專利範圍第1項所述的方法，其中，進行所述第二蝕刻製程還包括在所述遮罩的定位於所述微結構的所述第一區域之上的所述第一圖案之上形成聚合層。
  10. 根據申請專利範圍第1項所述的方法，其中，所述微結構的所述第二區域包括複數個字元線。
  11. 根據申請專利範圍第10項所述的方法，其中，進行所述第二蝕刻製程包括將所述遮罩的所述第二圖案進一步轉移到所述微結構的所述第二區域中以暴露所述複數個字元線。
  12. 根據申請專利範圍第1項所述的方法，其中，從所述微結構去除所述遮罩和所述保護層包括引入反應氣體以去除所述遮罩和所述保護層，所述反應氣體包括氧元素、氫元素或氮元素中的至少一種。
  13. 根據申請專利範圍第1項所述的方法，還包括：分別根據所述遮罩中的所述第一圖案和所述第二圖案，在蝕刻室中蝕刻出所述微結構的所述第一區域和所述第二區域；在所述蝕刻室中，在所述遮罩的定位於所述微結構的所述第一區域之上的所述第一圖案之上形成所述保護層，以保護所述第一區域；以及在所述蝕刻室中，根據所述遮罩中的所述第二圖案蝕刻所述微結構的所述第二區域。
  14. 根據申請專利範圍第1項所述的方法，其中，所述第一蝕刻製程和所述第二蝕刻製程是在第一處理室中進行的，並且所述保護層形成於第二處理室中。
  15. 一種用於製造儲存結構的方法，包括：形成遮罩堆疊體以用於在儲存結構上進行圖案轉移，所述儲存結構形成於基底之上並且至少包括通道區和字元線區，所述遮罩堆疊體具有定位於所述通道區之上的第一圖案和定位於所述字元線區之上的第二圖案；進行第一蝕刻製程，所述第一蝕刻製程根據所述遮罩堆疊體中形成的所述第一圖案和所述第二圖案來蝕刻所述儲存結構，以將所述第一圖案和所述第二圖案分別轉移到所述儲存結構的所述通道區和所述字元線區中，透過所述第一蝕刻製程在所述通道區中形成複數個通道觸點開口；在所述遮罩堆疊體的定位於所述儲存結構的所述通道區之上的所述第一圖案之上形成保護層；進行第二蝕刻製程，所述第二蝕刻製程蝕刻所述儲存結構並且將所述遮罩堆疊體的所述第二圖案進一步轉移到所述儲存結構的所述字元線區中，透過所述第二蝕刻製程在所述字元線區中形成複數個字元線觸點開口；以及從所述通道區去除所述遮罩堆疊體和所述保護層。
  16. 根據申請專利範圍第15項所述的方法，其中，所述第一蝕刻製程和所述第二蝕刻製程與形成所述保護層是在同一處理室中進行的。
  17. 根據申請專利範圍第15項所述的方法，其中，所述第一蝕刻製程和所述第二蝕刻製程是在第一處理室中進行的，並且所述保護層形成於第二處理室中。
  18. 根據申請專利範圍第15項所述的方法，其中，所述保護層包括碳元素、氫元素或氟元素中的至少一種。
  19. 一種用於處理3D-NAND結構的方法，包括：形成遮罩堆疊體以用於在3D-NAND結構上進行圖案轉移，所述3D-NAND結構形成於基底之上並且包括通道區和階梯區，所述通道區包括介電層內的複數個頂部通道觸點，並且所述階梯區包括堆疊成階梯配置的複數個字元線，所述遮罩堆疊體包括一個或複數個層；在所述遮罩堆疊體中形成第一圖案和第二圖案，所述第一圖案定位於所述通道區之上，並且所述第二圖案定位於所述階梯區之上，所述第一圖案的臨界尺寸(CD)小於所述第二圖案；根據所述遮罩堆疊體中形成的所述第一圖案和所述第二圖案來蝕刻所述3D-NAND，以將所述遮罩堆疊體的所述第一圖案和所述第二圖案轉移到所述3D-NAND結構中，所述遮罩堆疊體的所述第一圖案被轉移到所述通道區中，以暴露所述複數個頂部通道觸點，並且在所述介電層內形成複數個通道觸點開口；在所述遮罩堆疊體的定位於所述3D-NAND結構的所述通道區之上的所述第一圖案之上形成保護層，所述保護層覆蓋所述通道區並進一步填充所述複數個通道觸點開口；蝕刻所述3D-NAND結構以將所述遮罩堆疊體的所述第二圖案進一步轉移到所述階梯區中，所述遮罩堆疊體的所述第二圖案被轉移到所述階梯區中，以暴露所述複數個字元線並在所述階梯區中形成複數個字元線觸點開口；以及從所述3D-NAND結構去除所述遮罩堆疊體和所述保護層。
  20. 根據申請專利範圍第19項所述的方法，其中，所述第一蝕刻製程和所述第二蝕刻製程與形成所述保護層是在同一處理室中進行的。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109952645B (zh) * 2019-02-11 2022-03-15 长江存储科技有限责任公司 利用保护层的原位形成的新颖蚀刻工艺
US12183586B2 (en) 2021-01-29 2024-12-31 Changxin Memory Technologies, Inc. Method for forming semiconductor structure
CN114823541B (zh) * 2021-01-29 2024-08-23 长鑫存储技术有限公司 半导体结构的形成方法
US12279425B2 (en) 2021-08-25 2025-04-15 SanDisk Technologies, Inc. Three-dimensional memory device with staircase etch stop structures and methods for forming the same
US11997850B2 (en) * 2021-08-25 2024-05-28 Sandisk Technologies Llc Three-dimensional memory device with staircase etch stop structures and methods for forming the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706182A (zh) * 2017-08-22 2018-02-16 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN107731844A (zh) * 2017-08-30 2018-02-23 长江存储科技有限责任公司 3d存储器的蚀刻方法
CN108417577A (zh) * 2018-03-28 2018-08-17 长江存储科技有限责任公司 3d nand闪存结构的形成方法
US20180247953A1 (en) * 2016-05-23 2018-08-30 SK Hynix Inc. Semiconductor device and manufacturing method thereof
TWI635600B (zh) * 2017-08-11 2018-09-11 旺宏電子股份有限公司 三維記憶體元件及其製作方法
JP2018195625A (ja) * 2017-05-12 2018-12-06 キヤノン株式会社 半導体装置の製造方法
US10177160B2 (en) * 2016-12-08 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
TW201906143A (zh) * 2017-06-30 2019-02-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10199326B1 (en) * 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6989317B1 (en) * 2004-10-22 2006-01-24 International Business Machines Corporation Trench formation in semiconductor integrated circuits (ICs)
JP2007227529A (ja) * 2006-02-22 2007-09-06 Tokyo Electron Ltd 半導体装置の製造方法、プラズマ処理装置、及び記憶媒体
US20070275560A1 (en) * 2006-02-22 2007-11-29 Eiichi Nishimura Method of manufacturing semiconductor device
KR100793241B1 (ko) * 2006-06-19 2008-01-10 삼성전자주식회사 실리콘 고분자 및 포토레지스트 제거용 조성물, 이를이용한 막 제거 방법 및 패턴 형성 방법
US7582560B2 (en) * 2006-06-29 2009-09-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device
SG140538A1 (en) * 2006-08-22 2008-03-28 Lam Res Corp Method for plasma etching performance enhancement
JP2009076661A (ja) * 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011060958A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
CN102254914B (zh) * 2010-05-20 2013-03-13 中国科学院微电子研究所 一种半导体结构及其形成方法
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9280051B2 (en) * 2013-06-12 2016-03-08 Applied Materials, Inc. Methods for reducing line width roughness and/or critical dimension nonuniformity in a patterned photoresist layer
US9496274B2 (en) * 2013-09-17 2016-11-15 Sandisk Technologies Llc Three-dimensional non-volatile memory device
KR20150089138A (ko) * 2014-01-27 2015-08-05 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
KR102171221B1 (ko) * 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
KR102499385B1 (ko) * 2015-10-01 2023-02-14 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
US9419013B1 (en) * 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN107808884A (zh) * 2016-08-24 2018-03-16 中芯国际集成电路制造(上海)有限公司 三维nand闪存器件的制造方法
KR20180110797A (ko) 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN109148470A (zh) * 2017-06-15 2019-01-04 三星电子株式会社 制造具有垂直沟道结构的半导体装置的方法
CN108807404B (zh) * 2018-06-01 2020-04-28 长江存储科技有限责任公司 半导体制造方法及半导体结构
CN108899324A (zh) * 2018-09-19 2018-11-27 长江存储科技有限责任公司 三维存储器
CN109952645B (zh) * 2019-02-11 2022-03-15 长江存储科技有限责任公司 利用保护层的原位形成的新颖蚀刻工艺

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180247953A1 (en) * 2016-05-23 2018-08-30 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10177160B2 (en) * 2016-12-08 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2018195625A (ja) * 2017-05-12 2018-12-06 キヤノン株式会社 半導体装置の製造方法
TW201906143A (zh) * 2017-06-30 2019-02-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI635600B (zh) * 2017-08-11 2018-09-11 旺宏電子股份有限公司 三維記憶體元件及其製作方法
CN107706182A (zh) * 2017-08-22 2018-02-16 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN107731844A (zh) * 2017-08-30 2018-02-23 长江存储科技有限责任公司 3d存储器的蚀刻方法
US10199326B1 (en) * 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
CN108417577A (zh) * 2018-03-28 2018-08-17 长江存储科技有限责任公司 3d nand闪存结构的形成方法

Also Published As

Publication number Publication date
EP3853904A1 (en) 2021-07-28
US20210287914A1 (en) 2021-09-16
TW202030875A (zh) 2020-08-16
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US20200258757A1 (en) 2020-08-13
US11062913B2 (en) 2021-07-13
JP7235864B2 (ja) 2023-03-08
WO2020163979A1 (en) 2020-08-20
CN109952645B (zh) 2022-03-15
KR20210083323A (ko) 2021-07-06
JP2022511446A (ja) 2022-01-31
US11631592B2 (en) 2023-04-18
EP3853904B1 (en) 2024-04-03
CN109952645A (zh) 2019-06-28
EP3853904A4 (en) 2022-05-25

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