JP2018195625A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体装置の性能を向上する。【解決手段】 被処理部材の第１部分および第２部分の上に第１フォトレジストを形成する工程と、第１部分の上において、第１フォトマスクを用いて、第１フォトレジストを露光する工程と、第２部分の上において、第２フォトマスクを用いて、第１フォトレジストを露光する工程と、第１部分および第２部分の上において、第１フォトレジストを現像して第１レジストパターンを形成する工程と、第１レジストパターンをマスクにして第１部分および第２部分をエッチングする工程と、被処理部材の第３部分の上に第２フォトレジストを形成する工程と、第３部分の上において、第３フォトマスクを用いて、第２フォトレジストを露光する工程と、第３部分の上において、第２フォトレジストを現像して第２レジストパターンを形成する工程と、第２レジストパターンをマスクにして第３部分をエッチングする工程と、を有する。【選択図】 図２

Description

本発明は、半導体装置の製造方法に関する。

寸法の大きな光電変換装置を製造する際に、フォトリソグラフィにおける露光領域を分割すること（以下、「分割露光」と称する）で、露光装置の最大露光範囲（画面サイズ）よりも大きな面積を有する光電変換装置を製造することができる。

特許文献１には、受光部用の第１のフォトマスクにより露光する工程と、周辺回路部用の第２のフォトマスクにより露光する工程と、を具備する固体撮像素子の製造方法が開示されている。

特開平１１−２２０１１６号公報

特許文献１では、分割露光後の処理について、詳細な検討が成されていない。分割露光後に行う処理の仕方によっては、特性が低下してしまう可能性がある。そのため、光電変換装置としての半導体装置の性能を十分に向上することができないという課題がある。

上記課題を解決するための手段の観点は、第１回路部と第２回路部を有する半導体装置の製造方法であって、被処理部材のうちの前記第１回路部となる第１部分および第２部分の上に第１フォトレジストを形成する工程と、前記第１部分の上において、第１フォトマスクを用いて、前記第１フォトレジストを露光する工程と、前記第２部分の上において、第２フォトマスクを用いて、前記第１フォトレジストを露光する工程と、前記第１部分および前記第２部分の上において、前記第１フォトレジストを現像して第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクにして前記第１部分および前記第２部分をエッチングする工程と、前記被処理部材のうちの前記第２回路部となる第３部分の上に第２フォトレジストを形成する工程と、前記第３部分の上において、第３フォトマスクを用いて、前記第２フォトレジストを露光する工程と、前記第３部分の上において、前記第２フォトレジストを現像して第２レジストパターンを形成する工程と、前記第２レジストパターンをマスクにして前記第３部分をエッチングする工程と、を有することを特徴とする。

本発明によれば、性能を向上した半導体装置を製造することができる。

光電変換装置を説明する模式図。 光電変換装置の製造方法を説明する模式図。 光電変換装置の製造方法を説明する模式図。 光電変換装置の製造方法を説明する模式図。 光電変換装置の製造方法を説明する模式図。

以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。

図１（ａ）は光電変換装置ＩＣの平面模式図である。光電変換装置ＩＣは半導体チップを少なくとも含む半導体装置である。本実施形態が好適な半導体チップの外周は、短辺の長さが２６ｍｍより大きく、長辺の長さが３３ｍｍよりも大きい四辺形の形状を有する。本実施形態がより好適な半導体チップの外周は、短辺の長さが３０ｍｍ以上であり、長辺の長さが４０ｍｍ以上である四辺形の形状を有する。さらに本実施形態によれば、半導体チップの外周は、短辺の長さが３３ｍｍより大きく、長辺の長さが４２ｍｍよりも大きい四辺形の形状を有することもできる。

光電変換装置ＩＣは画素回路部１０１と、画素回路部１０１の周囲にある、周辺回路部３０１および周辺回路部３０２を有する。周辺回路部３０１と周辺回路部３０２との間に画素回路部１０１が位置する。上述のように短辺の長さが２６ｍｍより大きく、長辺の長さが３３ｍｍよりも大きい、大面積の半導体チップを用いれば、画素回路部や周辺回路部の特性を高める上の面積上の制約が小さくなるため、光電変換装置の性能を向上することができる。

図１（ｂ）は光電変換装置ＩＣの回路配置図である。画素回路部１０１の画素回路２０１は、光電変換素子と、光電変換素子から出力線へ信号を読み出すための素子集合の最小単位である。この素子集合に含まれるのは、例えば転送トランジスタ、増幅トランジスタ、リセットトランジスタである。隣接する光電変換素子において、上記素子を共有することも可能であるが、この場合にも１つの光電変換素子の信号を読み出すための素子集合の最小単位を画素回路と定義する。

信号処理回路２０２は、画素回路部１０１から読み出された信号を処理する。信号処理回路２０２は、増幅回路、ＣＤＳ回路およびアナログ−デジタル変換回路を含みうる。垂直駆動回路２０３は画素回路部１０１に配されたトランジスタを駆動する。水平駆動回路２０４は信号処理回路２０２のトランジスタを駆動する。制御回路２０５は信号処理回路２０２、垂直駆動回路２０３、水平駆動回路２０４を制御するための信号を生成する。出力回路２０６は信号処理回路２０２で処理された信号を、光電変換装置ＩＣからの出力信号として適した信号に変換する。出力回路２０６はパラレル−シリアル変換回路や差動伝送するための回路を含む。信号処理回路２０２、垂直駆動回路２０３、水平駆動回路２０４、制御回路２０５および出力回路２０６が周辺回路部３０１あるいは周辺回路部３０２に含まれる。なお、アライメントマーク２５１、２５２、２５３は製造時に用いられるもので、スクライブ領域に配置することができるため、光電変換装置ＩＣに無くてもよい。

図２を用いて本実施形態の光電変換装置ＩＣの製造方法を説明する。光電変換装置ＩＣの製造に当たっては、まず、各々が光電変換装置ＩＣとなる複数のデバイス領域を半導体ウェハに形成する。この半導体ウェハを、デバイス領域間のスクライブ領域に沿って、デバイス領域毎にダイシングする。ダイシングによって複数の半導体チップが得られる。各半導体チップを必要に応じてパッケージングする。これによって、光電変換装置ＩＣが得られる。以下、半導体ウェハを基体１０として、光電変換装置ＩＣの製造方法におけるダイシング前までの製造工程を説明する。

図２（ａ）には、基体１０と基体１０の上に配置された被処理部材２０とを示している。基体１０は、最終的に周辺回路部３０１となる周辺回路領域１１、周辺回路部３０２となる周辺回路領域１２、画素回路部１０１となる画素回路領域１３を有する。また、被処理部材２０は、最終的に周辺回路部３０１となる部分を含む周辺部分２１、周辺回路部３０２となる部分を含む周辺部分２２、画素回路部１０１となる部分を含む中央部分２３を有する。周辺部分２１は周辺回路領域１１の上に位置し、周辺部分２２は周辺回路領域１２の上に位置し、中央部分２３は画素回路領域１３の上に位置する。

図２（ａ）には、被処理部材２０のうちの周辺部分２１および周辺部分２１の上にフォトレジスト３０を形成する工程ａを示している。フォトレジスト３０は中央部分２３の上にも形成されている。

図２（ｂ）には、周辺部分２１の上において、フォトマスク５１を用いて、フォトレジスト３０を露光する工程ｂを示している。工程ｂの露光によって、フォトレジスト３０には、露光部３１が形成される。工程ｂにおいてフォトマスク５１によって露光されるのは露光装置における最大露光範囲内のみであり、露光装置の非露光可能範囲５６に対応する部分は、フォトレジスト３０が露光されない。なお、ここでは模式的に等倍露光のように記載しているが、実際には縮小投影露光が行われてもよい。露光装置はステッパーでもよいしスキャナーでもよい。以下の露光工程でも同様である。

図２（ｃ）には、周辺部分２２の上において、フォトマスク５２を用いて、フォトレジスト３０を露光する工程ｃを示している。工程ｃの露光によって、フォトレジスト３０には、露光部３２が形成される。工程ｃにおいてフォトマスク５２によって露光されるのは露光装置における最大露光範囲内のみであり、露光装置の非露光可能範囲５７に対応する部分は、フォトレジスト３０が露光されない。

図２（ｄ）には、周辺部分２１および周辺部分２２の上において、フォトレジスト３０を現像してレジストパターン３６、３７、３８を形成する工程ｄを示している。レジストパターン３６は露光部３１の除去によって形成され、レジストパターン３７は露光部３２の除去によって形成される。この工程ｄでは、フォトレジスト３０のうち、未露光である中央部分２３の上の部分から、レジストパターン３８も形成される。

図２（ｅ）には、レジストパターン３６、３７、３８をマスクにして、周辺部分２１および周辺部分２２をエッチングする工程ｅを示している。工程ｅのエッチングにより、周辺回路領域１１の上に、周辺回路部３０１を構成する構成部材２６が周辺部分２１から形成される。また、周辺回路領域１２の上に、周辺回路部３０２を構成する構成部材２７が周辺部分２２から形成される。被処理部材２０のうち、レジストパターン３８でマスクされた中央部分２３は残存する。

図２（ｆ）には、被処理部材２０の中央部分２３の上にフォトレジスト４０を形成する工程ｆを示している。フォトレジスト４０は構成部材２６、２７の上にも形成される。

図２（ｇ）には、中央部分２３の上において、フォトマスク５３を用いて、フォトレジスト４０を露光する工程ｇを示している。工程ｇの露光によって、フォトレジスト４０には、露光部４３が形成される。工程ｇにおいてフォトマスク５３によって露光されるのは露光装置における最大露光範囲内のみであり、露光装置の非露光可能範囲５８に対応する部分は、フォトレジスト４０が露光されない。

図２（ｈ）には、中央部分２３の上において、フォトレジスト４０を現像してレジストパターン４８を形成する工程ｈを示している。レジストパターン４８は露光部４３の除去によって形成される。この工程ｈでは、フォトレジスト４０のうち、未露光である周辺回路領域１１の上の部分から、レジストパターン４６が構成部材２６を覆って形成される。また、フォトレジスト４０のうち、未露光である周辺回路領域１２の上の部分から、レジストパターン４７が構成部材２７を覆って形成される。

図２（ｉ）には、レジストパターン４８をマスクにして中央部分２３をエッチングする工程ｉを示している。工程ｉのエッチングにより、画素回路領域１３の上には、画素回路部１０１を構成する構成部材２８が形成される。工程ｉではレジストパターン４６が構成部材２６をマスクし、レジストパターン４７が構成部材２７をマスクしている。

図２（ｊ）には、レジストパターン４６、４７、４８を除去する工程ｊを示している。

図２（ｋ）には、構成部材２６、２７、２８を覆う被覆部材６０を形成する工程ｋを示している。その後、被覆部材６０には適当な処理が施される。被覆部材６０に施される典型的な処理はＣＭＰ法などによる平坦化処理である。

以上のように、周辺部分２１、２２のエッチングと、中央部分２３のエッチングとを別の工程で行うため、周辺回路部３０１、３０２と画素回路部１０１との特性を最適化することが可能になる。そのため、性能を向上した光電変換装置を製造することができる。

上述した例では、工程ａ〜ｅを工程ｆ〜ｊの前に行ったが、工程ｆ〜ｊを行った後に、工程ａ〜ｅを行ってもよい。その場合には、先に中央部分２３から構成部材２８が形成され、後で周辺部分２１、２２から構成部材２６、２７が形成されることになる。

上記実施形態をより一般化する。被処理部材２０をエッチングする際に、周辺回路部のＭ個（Ｍ＞２）の領域に対して、Ｍ枚のフォトマスクを用いて同一のフォトレジストの露光を行っている。そして、共通の被処理部材２０をエッチングする際に、画素回路部のＮ個（Ｎ＞１）の領域に対して、Ｎ枚のフォトマスクを用いて別のフォトレジストの露光を行っている。図１、図２の例ではＭ＝２かつＮ＝１であるが、Ｍ≧３でもよいし、Ｎ≧２でもよい。画素回路部１０１の分割露光は露光領域の境界でのズレが画像に現れやすいため、画素回路部１０１の分割露光を行わない（Ｎ＝１）か、周辺回路部の分割領域数よりも小さい（Ｍ＞Ｎ）ことが好ましい。

上述した例では、フォトレジスト３０の一部を用いて中央部分２３をマスクするレジストパターン３８を形成し、フォトレジスト４０の一部を用いて構成部材２６、２７をマスクするレジストパターン４６、４７を形成した。しかし、レジストパターン３８の代わりに、フォトレジスト３０とは別の材料からなる材料で中央部分２３（あるいは構成部材２８）をマスクしてもよい。また、フォトレジスト３０とは別の材料からなる材料で、構成部材２６、２７（あるいは周辺部分２１、２２）をマスクしてもよい。しかし、別のマスクを用意することは工程を複雑化するため、フォトレジスト３０、４０を用いてレジストパターン３８、４６，４７を形成することが生産性向上の上で有利である。

上述した例ではフォトレジスト３０、４０はどちらも露光部が現像によって除去されるポジ型であるが、フォトレジスト３０およびフォトレジスト４０の少なくとも一方はネガ型であってもよい。しかし、ネガ型のフォトレジストを用いると、非露光可能範囲５６、５７、５８の領域に位置するフォトレジストを残存させるために、非露光可能範囲５６、５７、５８の領域を何らかの方法で露光する必要があり、工程数が増加する。例えば、レジストパターン２８、４６、４７としてフォトレジスト３０、４０を残存させる場合である。そのため、本実施形態ではポジ型のフォトレジスト３０、４０を用いることが好ましい。ポジ型のフォトレジスト３０、４０を用いれば、非露光可能範囲５６、５７、５８では現像工程でフォトレジスト３０、４０をレジストパターン２８、４６、４７として残すことができるからである。

周辺部分２１および周辺部分２２をエッチングする工程と中央部分２３をエッチングする工程との一方の工程を後のエッチング工程とし、周辺部分２１および周辺部分２２をエッチングする工程と中央部分２３をエッチングする工程との他方の工程を先のエッチング工程とする。先のエッチング工程は後のエッチング工程の前に行われるが、先のエッチング工程で形成された被処理部材２０の端部は、後のエッチング工程でエッチングされることが好ましい。上述した工程ｉにおいても、中央部分２３のうちの構成部材２６、２７側の端部は、エッチングされている。これは、フォトマスク５３による露光部４３が中央部分２３の端部上に形成されるようにフォトマスク５３を設計しているからである。このようにすることで、仮にフォトマスク５１、５２とフォトマスク５３とのアライメントがずれたとしても、中央部分２３と周辺部分２１、２２との境界近傍では、確実に被処理部材をエッチングすることができる。そのため、中央部分２３と周辺部分２１、２２との境界近傍においてフォトレジスト４３に意図しない非露光部が発生して、被処理部材２０の中央部分２３の端部が残渣となって歩留まりや動作に影響を与えることを抑制できる。

フォトレジスト４０はフォトレジスト３０よりも厚くすることが好ましい。フォトレジスト４０を厚くすることで、構成部材２６、２７に生じるエッチングダメージを低減できる。

フォトレジスト３０を露光する際の露光光の波長は、フォトレジスト４０を露光する際の露光光の波長と異なってもよい。フォトレジスト３０を露光する際の露光光の波長は、フォトレジスト４０を露光する際の露光光の波長よりも短くすることで、周辺回路部３０１、３０２を微細化し、動作を高速化できる。露光光は、ｇ線（波長 ４３６ｎｍ）、ｉ線（波長 ３６５ｎｍ）、ＫｒＦエキシマレーザー（波長 ２４８ｎｍ）、ＡｒＦエキシマレーザー（波長 １９３ｎｍ）の何れかから選択することができる。

被処理部材２０のエッチングにおいて、被処理部材２０の下地（基体１０）が露出するまでエッチングすることは、構成部材２６、２７，２８の機能によっては必須でなく、構成部材２６、２７、２８は被処理部材２０の下部によって連結していてもよい。

中央部分２３をエッチングする工程ｊにおけるエッチングのバイアスパワーは、周辺部分２１および周辺部分２２をエッチングする工程におけるエッチングのバイアスパワーよりも低いことが好ましい。画素回路部１０１に生じるエッチングダメージに起因するノイズを低減できる。

以下に、被処理部材２０の適用例を説明する。典型的に、被処理部材２０は導電体および絶縁体の一方であり、被覆部材６０は導電体および絶縁体の他方である。あるいは、被処理部材２０は半導体であり、被覆部材６０は導電体または絶縁体である。

第１例では、被処理部材２０から形成される構成部材２６、２７、２８は、トランジスタのゲート電極である。その場合の被処理部材２０はポリシリコン膜であり、被覆部材６０は層間絶縁膜である。

第２例では、構成部材２６、２７、２８は配線や遮光体である。その場合の被処理部材２０は金属膜であり、被覆部材６０は層間絶縁膜である。

第３例では、構成部材２６、２７、２８は凹部を構成する絶縁部材である。周辺部分２１および周辺部分２２をエッチングする工程ｅでは、周辺部分２１に第１凹部を形成し、周辺部分２２に第２凹部を形成する。第１凹部は構成部材２６の間の空隙であり、第２凹部は構成部材２７の間の空隙である。中央部分２３をエッチングする工程ｉでは中央部分２３に第３凹部を形成する。第３凹部は構成部材２８の間の空隙である工程ｋで形成される被覆部材６０は第１凹部、第２凹部および第３凹部に配置された導電部材である。凹部の中の導電部材はコンタクトプラグや、ダマシン構造を有する配線として用いられる。

第４例では、被処理部材２０は半導体基板である。周辺部分２１および周辺部分２２をエッチングする工程ｅでは、周辺部分２１に第１凹部を形成し、周辺部分２２に第２凹部を形成する。中央部分２３をエッチングする工程ｉでは中央部分２３に第３凹部を形成する。工程ｋで形成される被覆部材６０は第１凹部、第２凹部および第３凹部に配置された絶縁部材である。凹部の中の絶縁部材はＳＴＩ構造を有する素子分離部として用いられる。

複数の種類の部材に対して、本実施形態の製造方法を適用することができる。例えば、素子分離部の形成とゲート電極の形成の両方に本実施形態の製造方法を適用できる。あるいは、ゲート電極の形成とコンタクトプラグの形成の両方に本実施形態の製造方法を適用できる。あるいは、コンタクトプラグの形成と配線の形成の両方に本実施形態の製造方法を適用できる。

この場合、第１種類の被処理部材２０をエッチングする際には、周辺回路領域１１の上での露光に用いるフォトマスク５１に含まれるマスクパターンを用いてアライメントマーク２５１を形成する。同様に、周辺回路領域１２の上での露光に用いるフォトマスク５３に含まれるマスクパターンを用いてアライメントマーク２５２を形成する。画素回路領域１３の上での露光に用いるフォトマスク５３に含まれるマスクパターンを用いてアライメントマーク２５３を形成する。その後に本実施形態の製造方法を適用して別の第２種類の被処理部材を処理する際には、アライメントマーク２５１をアライメントに用いて、周辺回路領域１１の上での露光を行う。同様に、アライメントマーク２５２をアライメントに用いて、周辺回路領域１２の上での露光を行う。アライメントマーク２５３をアライメントに用いて、画素回路領域１３の上での露光を行う。このようにすることで、３つに分けて分割露光しても、良好な重ね合わせ精度を得ることができる。なお、上記第２種類の被処理部材は半導体基板であってもよく、その場合の被処理部材に対する処理は、エッチングに限らずイオン注入処理であってもよい。

ここでは光電変換装置ＩＣを例示したが、本実施形態の製造方法は、光電変換装置に限らず、メモリアレイとロジック回路を混載した半導体装置や、アナログ回路とデジタル回路を混載した半導体装置などの製造方法にも適用可能である。

以下、より具体的な実施例を説明する。光電変換装置ＩＣは、デジタルスチルカメラ、ビデオカムコーダーを中心とする二次元画像入力装置の撮像装置として用いられる。これらの撮像装置としてＣＣＤセンサやＣＭＯＳセンサなどの光電変換装置が用いられる。デジタルスチルカメラで用いられるセンサは、ＡＰＳ−Ｃサイズから３５ｍｍフィルムサイズと大きなサイズとすることができる。

このような大きなサイズの光電変換装置は、入射光を光電変換して電気信号を得る光電変換素子を備えた画素回路部１０１と、この画素回路部１０１の周辺に形成された周辺回路部３０１、３０２から成る。露光装置の最大露光範囲（例えば２６ｍｍ×３３ｍｍ）を超える大面積の光電変換装置では、複数枚のフォトマスク（レチクル）を用いて全体の露光領域を分割し、それらをつなぎ合わせることにより全体のパターンを形成する分割露光という手法がある。しかし、このような画素回路部１０１を分割して露光する方法では、分割露光領域の境界において、露光装置の合わせ誤差による合わせずれや、また複数のフォトマスクを別々に露光することに起因した線幅差が生じる。そのため、分割露光領域の境界においては、分割露光領域間の画素特性の差や不連続性という課題が発生してしまう。

このような分割露光による分割露光領域間で発生する画素特性差や不連続性という課題を抑制するため、例えば、画素回路部１０１は一括露光、周辺回路部３０１、３０２は分割露光する手法が考えられる。しかし、露光工程のみ画素回路部１０１と周辺回路部３０１、３０２をわける手法では、その後の画素回路部１０１と周辺回路部３０１、３０２を同じエッチング工程において処理することになる。高速動作が要求される周辺回路部３０１、３０２のエッチング条件を画素回路部１０１に適用してしまうと、エッチングによるダメージが画素特性に敏感に影響してしまう。その結果、ノイズなどセンサ特性の低下という新たな課題が発生してしまう。

図３〜５を用いて光電変換装置の製造方法を説明する。なお、説明のため図３〜５では画素回路部１０１と周辺回路部３０１、３０２を隣接させて描いている。ここでは、ゲート電極の形成工程に適用した場合のプロセスフローを説明する。

図３（ａ）に示す工程Ｓ−ａでは、シリコンなどの半導体基板１００にＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより素子分離部１０３を形成する。そして、酸化シリコン膜１０４を通して、第１導電型（ｐ型）のウェル１１７および１２７、光電変換素子１１３の第２導電型（ｎ型）の半導体領域、第１導電型（ｐ型）のウェルコンタクト７０１を形成する。

図３（ｂ）に示す工程Ｓ−ｂでは、酸化シリコン膜１０４を除去した後、画素回路部１０１のトランジスタのゲート絶縁膜１０５や周辺回路部３０１、３０２のトランジスタのゲート絶縁膜１０６が形成される。画素回路部１０１のゲート絶縁膜１０５や周辺回路部３０１、３０２のゲート絶縁膜１０６としては、酸窒化シリコン膜を用いることができる。このゲート絶縁膜１０５、１０６は、ベースとなる酸化シリコン膜を形成した後に酸窒化処理を行い、酸窒化シリコン膜として形成される。例えば、ここでは、ウェット法による熱酸化を行いベースとなる酸化シリコン膜を形成する。その膜厚は、ゲート絶縁膜１０５については３．３Ｖ用のトランジスタとして約７．５ｎｍ、ゲート絶縁膜１０６については１．２Ｖ用のトランジスタとして約２．１ｎｍで形成する。

図３（ｃ）に示す工程Ｓ−ｃでは、ゲート電極となるポリシリコン膜１０７やハードマスクとなる酸化シリコン膜１０８をそれぞれ堆積する。

図３（ｄ）に示す工程Ｓ−ｄでは、周辺回路部３０１、３０２形成用のフォトレジスト４０１をウェハ全面に塗布する。

図３（ｅ）に示す工程Ｓ−ｅでは、フォトレジスト４０１の周辺回路部３０１相当する領域を露光して露光部４０２を形成する。

図４（ｆ）に示す工程Ｓ−ｆでは、フォトレジスト４０１の周辺回路部３０２に相当する領域を露光して露光部４０３を形成する。

図４（ｇ）に示す工程Ｓ−ｇでは、露光されたフォトレジスト４０１を現像し、周辺回路部３０１、３０２にレジストパターンを形成する。

図４（ｈ）に示す工程Ｓ−ｈでは、周辺回路部３０１、３０２をこのレジストマスクとハードマスクを使用してエッチング処理し、周辺回路部３０１、３０２のゲート電極となるパターンを形成する。

図４（ｉ）に示す工程Ｓ−ｉでは、画素回路部１０１形成用のフォトレジスト５０１をウェハ全面に塗布する。この時、この後の画素回路部１０１をエッチングする際、周辺回路のフォトレジストをブレークして周辺回路のパターンを崩さないために、フォトレジスト５０１塗布後には、周辺回路パターンをしっかり被覆しておく必要がある。そのため、フォトレジスト５０１は厚いほどよいが、少なくともフォトレジスト４０１よりも厚いことが望ましい。

図５（ｊ）に示す工程Ｓ−ｊでは、フォトレジスト５０１の画素回路部１０１に相当する領域を露光して露光部５０２を形成する。

図５（ｋ）に示す工程Ｓ−ｋでは、露光されたフォトレジスト５０１を現像する。

図５（ｌ）に示す工程Ｓ−ｌでは、レジストパターンと酸化シリコン膜１０８からなるハードマスクを使用してエッチング処理を行い、画素回路部１０１のポリシリコン膜１０７がパターニングされる。

図５（ｍ）に示す工程Ｓ−ｍでは、ｐ型の表面領域１１０、画素回路部１０１のシングルドレイン構造となる第２導電型（ｎ型）の低不純物濃度の半導体領域１１８を形成する。その後、ＬＤＤ構造となる低不純物領域１１１を形成する。ＰＭＯＳの低不純物領域１１１については、例えば二フッ化ホウ素（ＢＦ_２）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用いる。ＮＭＯＳの低不純物領域１１１については、例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用いる。このように、周辺回路の高速トランジスタに必要な浅いＬＤＤ注入を制御することが可能となり、駆動力をもった高速トランジスタとセンサ特性との両立が可能となる。また、酸化シリコン膜２１３、窒化シリコン膜１１４、酸化シリコン膜１１５をそれぞれ成膜し、画素回路部１０１にレジストを形成しエッチバックする。こうして、周辺回路には酸化シリコン膜２１３、１１５および窒化シリコン膜１１４の一部から成るサイドウォールが形成される。さらに、画素回路部１０１にレジストを形成し、周辺回路部３０１、３０２にサイドウォール側面に自己整合したソース・ドレインを構成する高濃度の不純物領域１１６を形成する。次に、画素回路部１０１に残された酸化シリコン膜２１３、窒化シリコン膜１１４、酸化シリコン膜１１５を保護膜としながら、コバルトなどを使用したシリサイド層２１７を周辺回路部３０１、３０２に形成する。

通常、ポリシリコン膜のエッチング条件は、異方性ドライエッチングにより、Ｃｌ_２、Ｏ_２、ＨＢｒなどの混合ガスを使用し、１００〜２０００Ｗ程度のバイアスパワーを上部電極、下部電極に印加して処理される。このバイアスパワーは、微細なデザイン形状加工になるほど異方性の強い高バイアスパワーが印加される。そのため、中央部分にこのような異方性の強い高バイアスパワーを用いてしまうと、フォトダイオードにエッチングダメージが発生してしまい、画素特性、特にノイズ特性の低下を招いてしまう。

トランジスタの形成後は、配線工程、カラーフィルタ工程、マイクロレンズ工程、ダイシング工程、パッケージング工程を経て光電変換装置を製造することができる。

上述した製造方法によれば、画素回路部１０１と周辺回路部３０１、３０２のエッチング工程を分けることが可能となる。したがって、周辺回路部３０１、３０２の微細加工に高バイアスパワーを用いたエッチング処理を行っても、画素回路部１０１へのダメージを抑制することが可能となる。なお、大面積であるフルサイズセンサの画素回路部１０１には、周辺回路部３０１、３０２ほど微細加工が必要ではない。そのため、工程Ｓ−ｌでは、工程Ｓ−ｈにおける周辺回路部３０１、３０２のエッチング条件よりも低バイアスパワー条件を用いることができる。その結果、さらにゲート電極のエッチング時に発生するフォトダイオードへのダメージを抑制することが可能となる。

また、画素数の増加が要求されるため、画素回路部１０１を一括露光するためには従来の露光装置では露光エリアの範囲が小さく、一括露光が難しい場合もある。そのため、工程Ｓ−ｊにおいては、従来よりも一括露光範囲が広い露光装置を使用することが望ましい。一方で、このような露光範囲が広い露光装置では解像度が低くなってしまう場合もある。そのため、工程Ｓ−ｅ、工程Ｓ−ｆのような微細パターンが必要な周辺回路部３０１、３０２には従来の露光範囲が狭いが解像度が高い露光装置を用いることが望ましい。つまり、解像度がより高い露光装置としては、露光光の波長がより短い露光装置を用いることができる。

また、画素回路部１０１と周辺回路部３０１や周辺回路部３０２との境界を素子分離部１０３上に配置することができる。図４（ｈ）以降では、画素回路部１０１と周辺回路部３０１や周辺回路部３０２との境界の下に位置する素子分離部１０３の絶縁体を境界部６０１として示している。工程Ｓ−ｅの露光部４０２と工程Ｓ−ｊの露光部５０２とが重なるように、露光領域にマージンを取って露光を行っている。これにより、工程Ｓ−ｋではポリシリコン膜１０７の端部の上にフォトレジスト５０１の開口が形成され、工程Ｓ−ｌでポリシリコン膜１０７の境界部８０１上の端部が確実にエッチング処理されるようにしている。その結果、境界部６０１の近傍にポリシリコン膜１０７の残渣が発生することを抑制できる。

工程Ｓ−ｅの露光部４０２と工程Ｓ−ｊの露光部５０２とが重なるように露光を行い、工程Ｓ−ｈ、工程Ｓ−ｌで２回エッチング処理されることになる。そのため、周辺回路部３０１のエッチングでは境界部６０１の周辺回路部３０１側がエッチングされることになる。そして、画素回路部１０１のエッチングでは境界部６０１の画素回路部１０１側がエッチングされることになる。そして、境界部６０１の中央付近では、２回のエッチングが重複することによって、境界部６０１の周辺回路部３０１側と画素回路部１０１側よりも多くエッチングされる。その結果、境界部６０１には中央付近に凹部が形成されうる。なお、しかし、先述したように、工程Ｓ−ｈで示す周辺回路部３０１のエッチングの方が、工程Ｓ−ｌで示す画素回路部１０１のエッチングより高バイアスパワーとすることがでる。その場合、画素回路部１０１のエッチングでは境界部６０１の画素回路部１０１側ではそれほど境界部６０１の絶縁体がエッチングされない。境界部６０１の周辺回路部３０１側が周辺回路部１０１側よりも高くなる。つまり、境界部６０１の中央付近を基準に考えると、中央付近の両側に高さのことなる凹部が生じることになる。本実施例では境界部６０１にこのような痕跡が残るため、境界部６０１を観察することで、本実施例の製造方法が適切に行われているかを確認でき、歩留まりの向上などに役立てることができる。

本実施形態の開示内容は本明細書に記載したことだけでなく、図面から把握できる全ての事項を含む。本実施形態は技術的思想を逸脱しない範囲で変更が可能である。

２０ 被処理部材
１０１ 画素回路部
３０１、３０２ 周辺回路部
２１、２２ 周辺部分
２３ 中央部分
５１、５２、５３ フォトマスク
３０、４０ フォトレジスト
３６、３７、３８、４６、４７、４８ レジストパターン
２６、２７、２８ 構成部材

Claims (14)

1. 第１回路部と第２回路部を有する半導体装置の製造方法であって、
   被処理部材のうちの前記第１回路部となる第１部分および第２部分の上に第１フォトレジストを形成する工程と、
   前記第１部分の上において、第１フォトマスクを用いて、前記第１フォトレジストを露光する工程と、
   前記第２部分の上において、第２フォトマスクを用いて、前記第１フォトレジストを露光する工程と、
   前記第１部分および前記第２部分の上において、前記第１フォトレジストを現像して第１レジストパターンを形成する工程と、
   前記第１レジストパターンをマスクにして前記第１部分および前記第２部分をエッチングする工程と、
   前記被処理部材のうちの前記第２回路部となる第３部分の上に第２フォトレジストを形成する工程と、
   前記第３部分の上において、第３フォトマスクを用いて、前記第２フォトレジストを露光する工程と、
   前記第３部分の上において、前記第２フォトレジストを現像して第２レジストパターンを形成する工程と、
   前記第２レジストパターンをマスクにして前記第３部分をエッチングする工程と、を有することを特徴とする製造方法。
2. 前記第３部分をエッチングする工程において、レジストパターンが前記第１部分および前記第２部分をマスクしている、請求項１に記載の製造方法。
3. 前記第１部分および前記第２部分をエッチングする工程の後に、前記第２フォトレジストを形成する工程を行う、請求項１または２に記載の製造方法。
4. 前記第２フォトレジストは前記第１フォトレジストよりも厚い、請求項１乃至３のいずれか１項に記載の製造方法。
5. 前記被処理部材からトランジスタのゲート電極を形成する、請求項１乃至４のいずれか１項に記載の製造方法。
6. 前記被処理部材は絶縁部材を含み、
   前記第１部分および前記第２部分をエッチングする工程では、前記第１部分に第１凹部を形成し、前記第２部分に第２凹部を形成し、
   前記第３部分をエッチングする工程では前記第３部分に第３凹部を形成し、
   前記第１凹部、前記第２凹部および前記第３凹部の中に導電部材を配置する工程をさらに有する、請求項１乃至５のいずれか１項に記載の製造方法。
7. 前記第１フォトレジストを露光する際の露光光の波長は、前記第２フォトレジストを露光する際の露光光の波長よりも短い、請求項１乃至６のいずれか１項に記載の製造方法。
8. 前記第３部分をエッチングする工程におけるエッチングのバイアスパワーは、前記第１部分および前記第２部分をエッチングする工程におけるエッチングのバイアスパワーよりも低い、請求項１乃至７のいずれか１項に記載の製造方法。
9. 前記被処理部材のうち、前記第１部分と前記第３部分の境界の下には素子分離部が位置する、請求項１乃至８のいずれか１項に記載の製造方法。
10. 前記第１部分および前記第２部分をエッチングする工程と前記第３部分をエッチングする工程との一方の工程では、前記第１部分および前記第２部分をエッチングする工程と前記第３部分をエッチングする工程との他方の工程で形成された前記被処理部材の端部をエッチングする、請求項１乃至９のいずれか１項に記載の製造方法。
11. 前記第１部分および前記第２部分をエッチングする工程では、前記第１フォトマスクに含まれるマスクパターンによって第１アライメントマークが形成され、前記第２フォトマスクに含まれるマスクパターンによって第２アライメントマークが形成され、
    前記第３部分をエッチングする工程では、前記第３フォトマスクに含まれるマスクパターンによって第３アライメントマークが形成される、請求項１乃至１０のいずれか１項に記載の製造方法。
12. 前記第１フォトレジストおよび前記第２フォトレジストはポジ型である、請求項１乃至１０のいずれか１項に記載の製造方法。
13. 前記被処理部材がパターニングされてなる構成部材を含む半導体ウェハをダイシングすることによって、各々が前記第１回路部と前記第２回路部とを有する複数の半導体チップを得る工程を有する、請求項１乃至１２のいずれか１項に記載の製造方法。
14. 前記半導体装置は画素回路部と周辺回路部を有する光電変換装置であって、前記第１部分および前記第２部分は前記周辺回路部となり、前記第３部分は前記画素回路部となる、請求項１乃至１３のいずれか１項に記載の製造方法。

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