TWI678778B

TWI678778B - 半導體裝置封裝以及形成半導體裝置封裝的方法

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Publication number: TWI678778B
Application number: TW107113154A
Authority: TW
Inventors: 林柏堯; Po-Yao Lin; 洪成佾; Cheng-Yi Hong; 許峯誠; Feng-Cheng Hsu; 陳碩懋; Shuo-Mao Chen; 鄭心圃; Shin-Puu Jeng; 葉書伸; Shu-Shen Yeh; 李光君; Kuang-Chun Lee
Original assignee: 台灣積體電路製造股份有限公司; Taiwan Semiconductor Manufacturing Co., Ltd.
Priority date: 2017-07-03
Filing date: 2018-04-18
Publication date: 2019-12-01
Also published as: US20190006341A1; CN109216289A; US10504880B2; US20190252363A1; US20200286878A1; US10276551B2; CN109216289B; TW201907527A; US11508710B2; US20200098739A1; US10714463B2

Abstract

一種半導體裝置封裝包括重佈線結構、第一半導體裝置、多個第二半導體裝置、至少一個翹曲調整元件及包封材料。所述第一半導體裝置設置在重佈線結構上。所述第二半導體裝置設置在重佈線結構上且環繞第一半導體裝置。所述至少一個翹曲調整元件設置在所述多個第二半導體裝置中的至少一者上。所述包封材料包封第一半導體裝置、第二半導體裝置及翹曲調整元件，其中所述翹曲調整組件的楊氏模量實質上大於或等於所述包封材料的楊氏模量。

Description

半導體裝置封裝以及形成半導體裝置封裝的方法

本發明是有關於一種半導體裝置封裝以及形成半導體裝置封裝的方法。

在對積體電路進行封裝過程中，將可在垂直方向上以及在水準方向上堆疊的裝置晶粒封裝到重佈線結構上。可使用覆晶接合(flip chip bonding)的方式將裝置晶粒接合到重佈線結構的一個側上，並執行迴焊以使用以將晶粒與重佈線結構進行內連接的焊球熔融。然後，在此封裝上施加模塑化合物，其中模塑化合物覆蓋裝置晶粒及焊球。

然而，在封裝中的各材料的熱膨脹係數(Coefficient of Thermal Expansion，CTE)之間存在顯著的不同。舉例來說，重佈線結構及模塑化合物的熱膨脹係數比裝置晶粒的熱膨脹係數高得多。因此，在所得封裝中存在顯著的翹曲(warpage)。封裝基板的翹曲可造成不規則的連接件及/或凸塊裂縫。翹曲可能因裝置晶粒在重佈線結構之上的非對稱之安排而進一步惡化。因此對封裝製程的良率產生不利影響。

本發明提供一種半導體裝置封裝以及形成半導體裝置封裝的方法，其可提升半導體裝置封裝的良率。

在本發明的一實施例中，一種半導體裝置封裝包括重佈線結構、第一半導體裝置、多個第二半導體裝置、至少一個翹曲調整元件及包封材料。所述第一半導體裝置設置在重佈線結構上。所述第二半導體裝置設置在重佈線結構上且環繞第一半導體裝置。所述至少一個翹曲調整元件設置在所述多個第二半導體裝置中的至少一者上。所述包封材料包封第一半導體裝置、第二半導體裝置及翹曲調整元件，其中所述翹曲調整組件的楊氏模量實質上大於或等於所述包封材料的楊氏模量。

在本發明的一實施例中，一種形成半導體裝置封裝的方法包括：在載體上形成重佈線結構；在所述重佈線結構上設置多個第二半導體裝置；設置至少一個翹曲調整元件在所述多個第二半導體裝置中的至少一者上；在所述重佈線結構上設置第一半導體裝置；在所述重佈線結構上形成包封材料，以包封所述第一半導體裝置、所述第二半導體裝置及所述翹曲調整元件；移除所述載體以露出所述重佈線結構的底表面；以及在所述重佈線結構的所述底表面上形成多個電性端子。

在本發明的一實施例中，一種半導體裝置封裝包括重佈線結構、第一半導體裝置、多個第二半導體裝置、包封材料及翹曲調整框架。所述第一半導體裝置設置在重佈線結構上。所述第二半導體裝置設置在重佈線結構上且環繞第一半導體裝置。所述包封材料包封所述第一半導體裝置及所述第二半導體裝置。所述翹曲調整框架設置在所述包封材料上且疊設(superimposed)於所述第二半導體裝置上。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、100a、100b、200、200a、200b‧‧‧半導體裝置封裝

105、205‧‧‧載體

110、210‧‧‧重佈線結構

110a‧‧‧封裝基板

112‧‧‧重佈線

112a‧‧‧導電電路

113‧‧‧保護層

114、214‧‧‧介電層

114a‧‧‧核心層

115‧‧‧凸塊下金屬結構

116‧‧‧導通孔

120、220‧‧‧第一半導體裝置/半導體裝置

122、132、222、232‧‧‧背面

130、230‧‧‧第二半導體裝置/半導體裝置

140、140a、140b、140c、140d‧‧‧翹曲調整組件

142‧‧‧晶粒貼合膜

150、150a、250、250a‧‧‧包封材料

160、260‧‧‧電端子

170、270‧‧‧底部填充膠

180、280‧‧‧連接件

212‧‧‧扇出型重佈線

220a‧‧‧第一半導體裝置

230a‧‧‧第二半導體裝置

240、240a、240b‧‧‧翹曲調整框架

242‧‧‧黏合劑

252‧‧‧頂表面

255‧‧‧經包封封裝

T1、T2、T3、T4、T5‧‧‧厚度

圖1示出依據本揭露一些示例性實施例的半導體裝置封裝的剖視圖。

圖2示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。

圖3示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。

圖4示出依據本揭露一些示例性實施例的半導體裝置封裝的剖視圖。

圖5到圖11示出依據本揭露一些示例性實施例的在半導體裝置封裝的製造過程中的中間階段的剖視圖。

圖12到圖16示出依據本揭露一些示例性實施例的在半導體裝置封裝的製造過程中的中間階段的剖視圖。

圖17示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。

圖18示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。

圖19示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。

以下揭露內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明實施例。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)”、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。

另外，為易於說明，本文中可能使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”等用語來闡述與圖中所示者相似或不同的一個或多個元件或特徵，且可依據呈現次序或本說明的上下文來可互換地使用所述用語。

下文所述的各種實施例涉及讓使用多晶片封裝製程而形成的封裝減少翹曲(warpage)。圖1示出依據本揭露一些示例性實施例的半導體裝置封裝的剖視圖。圖2示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。圖3示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。參照圖1到圖3，在一些實施例中，半導體裝置封裝100包括重佈線結構110、第一半導體裝置120、多個第二半導體裝置130、至少一個翹曲調整元件140及包封材料150。第一半導體裝置120及第二半導體裝置130設置在重佈線結構110上，且第二半導體裝置130可環繞第一半導體裝置120，如圖2所示。在一些實施例中，第一半導體裝置120及第二半導體裝置130可通過多個連接件180(例如焊料接頭)接合到重佈線結構110。

在一些實施例中，第一半導體裝置120與第二半導體裝置130可為具有不同大小的不同類型的半導體裝置。舉例來說，第一半導體裝置120可為系統晶片(system on chip，SOC)，而各個第二半導體裝置130可為動態隨機存取記憶體(dynamic random access memory，DRAM)晶片級封裝(chip-scale package，CSP)且通過重佈線結構110電性連接到第一半導體裝置120。在一些實施例中，第一半導體裝置120的厚度T4實質上大於各個第二半導體裝置130的厚度T2，且包封材料露出第一半導體裝置的背面。在實作方式中的一種中，第一半導體裝置120的厚度T4可約為770微米(μm)，而各個第二半導體裝置130的厚度T2可約為400μm，但本揭露並非僅限於此。

在一些實施例中，所述至少一個翹曲調整元件140如圖1所示設置在多個第二半導體裝置130中的至少一者上，且包封材料150包封第一半導體裝置120、多個第二半導體裝置130及翹曲調整元件140。在一些實施例中，包封材料150的熱膨脹係數(CTE)比第一半導體裝置120的熱膨脹係數及第二半導體裝置130的熱膨脹係數高得多。另外，在一些實作方式中，第一半導體裝置120的大小與第二半導體裝置130的大小可為不同的。舉例來說，第一半導體裝置120的厚度可如圖1所示實質上大於各個第二半導體裝置130的厚度，且包封材料150可露出第一半導體裝置120的背面122但在第二半導體裝置130之上延伸。如此，所得的半導體裝置封裝中存在顯著的翹曲。

因此，將翹曲調整組件140的楊氏模量(Young's modulus)設計成實質上大於或等於包封材料150的楊氏模量，且將翹曲調整組件140的熱膨脹係數設計成實質上小於包封材料150的熱膨脹係數。由此，翹曲調整元件140被配置成設置在第二半導體裝置130上，以減少所得半導體裝置封裝的熱膨脹係數失配(mismatch)並改善所得半導體裝置封裝的翹曲輪廓。在各實作方式中的一種中，翹曲調整元件140可為偽晶粒(dummy die)，所述偽晶粒可不執行任何電性功能且與半導體裝置封裝100中的其他元件(例如，重佈線結構110及/或半導體裝置120/130)電性隔離。舉例來說，翹曲調整組件140可為實質上純矽塊，以增加此封裝中的半導體材料的量並減少半導體裝置封裝100的熱膨脹係數失配。在其他實施例中，翹曲調整元件140可包含用於減小半導體裝置封裝100的有效熱膨脹係數的其他合適的材料(例如，玻璃)。另外，通過在第二半導體裝置130上設置翹曲調整元件140，半導體裝置封裝100的翹曲輪廓可得到改善，因而無需在重佈線結構上留出額外的空間來在重佈線結構上設置保持環(retaining ring)。由此，半導體裝置封裝100的大小可減小。

應注意的是，為了更好地示出在包封材料之下的裝置配置狀況，半導體裝置封裝100、100a的包封材料在圖2及圖3中被省略。在一些實施例中，半導體裝置封裝100可包括多於一個翹曲調整元件140，其設置在第二半導體裝置130中的至少一組上。在圖2所示實施例中，多個翹曲調整元件140分別設置在多個第二半導體裝置130上。翹曲調整元件140的大小約可等於或甚至略大於第二半導體裝置130的大小，且各個翹曲調整元件140的大小約可相同。作為另一選擇，在圖3所示實施例中，翹曲調整元件140可僅設置在一組第二半導體裝置130(例如，如圖3所示的四個第二半導體裝置130)上，且翹曲調整元件140的大小實質上小於第二半導體裝置130的大小。在一些實施例中，翹曲調整元件140中的一者的大小約不同於翹曲調整元件140中的另一者的大小。即，所有翹曲調整元件140的大小可能未必相同。在圖3所示實施例中，翹曲調整組件140a、140b、140c、140d的大小彼此不同。

參照圖1，在一些實施例中，翹曲調整組件140的厚度T1可實質上等於或大於50μm，且實質上小於包封材料150的厚度T5減去第二半導體裝置130的厚度T2。在實作方式中的一種中，翹曲調整元件140的厚度T1可介於50μm到400μm範圍內。在一些實施例中，翹曲調整元件140的厚度T1對第二半導體裝置130的厚度T2的比率可介於0.1到2範圍內。在實作方式中的一種中，此比率可約為0.2。在一些實施例中，翹曲調整組件140的寬度可實質上等於或大於50μm，且實質上小於第二半導體裝置130的寬度。在各實作方式中的一種中，翹曲調整元件140的寬度可為約28.4μm。在一些實施例中，翹曲調整元件140的寬度對第二半導體裝置130的寬度的比率可介於0.1到1範圍內。在各實作方式中的一種中，此比率可約為1。即，翹曲調整元件140的寬度與第二半導體裝置130的寬度可實質上相同。在一些實施例中，包封材料150超過翹曲調整元件140的厚度T3可實質上大於50μm。在實作方式中的一種中，此厚度T3可介於225μm到275μm範圍內。所屬領域中具有通常知識者應理解，實施例中所示翹曲調整元件140的大小及配置形式僅用於說明。翹曲調整元件140的大小及數量可依據半導體裝置封裝的翹曲模擬結果來調整。

在一些實施例中，用於對半導體裝置封裝100、100a的翹曲進行模擬的翹曲模擬可為例如用於依據不同模塑製程參數來預測翹曲的有限元素方法(finite element method，FEM)數值建模。翹曲調整元件140的大小及數量可依據翹曲模擬的結果來設計，以說明減少半導體裝置封裝100、100a的翹曲。在一些實施例中，各個翹曲調整組件140經由晶粒貼合膜(die attach film，DAF)142貼合到對應的第二半導體裝置130的背面132，其中背面132背離重佈線結構110。

在一些實施例中，重佈線結構110可為扇出型(fan-out)重佈線結構110，其包括彼此交替堆疊的多條扇出型重佈線(redistribution line，RDL)112與多個介電層114，且包封材料150在重佈線結構110之上延伸，如圖1所示。即，半導體裝置封裝是多晶片扇出型封裝。作為另一選擇，參照圖4，在半導體裝置封裝100b中，重佈線結構110可為封裝基板110a，封裝基板110a包括用於在核心層114a的相對的兩側之間路由(route)電性訊號的導電電路112a及導通孔116。核心層114a可使用有機材料，例如可容易層壓(laminated)的材料。在一些實施例中，核心層114a可包括單面或雙面銅箔層壓板(copper clad laminate)、環氧樹脂、樹脂、玻璃纖維、模塑化合物、塑膠(例如聚氯乙烯(PolyVinylChloride，PVC)、丙烯腈、丁二烯及苯乙烯(Acrylonitril,Butadiene & Styrene，ABS)、聚丙烯(Polypropylene，PP)、聚乙烯(Polyethylene，PE)、聚苯乙烯(PolyStyrene，PS)、聚甲基丙烯酸甲酯(Polymethyl Methacrylate，PMMA)、聚對苯二甲酸乙二酯(Polyethylene Terephthalate，PET)、聚碳酸酯(Polycarbonate，PC)、聚苯硫醚(Polyphenylene sulfide，PPS))、上述的任意組合、上述的任意多層結構及其類似物等。在一些實施例中，導通孔116可延伸穿過核心層114a，以提供設置在核心層114a的任一側上的導電電路112a之間的電性連接。導通孔116可在一些實施例中被形成為導電管道(conductive pipes)，且此類導通孔116的內部空間可填充有介電材料及/或氣隙(air gap)。

圖5到圖11示出依據本揭露一些示例性實施例的在半導體裝置封裝的製造過程中的中間階段的剖視圖。在一些實施例中，形成以上所述的半導體裝置封裝的方法可包括以下步驟。為清晰及簡單起見，可省略對相同或相似特徵的詳細說明，且相同或相似的參考編號標示相同或相似的元件。

參照圖5到圖7，可在載體105上形成重佈線結構110。在一種實作方式中，可在載體105上彼此交替地形成多條重佈線112與多個介電層114，如圖5所示。在一些實施例中，重佈線112 可包含銅、鈦、鋁、鎳、金、其合金及/或組合及/或其他材料中的一種或多種。重佈線112可在垂直方向上進行內連接，且可包括各種導電接墊、導電線及/或導通孔。

然後，可在最頂部重佈線112上形成保護層113。舉例來說，保護層113可為阻焊劑材料或低溫聚醯亞胺其可經過沉積及回蝕(etched back)以暴露出最頂部重佈線112的一部分。可毯覆形成(blanket formed)保護層113並對保護層113進行圖案化以形成開口，在所述開口中形成凸塊下金屬(under bump metallization，UBM)結構115。保護層113可由氮化物、氧化物、聚醯亞胺、低溫聚醯亞胺、阻焊劑及/或類似材料形成。保護層113中的開口可利用光刻技術來形成，以使開口暴露出最頂部重佈線112的一些部分。凸塊下金屬結構115是由一個或多個導電材料層形成，且提供最頂部重佈線112與將在隨後的製程中形成的連接件180之間的電性連接。凸塊下金屬結構115可例如由鉻、鉻-銅合金、銅、金、鈦、鈦鎢、鎳、上述的任意組合或類似材料的一個或多個層形成。應注意，保護層113可充當應力緩衝層以減少電連接件中的應力量。

參照圖8，可通過多個連接件180(例如，球柵陣列(ball grid array，BGA)球、受控塌陷晶片連接件(controlled collapse chip connector，C4)凸塊、微凸塊、焊料接頭或類似連接件)將第二半導體裝置130接合(例如，覆晶接合)到重佈線結構110。在一些實施例中，第二半導體裝置130可為動態隨機存取記憶體晶片級封裝。然而，在其他實施例中，第二半導體裝置130可為任何類型的積體電路，例如處理器、邏輯電路系統、記憶體、類比電路(analog circuit)、數位電路、混合訊號等。

然後，設置至少一個翹曲調整元件140在多個第二半導體裝置130中的至少一者上。在一些實施例中，分別在多個第二半導體裝置130上設置多個翹曲調整元件140，但本揭露並非僅限於此。在實作方式中的一種中，可經由晶粒貼合膜或任何其他合適的黏合劑將翹曲調整元件140貼合到對應的第二半導體裝置130的背面132。在一些實施例中，可首先將翹曲調整元件140貼合到第二半導體裝置130，且再將第二半導體裝置130接合到重佈線結構110。

參照圖9，可通過連接件180(例如，球柵陣列(BGA)球、受控塌陷晶片連接件(controlled collapse chip connector，C4)凸塊、微凸塊、焊料接頭或類似連接件)將第一半導體裝置120接合(例如，覆晶接合)到重佈線結構110。在一些實施例中，第一半導體裝置120可為系統晶片。然而，在其他實施例中，第一半導體裝置120可為任何類型的積體電路，例如處理器、邏輯電路系統、記憶體、類比電路、數位電路、混合訊號等。在一些實施例中，第一半導體裝置120是在第二半導體裝置130之後設置在重佈線結構110上。作為另一選擇，第一半導體裝置120也可在第二半導體裝置130之前設置在重佈線結構110上。第一半導體裝置120、第二半導體裝置130及翹曲調整元件140的設置順序並不以此為限。

參照圖10，可形成底部填充膠170，以使底部填充膠170填充在第一半導體裝置120與重佈線結構110之間，並填充在第二半導體裝置130與重佈線結構110之間。在一些實施例中，底部填充膠170可如圖10所示塗佈(dispensed)在連接件180周圍。設置底部填充膠170是為了對連接件180提供結構支撐及保護。然後，在重佈線結構110上形成包封材料150a，以包封第一半導體裝置120、第二半導體裝置130及翹曲調整元件140。在一些實施例中，包封材料150a可為模塑化合物，所述模塑化合物包含聚合物材料(例如，環氧樹脂、樹脂等)，且具有或不具有硬化劑、填料(例如，二氧化矽填料、玻璃填料、氧化鋁、氧化矽等)、助黏劑、其任意組合及類似物等。

然後，參照圖10及圖11，可移除載體105以露出重佈線結構110的底表面。在一些實施例中，可通過使載體105上的黏合層失去或減小黏合力來從重佈線結構110上剝離載體105。然後將黏合層與載體105一起移除。舉例來說，可將載體105上的黏合層暴露於紫外光下，以使得黏合層失去或減小黏合力，因而可從重佈線結構110上移除載體105。在移除載體105之後，可在重佈線結構110的底表面上形成多個電性端子160以電性連接到重佈線結構110的重佈線。

另外，可執行研磨製程以對包封材料150a(以及或許一部分的第一半導體裝置120)進行研磨，直到露出第一半導體裝置 120的背面122，從而可獲得如圖1所示的半導體裝置封裝100。在此實施例中，包封材料150的經研磨的頂表面與第一半導體裝置120的背面122實質上共平面。在一些實施例中，可執行研磨製程直到露出第一半導體裝置120及翹曲調整組件140兩者。作為另一選擇，在一些實施例中，研磨製程可被省略。

圖12到圖16示出依據本揭露一些示例性實施例的在半導體裝置封裝的製造過程中的中間階段的剖視圖。應注意，圖16所示半導體裝置封裝200包含與前面通過圖1到圖4揭露的半導體裝置封裝100、100a、100b相同或相似的許多特徵。另外，圖12到圖16所示半導體裝置封裝200的製造製程包含與前面通過圖5到圖11揭露的半導體裝置封裝的製造製程相同或相似的許多特徵。為清晰及簡單起見，可省略對相同或相似特徵的詳細說明，且相似的參考編號標示相同或相似的元件。圖12到圖16所示實施例與圖1到圖11所示實施例之間的主要不同之處闡述如下。

參照圖12，在提供在載體205上的重佈線結構210上設置第一半導體裝置220a及多個第二半導體裝置230a。在一些實施例中，可通過多個連接件280(例如焊料接頭)將第一半導體裝置220a及第二半導體裝置230a接合到重佈線結構210。在一些實作方式中，第一半導體裝置220a與第二半導體裝置230a可為具有不同大小的不同類型的半導體裝置。舉例來說，第一半導體裝置220a可為系統晶片，而各個第二半導體裝置230a可為動態隨機存取記憶體晶片級封裝。在一種實作方式中，第二半導體裝置230a 可環繞第一半導體裝置220a且通過重佈線結構210電性連接到第一半導體裝置220a。在一些實施例中，重佈線結構210是包括交替地堆疊在彼此的頂部上的多條扇出型重佈線(RDL)212與多個介電層214的扇出型重佈線結構210。作為另一選擇，在其他實施例中，重佈線結構可為封裝基板，所述封裝基板包括用於在基板的相對的兩側之間路由電性訊號的導電電路及導通孔。本揭露並不限制重佈線結構210的形成。

參照圖13，可形成底部填充膠270以填充在第一半導體裝置220a與重佈線結構210之間，並填充在第二半導體裝置230a與重佈線結構210之間。在一些實施例中，底部填充膠270可如圖13所示塗布在連接件280的周圍。設置底部填充膠270是為了對連接件280提供結構支撐及保護。然後，在重佈線結構210上形成包封材料250a以包封第一半導體裝置220a及第二半導體裝置230a，而不先在第二半導體裝置230a的背面上設置任何翹曲調整元件。在一些實施例中，包封材料250a可為模塑化合物，所述模塑化合物包含具有或不具有硬化劑的聚合物材料(例如，環氧樹脂、樹脂等)、填料(例如，二氧化矽填料、玻璃填料、氧化鋁、氧化矽等)、助黏劑、其任意組合及類似物等。

然後，參照圖14，可視需要執行研磨製程，直到露出第一半導體裝置220的背面222及第二半導體裝置230的背面232。即，包封材料250的頂表面252、第一半導體裝置220的背面、及第二半導體裝置230的背面彼此共平面。在一些實施例中，可執行研磨製程直到露出第一半導體裝置220而仍將第二半導體裝置230包封在包封材料250中。在一些實施例中，可執行研磨製程直到露出第一半導體裝置220及第二半導體裝置230兩者。作為另一選擇，在一些實施例中，研磨製程可被省略。在說明書通篇中，將圖15所示的包括第一半導體裝置220、第二半導體裝置230及包封材料250的所得結構稱為經包封封裝(encapsulated package)255。

圖17示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。參照圖15及圖17，在經包封封裝255上設置翹曲調整框架240。在一些實施例中，翹曲調整框架240設置在包封材料250上且至少部分地與第二半導體裝置230重疊。在一些實施例中，翹曲調整框架240如圖15及圖17所示呈蓋(或板)形式。因此，在其中施加研磨製程的實施例中，翹曲調整框架240如圖15所示可接觸包封材料250的頂表面252、第一半導體裝置220的背面222及第二半導體裝置230的背面232。

在一些實施例中，可使用黏合劑242將翹曲調整框架240貼合到此封裝。舉例來說，所述黏合劑可包括導熱介面材料(thermal interface material，TIM)黏合膠帶或任何其他合適的黏合劑。翹曲調整框架240可被貼合到此封裝以減少半導體裝置封裝200的翹曲。舉例來說，翹曲調整框架240的材料可包括金屬(例如，不銹鋼、銅、鋁、鎢等)或任何其他合適的剛性材料，以進一步增加半導體裝置封裝200的剛性。在一些實施例中，翹曲調整框架240的厚度可實質上大於200μm。此外，當翹曲調整框架240包含熱膨脹係數高於半導體裝置220、230中的矽的熱膨脹係數的金屬時，半導體裝置封裝200的熱膨脹係數失配會減少，因而半導體裝置封裝200的翹曲可進一步減少。另外，通過在經包封封裝255的頂部上設置翹曲調整框架240，半導體裝置封裝200的翹曲輪廓可得到改善，因而無需在重佈線結構上留出額外的空間來在重佈線結構上設置保持環。由此，半導體裝置封裝200的大小可縮減。

然後，參照圖15及圖16，可移除載體205以露出重佈線結構210的底表面。在一些實施例中，通過使載體205上的黏合層失去或減小黏合力來從重佈線結構210剝離載體205。在移除載體205之後，可在重佈線結構210的底表面上形成多個電性端子260以電性連接到重佈線結構210的重佈線，從而可獲得如圖16所示的半導體裝置封裝200。

圖18示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。圖19示出依據本揭露一些示例性實施例的半導體裝置封裝的俯視圖。應注意，圖18及圖19所示半導體裝置封裝200a、200b包含與前面通過圖16到圖17揭露的半導體裝置封裝200相同或相似的許多特徵。為清晰及簡單起見，可省略對相同或相似特徵的詳細說明，且相似的參考編號標示相同或相似的元件。圖18及圖19所示半導體裝置封裝200a、200b與圖16到圖17所示半導體裝置封裝200之間的主要不同之處闡述如下。

在一些實施例中，除了呈蓋形式以全面地覆蓋包封材料250、第一半導體裝置220及第二半導體裝置230以外，翹曲調整框架240a、240b也可呈環形式以局部地覆蓋包封材料250、第一半導體裝置220及第二半導體裝置230。在一些實施例中，翹曲調整框架240a、240b可接觸包封材料250及第二半導體裝置230的背面，且翹曲調整框架240a、240b可露出第一半導體裝置220的背面。參照圖18，翹曲調整框架240被配置在此封裝的週邊區的頂部上，以使得翹曲調整框架240a接觸包封材料250及第二半導體裝置230的背面的一部分。在此實施例中，翹曲調整框架240a可露出第一半導體裝置220的整個背面。參照圖19，翹曲調整框架240b呈具有設計圖案的環形狀，以使得翹曲調整框架240b接觸包封材料250及第二半導體裝置230的背面的一部分。在此實施例中，翹曲調整框架240b可露出第一半導體裝置220的整個背面，或局部地覆蓋第一半導體裝置220的背面。翹曲調整框架240、240a及240b的形成可依據半導體裝置封裝200、200a及200b的翹曲輪廓來調整。

依據本揭露的一些實施例，一種半導體裝置封裝包括重佈線結構、第一半導體裝置、多個第二半導體裝置、至少一個翹曲調整元件及包封材料。所述第一半導體裝置設置在重佈線結構上。所述第二半導體裝置設置在重佈線結構上且環繞第一半導體裝置。所述至少一個翹曲調整元件設置在所述多個第二半導體裝置中的至少一者上。所述包封材料包封所述第一半導體裝置、所述多個第二半導體裝置及所述翹曲調整元件，其中所述翹曲調整組件的楊氏模量實質上大於或等於所述包封材料的楊氏模量。

依據本揭露的一些實施例，所述重佈線結構是扇出型重佈線結構，所述扇出型重佈線結構包括彼此交替堆疊的多條重佈線(RDL)與多個介電層，且所述包封材料在所述重佈線結構之上延伸。

依據本揭露的一些實施例，所述翹曲調整組件的熱膨脹係數實質上小於所述包封材料的熱膨脹係數。

依據本揭露的一些實施例，其中所述第一半導體裝置是系統晶片(SOC)，且所述多個第二半導體裝置中的每一者是動態隨機存取記憶體(DRAM)晶片級封裝(CSP)。

依據本揭露的一些實施例，其中所述翹曲調整組件經由晶粒貼合膜貼合到所述多個第二半導體裝置中的所述至少一者的背面，且所述背面背離所述重佈線結構。

依據本揭露的一些實施例，其中所述翹曲調整元件的數量是多個，且所述多個翹曲調整元件分別設置在所述多個第二半導體裝置中的至少一組上。

依據本揭露的一些實施例，其中所述翹曲調整元件的大小實質上相同。

依據本揭露的一些實施例，其中所述翹曲調整元件中的一者的大小與所述翹曲調整元件中的另一者的大小實質上不同。

依據本揭露的一些實施例，其中所述第一半導體裝置的厚度實質上大於所述多個第二半導體裝置中的每一者的厚度，且所述包封材料露出所述第一半導體裝置的背面。

依據本揭露的一些實施例，一種形成半導體裝置封裝的方法包括：在載體上形成重佈線結構；在所述重佈線結構上設置多個第二半導體裝置；設置至少一個翹曲調整元件在所述多個第二半導體裝置中的至少一者上；在所述重佈線結構上設置第一半導體裝置；在所述重佈線結構上形成包封材料，以包封所述第一半導體裝置、所述多個第二半導體裝置及所述翹曲調整元件；移除所述載體以露出所述重佈線結構的底表面；以及在所述重佈線結構的所述底表面上形成多個電性端子。

依據本揭露的一些實施例，其中所述翹曲調整組件的楊氏模量實質上大於或等於所述包封材料的楊氏模量，且所述翹曲調整組件的熱膨脹係數(CTE)實質上小於所述包封材料的熱膨脹係數。

依據本揭露的一些實施例，其中所述第一半導體裝置是系統晶片(SOC)，所述多個第二半導體裝置中的每一者是動態隨機存取記憶體(DRAM)晶片級封裝(CSP)，且所述多個第二半導體裝置環繞所述第一半導體裝置。

依據本揭露的一些實施例，其中設置所述至少一個翹曲調整元件在所述多個第二半導體裝置中的所述至少一者上包括：將所述至少一個翹曲調整元件貼合到所述多個第二半導體裝置中的所述至少一者的背面，其中所述背面背離所述重佈線結構。

依據本揭露的一些實施例，所述方法還包括：在形成所述包封材料之前形成底部填充膠，以使底部填充膠填充在所述第一半導體裝置與所述重佈線結構之間，並填充在所述多個第二半導體裝置與重佈線結構之間。

依據本揭露的一些實施例，一種半導體裝置封裝包括重佈線結構、第一半導體裝置、多個第二半導體裝置、包封材料及翹曲調整框架。所述第一半導體裝置設置在重佈線結構上。所述多個第二半導體裝置設置在重佈線結構上且環繞第一半導體裝置。所述包封材料包封所述第一半導體裝置及所述第二半導體裝置。所述翹曲調整框架設置在所述包封材料上且疊設於所述多個第二半導體裝置上。

依據本揭露的一些實施例，其中所述翹曲調整框架的材料包括不銹鋼、銅、鋁或鎢。

依據本揭露的一些實施例，其中所述包封材料露出所述第一半導體裝置的背面及所述多個第二半導體裝置的多個背面，且所述包封材料的頂表面與所述第一半導體裝置的所述背面及所述多個第二半導體裝置的所述多個背面共平面。

依據本揭露的一些實施例，其中所述翹曲調整框架呈環形式，所述翹曲調整框架接觸所述包封材料及所述多個第二半導體裝置的所述多個背面，而露出所述第一半導體裝置的所述背面。

依據本揭露的一些實施例，其中所述翹曲調整框架呈蓋形式，所述翹曲調整框架接觸所述包封材料、所述第一半導體裝置的所述背面及所述多個第二半導體裝置的所述多個背面。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims

一種半導體裝置封裝，包括：一重佈線結構；一第一半導體裝置，設置在所述重佈線結構上；多個第二半導體裝置，設置在所述重佈線結構上；至少一個翹曲調整元件，設置在所述多個第二半導體裝置中的至少一者上；以及一包封材料，包封所述第一半導體裝置、所述多個第二半導體裝置及所述翹曲調整元件，其中所述翹曲調整組件的楊氏模量實質上大於或等於所述包封材料的楊氏模量。
如申請專利範圍第1項所述的半導體裝置封裝，其中所述翹曲調整元件的熱膨脹係數實質上小於所述包封材料的熱膨脹係數。
如申請專利範圍第1項所述的半導體裝置封裝，其中所述第一半導體裝置是系統晶片，且所述多個第二半導體裝置中的每一者是動態隨機存取記憶體晶片級封裝，或者所述第一半導體裝置的一厚度實質上大於所述多個第二半導體裝置中的每一者的一厚度，而所述包封材料露出所述第一半導體裝置的一背面。
如申請專利範圍第1項所述的半導體裝置封裝，其中所述翹曲調整元件經由一晶粒貼合膜貼合到所述多個第二半導體裝置中的所述至少一者的一背面，且所述背面背離所述重佈線結構，或者所述翹曲調整元件的數量為多個，而所述多個翹曲調整元件分別設置在所述多個第二半導體裝置中的至少一組上。
一種形成半導體裝置封裝的方法，包括：在一載體上形成重佈線結構；在所述重佈線結構上設置多個第二半導體裝置；設置至少一個翹曲調整元件在所述多個第二半導體裝置中的至少一者上；在所述重佈線結構上設置一第一半導體裝置；在所述重佈線結構上形成一包封材料以包封所述第一半導體裝置、所述多個第二半導體裝置及所述翹曲調整元件；移除所述載體以露出所述重佈線結構的一底表面；以及在所述重佈線結構的所述底表面上形成多個電性端子。
如申請專利範圍第5項所述的形成半導體裝置封裝的方法，其中設置所述至少一個翹曲調整元件在所述多個第二半導體裝置中的所述至少一者上包括：將所述至少一個翹曲調整元件貼合到所述多個第二半導體裝置中的所述至少一者的一背面，其中所述背面背離所述重佈線結構。
如申請專利範圍第5項所述的形成半導體裝置封裝的方法，更包括：在形成所述包封材料之前，形成一底部填充膠，以使所述底部填充膠填充在所述第一半導體裝置與所述重佈線結構之間，並填充在所述多個第二半導體裝置與所述重佈線結構之間。
一種半導體裝置封裝，包括：一重佈線結構；一第一半導體裝置，設置在所述重佈線結構上；多個第二半導體裝置，設置在所述重佈線結構上；一包封材料，包封所述第一半導體裝置及所述多個第二半導體裝置；以及一翹曲調整框架，設置在所述包封材料上且疊設於所述多個第二半導體裝置上。
如申請專利範圍第8項所述的半導體裝置封裝，其中所述包封材料露出所述第一半導體裝置的一背面及所述多個第二半導體裝置的多個背面，且所述包封材料的一頂表面與所述第一半導體裝置的所述背面及所述多個第二半導體裝置的所述多個背面共平面。
如申請專利範圍第8項所述的半導體裝置封裝，其中所述翹曲調整框架呈環形式，所述翹曲調整框架接觸所述包封材料、及所述多個第二半導體裝置的所述多個背面，而露出所述第一半導體裝置的所述背面，或者所述翹曲調整框架呈蓋形式，其接觸所述包封材料、所述第一半導體裝置的所述背面及所述多個第二半導體裝置的所述多個背面。