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TWI677091B - 製造雙溝槽裝置之程序及半導體裝置 - Google Patents

製造雙溝槽裝置之程序及半導體裝置 Download PDF

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TWI677091B
TWI677091B TW104126279A TW104126279A TWI677091B TW I677091 B TWI677091 B TW I677091B TW 104126279 A TW104126279 A TW 104126279A TW 104126279 A TW104126279 A TW 104126279A TW I677091 B TWI677091 B TW I677091B
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trench
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gate
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wafer
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TW104126279A
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TW201703251A (zh
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顧昀浦
Yun Pu Ku
莊喬舜
Chiao Shun Chuang
正鑫 黃
Cheng-Chin Huang
Original Assignee
盧森堡商達爾國際股份有限公司
Diodes Taiwan S.A.R.L.
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Abstract

一電力MOSFET或一電力整流器可係根據本發明來製造以包含一閘極溝槽及一場板溝槽。可使用如本說明書中詳細描述之一兩步驟蝕刻程序來形成兩個溝槽。體現本發明之該等裝置可被製造成具有較高封裝密度及較佳且更緊密分佈的裝置參數(諸如VF、RDSS及BV)。

Description

製造雙溝槽裝置之程序及半導體裝置
傳統上，積體電路(IC)建置於半導體晶片之頂部表面上或附近。在平行於並靠近晶片表面之電路元件與表面區域中之某些位置內及其等之間流動之IC中的電流在IC之操作期間易受自強電場及高電流之應力影響。
近來，一些電路元件已被安置成遠離晶片表面而朝向晶片塊體，作為一種散佈電流以減小對電流流動之電阻且亦重新引導電場遠離晶片表面以增加裝置操作電壓的方式。因此，溝槽結構在電力MOSFET及整流器及暫態電壓抑制裝置中得到普及。此類別之裝置通常被稱為垂直裝置或垂直IC。
在一些垂直IC中，所有溝槽具有相同深度(諸如D5VOLIB2DLP3，藉由Diodes公司之一6V、6A、15pF齊納(Zener)TVS)。在彼等裝置中，該等溝槽由一單一光遮罩界定並同時蝕刻。在其他垂直積體電路中，該等溝槽具有不同深度(諸如，專利案US 8,748,976('976專利)中所描述之MOSFET)。在'976專利中所揭示之MOSFET中，存在垂直RESURF溝槽及閘極溝槽(其等具有不同深度)且其等使用一專用RESURF溝槽遮罩及一專用閘極溝槽遮罩而單獨地界定。
本發明者研究包含具有不同深度之溝槽的垂直電力MOSFET之各種已知垂直裝置且發現此等裝置趨向於在效能上改變，甚至在自相同生產批量或甚至自相同晶圓之裝置中亦然。發明者識別此過度變化不僅係非所要的而且係不可避免的。此係因為當使用一個以上光遮罩來形成該等溝槽時，將在該等遮罩之間存在不可避免的未對準且因此溝槽之間的相對位置變得難以控制。此未對準係裝置間變化之根本原因且隨著該設計規則繼續縮減及溝槽之間的空間及該等溝槽之相對位置變得日益關鍵，其將變得更加顯著。
未對準之效應係許多裝置參數(諸如，MOSFET之VF、RDSON及BVDSS)趨向於偏離經設計之值。因此，當使用此等裝置於一系統中時，該等MOSFET參數之不確定性使較寬系統設計容限成為必要。
為解決此惱人問題，本發明者努力發明一種方法，使用該方法可實際上消除具有不同深度及不同寬度之溝槽之間的未對準且使用熟悉此項技術者目前可用之製造設備而達成之。
在本文件中，將描述一雙溝槽結構為一實例以輔助熟悉此項技術者理解並使用本發明。該例示性雙溝槽結構可併入一MOSFET中、一整流器中、或其他IC電路中。如下簡要地概述本發明概念。
在一積體電路中，溝槽可用於不同目的。例如，在類似於'976專利案中之MOSFET結構的MOSFET結構中，溝槽用作RESURF結構及用作閘極結構兩者。該等RESURF溝槽需要延伸至該汲極區域之全長以有效地減小該裝置中之電場。另一方面，該等閘極溝槽僅需要達到該汲極區域且應保持盡可能短以減小閘極至汲極電容。該等不同要求指定該閘極溝槽在長度上僅係該RESURF溝槽之部分。且在裝置操作期間加強於該兩個溝槽上之該等不同電壓使除不同溝槽深度之外的不同溝槽寬度成為必要。
本發明者識別藉由利用該等溝槽之尺寸差異，該兩個溝槽可藉 由使用一光遮罩而界定但使用一兩步驟蝕刻程序而蝕刻，因此兩者皆可達到其等各自經設計之深度。且因為兩個溝槽由一單一遮罩步驟而印刷，所以在該兩個溝槽之間可不存在未對準。下列段落簡要地描述該晶片在兩個溝槽使用相同光遮罩而界定之後而經歷之該等程序步驟。
首先，在一初始溝槽蝕刻步驟之後，該晶片使一薄膜沈積於其上。薄膜通常使用於IC製造程序中。例如，經摻雜多晶矽可在當要求一導電膜之情況下使用；且二氧化矽膜通常用於在導電材料(諸如矽及金屬)之間絕緣。在此例示性雙溝槽裝置中，多晶矽沈積於使用二氧化矽加襯裡之兩個溝槽中。該經沈積多晶矽膜厚於窄於該場板溝槽之該閘極溝槽之一半寬度。該多晶矽膜覆蓋該較寬溝槽之該底部及該肩部但完全填充該窄溝槽達其全深度。
當該經沈積多晶矽膜使用一各向同性蝕刻程序而回蝕時，該較寬溝槽中之該多晶矽膜將被完全移除且該閘極溝槽中之該多晶矽保留但自該口凹入某一預定深度。在一下列程序步驟中，該凹部藉由一介電膜(諸如一二氧化矽膜)填充。接著，自晶片表面回蝕此膜，其中僅一部分留於該凹部中以充做一硬遮罩以在該兩步驟溝槽蝕刻程序之該第二者期間屏蔽該閘極溝槽中之該剩餘多晶矽。
該第二蝕刻步驟自該較寬溝槽移除矽達一新溝槽深度，同時該較窄閘極溝槽及該等溝槽之間的該平臺區域藉由硬遮罩屏蔽而免遭該蝕刻。在一隨後章節中將更完全解釋之。就此方法而言，較寬及窄溝槽兩者使用相同光遮罩而界定且該兩個溝槽之該等深度可獨立地受控且實際上無該兩個溝槽之間的未對準。許多電子裝置可依循此新穎溝槽形成程序而製造。若干實例將在下文描述。體現本發明之積體電路裝置不具有歸因於溝槽之間的未對準之參數分散的問題且因此該等裝置效能更可預測且更可靠。
[定義]
本發明中所使用之術語通常具有其等在本發明之背景內之技術中的一般含義。下文討論某些術語，以向就本發明之描述之操作者提供額外指導。將瞭解，可以一個以上方式來闡述相同事物。因此，可使用替代語言及同義詞。
一半導體晶片係半導體材料(諸如，矽、鍺、碳化矽、鑽石、砷化鎵，及氮化鎵)之一板。一半導體晶片通常具有兩個平行主要表面，其等係主要結晶平面。積體電路係建置於半導體晶片之頂部部分中及半導體晶片之頂部部分上；近來，在一些積體電路中，元件已被建置成垂直於頂部表面而至半導體晶片之塊體中。在本發明中，術語晶片之頂部表面或晶片表面用於意謂其中半導體材料與其他材料(諸 如介電或導電膜)接觸之半導體晶片之頂部平行表面。
一溝槽係某些積體電路晶片之一結構化元件。通常藉由首先使用光阻劑將一影像印刷於半導體晶片表面上，接著自其中該材料未被該光阻劑保護之該晶片移除材料來形成溝槽。通常使用反應性離子蝕刻程序來完成該材料之移除。當自該晶片表面觀看時，溝槽通常具有長條紋形狀。一溝槽之壁係該半導體材料自該晶片之表面延伸至該溝槽之底部的垂直表面。在本發明中，一溝槽之寬度係兩個溝槽壁之間的距離，且該溝槽之長度係與該溝槽之寬度及深度正交的長尺寸。一溝槽之深度係在垂直於該晶片之頂部表面之一方向上量測且係自該晶片之頂部表面至該蝕刻步驟之端點(即，該溝槽之底部)的量測。
一MOSFET係一四端子電子電路元件。電流可在該源極端子與該汲極端子之間之一通道中流動，且該電流量可由該閘極端子及該主體端子處的電壓控制。在一MOSFET中，電流可在兩個方向上於該通道中流動。在許多溝槽MOSFET中，該閘極係建置於該溝槽中，且該主體區域係內部短路於該源極區域。
一整流器係一兩端子電路元件。電流可在取決於穿過該等端子之該電壓之極性的該陽極與該陰極之間流動。在由Diodes公司製成之一SBR整流器中，其亦具有一閘極結構。SBR整流器亦可係垂直於溝槽結構而建置。
本發明中之一凸起邊緣係指證實如本文件中所描述之該兩步驟蝕刻程序之該等溝槽壁上的邊緣或凸緣特徵。凸起邊緣係平行於該晶片之該頂部表面且使溝槽壁之兩個區段分界。該溝槽之該頂部區段寬於該底部區段。該凸起邊緣趨向於具有向下傾斜朝向該溝槽之該底部之一平滑表面，此係該反應性離子蝕刻程序之特性。
當結合該等溝槽之該深度而使用於本發明中時，等於意謂隨著一蝕刻步驟之結果，兩個溝槽之該等深度彼此相等。歸因於在本技術 中已知為該反應性離子蝕刻程序之微加載效應，該蝕刻速率係該溝槽之寬度之一函數-一較寬溝槽比一較窄溝槽趨向於更快蝕刻，此係歸因於反應性蝕刻物質及具有蝕刻反應之產品的較容易運輸。由於本論文中所揭示之例示性裝置中至少存在一較寬溝槽及一較窄溝槽，所以窄溝槽及寬溝槽之深度當其等在相同時間長度內蝕刻時可係數學上相等的，但為描述及主張本發明之目的，該等溝槽深度被視作「相等的」。
當係指本發明中之溝槽之間的距離時，等距意謂在一橫截面圖中，一溝槽對之該等中央線之間的距離等於另一溝槽對之該等中央線之間的距離。
本發明中之磊晶層(epi-layer)係指一單晶半導體層藉由磊晶生長而形成於(例如)另一單晶半導體層之一基板上。在一磊晶層形成期間或在一磊晶層形成之後，摻雜劑可併入該磊晶層中。積體電路元件通常建置於一磊晶層中。
一MOSFET中之源極及汲極係指該源極端子及該汲極端子或連接至該等各自端子之該兩個半導體區域。在電流可經操縱以自源極流動至汲極或自汲極流動至源極之意義上，MOSFET係一雙向裝置。在一垂直MOSFET中，該汲極可在已知為源極下置之一組態中位於該晶片表面之頂部處，或在已知為汲極下置之一組態中位於該晶片之底部處。
一MOSFET或一整流器之正向電壓(V F )係當該額定電流流動穿過該裝置時該裝置處之電壓的量測。其係電力裝置中之一優值，因為其表示當該裝置被正向驅動時歸因於歐姆加熱的電力損失(IVF)。
一MOSFET或一整流器之導通電阻(R DSON )係當該裝置被正向驅動時電流之量測。其係電力裝置中之一優值，因為其表示歸因於歐姆加熱之電力損失(I2RDSON)。
一MOSFET或一整流器之阻斷電壓(BV)係在一裝置進入「崩潰」模式之前穿過該裝置之一反向偏壓接面之最大電壓之量測。其係電力裝置中之一優值，因為其表示該裝置之最大操作電壓。
一電力MOSFET或一整流器中之場板係安置於一p-n接面附近之一導電元件，該導電元件當適當地偏壓時可有效地改變該p-n接面附近之電場分佈以增加其崩潰電壓。該場板可係該裝置之表面處或一場板溝槽內之一多晶矽結構。一垂直MOSFET中之該場板溝槽經設計以增加該主體區域與該基板之間的該崩潰電壓。
光遮罩係使用於一傳統半導體製造中之一工具。其通常由一平坦且透明材料製成。在該遮罩上係不透明材料之一圖案，其意欲被轉移至晶圓。在本發明中，光遮罩包含更先進之等效光微影工具(諸如，將一圖案刻印於晶圓上而不使用該等傳統光遮罩之電子束寫入)。
100‧‧‧MOSFET裝置
101‧‧‧MOSFET胞
102‧‧‧MOSFET胞
120‧‧‧基板/n型矽區域/層
130‧‧‧n型磊晶層
131‧‧‧汲極區域
132‧‧‧晶片表面
140‧‧‧場板溝槽
141‧‧‧介電膜/介電材料
142‧‧‧導電材料
143‧‧‧凸起邊緣
144‧‧‧寬度
149‧‧‧深度
150‧‧‧閘極溝槽
151‧‧‧介電材料/介電層/二氧化矽/閘極介電/閘極氧化物/組件
152‧‧‧多晶矽/閘極/導電材料/組件/元件
153‧‧‧介電元件/組件
154‧‧‧寬度
160‧‧‧層/主體區域
170‧‧‧源極區域
180‧‧‧p+區域
190‧‧‧金屬元件/金屬層/陽極
200‧‧‧閘極結構
210‧‧‧硬遮罩層/氧化物/硬遮罩
211‧‧‧間隙
252‧‧‧多晶矽膜
310‧‧‧硬遮罩/二氧化矽/二氧化矽層
410‧‧‧氧化膜
500‧‧‧場板結構
510‧‧‧二氧化矽膜/氧化膜/蝕刻遮罩
540‧‧‧場板溝槽
543‧‧‧凹部/凹入肩部
544‧‧‧距離
643‧‧‧底部表面
644‧‧‧壁
645‧‧‧壁
710‧‧‧蝕刻遮罩/硬遮罩/硬遮罩部分
711‧‧‧硬遮罩
740‧‧‧場板溝槽
741‧‧‧邊緣壁
744‧‧‧距離
940‧‧‧場板溝槽
944‧‧‧寬度
950‧‧‧閘極溝槽
954‧‧‧寬度
圖1描繪體現本發明之態樣之一雙溝槽裝置之一橫截面圖。
圖2描繪一例示性閘極溝槽在製造程序之一點處之一橫截面圖。
圖3描繪圖2中之閘極溝槽在製造程序之另一點處之一橫截面圖。
圖4描繪圖3中之閘極溝槽在製造程序之另一點處之一橫截面圖。
圖5描繪一例示性場板溝槽在製造程序之一點處之一橫截面圖。
圖6描繪圖5中之場板溝槽在製造程序之另一點處之一橫截面圖。
圖7描繪MOSFET之一替代場板溝槽在製造程序之一點處之一橫截面圖。
圖8描繪圖7中之替代場板溝槽在製造程序之另一點處之一橫截面圖。
圖9描繪體現本發明之某些態樣之一光遮罩之一示意圖。
實例1 一電力MOSFET
圖1描繪體現本發明之某些態樣的具有一MOSFET裝置100之一半導體晶片之橫截面圖。MOSFET 100包括重複胞101及102。在圖1之中間係一閘極溝槽150。在該閘極溝槽之任一側上係一場板溝槽140。該半導體晶片之該底部部分係基板120，基板120伺服為該MOSFET之該汲極。在此實例中，該基板係重摻雜單晶矽。熟悉此項技術者應瞭解亦可使用除矽以外之半導體材料以實施本發明。實例係鍺、鑽石、碳化矽、砷化鎵、氮化鎵及汞鎘碲等。
層130係一單晶矽磊晶層，其併入其他化學元素以修改該MOSFET之特性。此等元素包含鍺、硼、磷、砷及鋁等。在此實例中，該MOSFET係一n型MOSFET，其意謂該基板中及該磊晶層中之該主要摻雜劑係n型。熟悉技術者應能夠遵循該描述使用摻雜劑極性 之一改變而製作p型MOSFET。
層160係該主體區域，其係藉由程序(諸如離子植入)而併入磊晶層130中之一p型層。層160亦可係生長於n型磊晶層130上之一單獨p型磊晶層。區域180係該主體區域中之一更重摻雜p+區域。該重摻雜促進矽與金屬層190之間的歐姆接觸形成。MOSFET 100亦具有一源極區域170，其係一重摻雜n區域且其抵靠溝槽150之壁對接。
溝槽150係該閘極溝槽。在此實例中，該溝槽藉由反應性離子蝕刻程序而形成，且寬度154-該溝槽之該等相對壁之間的距離-係約0.45微米且該深度係約1微米。用一介電材料151(諸如，約0.1微米之一厚度的二氧化矽)為該溝槽之該等壁加襯裡。針對其中該閘極可相對於該汲極而經歷約20伏電壓之裝置應用而挑選此厚度。該閘極溝槽之該內部部分係約0.25微米且由一導電材料(諸如經摻雜多晶矽152)填充。該多晶矽係該閘極電極之部分且連接至該MOSFET之該閘極端子，該閘極端子接收接通或切斷該MOSFET之該閘極信號。
在此橫截面圖中，兩個溝槽140站立於閘極溝槽150之兩側上。在此例示性MOSFET中，溝槽140中之導電材料142係藉由金屬元件190而電連接至該源極及該主體區域，且導電材料142作用為一場板以軟化汲極區域131處之該電場。用一介電材料141(諸如二氧化矽，其係約0.6微米至0.8微米厚)為溝槽140之該等壁加襯裡。針對可在該源極與該汲極之間經歷100伏或更高之電壓的裝置而挑選此厚度。該場板溝槽之內部部分亦係由一導電材料142(諸如經摻雜多晶矽)填充。
使用一兩步驟蝕刻程序來形成場板溝槽140，其將在一隨後章節中更加詳細描述。因為該新穎蝕刻程序，在該製造程序期間，該閘極溝槽及該場板溝槽兩者均可同時使用一光遮罩來印刷。使用一單一遮罩兩步驟蝕刻程序來製造之場板溝槽140的證據係經定位於該場板溝槽之該等壁上的凸起邊緣143。
層190係此MOSFET中之一金屬層。金屬層190直接連接場板溝槽之導電材料(多晶矽)142部分、p+區域180，及源極區域170。基板120係該MOSFET之該汲極。該閘極溝槽中之多晶矽152係藉由一介電元件153(其在此實例中亦係二氧化矽)而與金屬層190電隔離。
當閘極152相對於主體區域160而正偏壓高於該臨限電壓時，此n型MOSFET在該等閘極溝槽壁旁邊形成一垂直導電通道於該主體區域中，以使該源極端子與該汲極端子之間的電流傳導通過汲極區域131。熟悉MOSFET之技術者熟知該MOSFET操作理論。
圖1中所描繪之結構包含2個MOSFET胞101及102，其等共用閘極溝槽150。自該閘極溝槽等距放置兩個場板溝槽。因為該閘極溝槽及該兩個場板溝槽使用相同光遮罩來印刷，所以該兩個MOSFET胞彼此係鏡面影像。
實例2 一電力整流器
替代地，圖1描繪另一例示性電力裝置-一整流器，其體現本發明之一些態樣-之一示意圖。一整流器係具有兩個端子-一陽極及一陰極-之一裝置。該整流器之該溝槽結構類似於實例1中所描述之該MOSFET的溝槽結構。然而，該整流器之該摻雜排程不同於該MOSFET之摻雜排程。
在該例示性n型整流器中，該磊晶層中之汲極區域131係n型；且主體區域160及區域180係由p型摻雜劑主導。與該MOSFET之區域相反，區域170亦係由p型摻雜劑主導。
圖1中之元件153(其在該MOSFET中係一電絕緣元件)缺少該整流器結構，因此金屬層190與閘極溝槽150中之多晶矽152做直接電接觸。金屬層190係該整流器之陽極且該基板係陰極。熟悉整流器之技術者熟知該整流器之操作理論且其亦可改變該等摻雜劑之該等極性以遵循本發明製作一p型整流器。
實例3 一肖特基(Schottky)二極體
替代地，圖1描繪另一例示性電力裝置-一肖特基二極體之一示意圖，其可與如實例1中所描述之一MOSFET或與如實例2中所描述之一整流器或與兩者共存。一肖特基二極體係一兩端子單向裝置，類似於實例2中之整流器。常見肖特基二極體係由矽製成。在圖1中，該肖特基二極體之陽極190係對一金屬矽化物材料(例如矽化鉑)做歐姆接觸之一金屬元件。該陰極係對n型矽區域120做歐姆接觸之一金屬元件。該金屬矽化物及該n型矽之該介面形成允許電流僅在一方向上於該陽極與該陰極之間通過之一肖特基障壁。
為表示一肖特基二極體，圖1中之區域131、160、170、及180全部係由n型摻雜劑主導之半導體區域。層120係一n型基板，且130係一n型磊晶層。可使用一或多個離子植入步驟而同時形成區域160、170、及180，因此在該等區域之間可不存在可偵測之邊界。在此例示性肖特基二極體裝置中，可缺乏閘極結構150及其有關組件153、151及152。
實例4 一閘極溝槽結構之形成
圖2、圖3及圖4描繪形成一閘極結構200之一例示性程序的示意圖。
圖2描繪在將一多晶矽膜252沈積於閘極溝槽150中及於晶片表面132上之後的一經部分完成之閘極結構。在該程序流程之此點處，存在覆蓋閘極溝槽150之肩部的一硬遮罩層210，且用一介電層151為該等溝槽壁加襯裡，介電層151亦形成於硬遮罩210上。在此例示性閘極結構中，該閘極溝槽之該深度係約1微米。硬遮罩210界定該閘極且在該蝕刻程序期間保護該閘極周圍之區域中的矽。在此實例中，該閘極溝槽之兩側上之該硬遮罩210之間的間隙211(其係該閘極溝槽之該寬度)係約0.45微米。在此實例中，介電材料151係CVD二氧化矽。針對 此電力裝置(其閘極經設計以抵抗約20伏)，二氧化矽151之該厚度經挑選為約0.1微米。就閘極介電151之形成而言，該溝槽之該開口減小至約0.25微米。亦可使用熱氧化物以為該等閘極溝槽壁加襯裡。
在一隨後步驟中，該溝槽由一導電材料152填充，導電材料152在該程序完成時將係該閘極電極之部分。在此實例中，該導電材料係經摻雜多晶矽且如所沈積之該多晶矽膜之該厚度係約0.3微米。該多晶矽膜應完全填充閘極溝槽150。若該經沈積多晶矽在該溝槽之該中央處留下一縫線或孔，則其將不影響該經完成裝置之操作。
圖3描繪在該程序流程之一隨後點處的圖2之裝置。在此點處，已自氧化物210之頂部及自溝槽150之該開口移除該經沈積多晶矽。元件152係在該移除步驟之後該溝槽中之該多晶矽的剩餘者，且多晶矽152之該頂部可自表面132凹入。此移除步驟係高度較佳的且其實質上不減少晶片表面132上之該二氧化矽膜。
此步驟隨後係另一二氧化矽310層之一沈積，其在晶片表面132上方增加該二氧化物膜之厚度且填充多晶矽152上方之溝槽150中之該空隙，實質上在該晶片上方形成一平坦表面。沈積於該晶片之該頂部處的二氧化矽之該厚度係約0.3微米，因此其再次完全填充該溝槽，如在一先前程序步驟中處理該多晶矽。若該經沈積氧化物留下一縫隙或孔，則其將不影響該經完成裝置之操作。
圖4描繪在已部分移除晶片表面132上之該氧化膜及該閘極溝槽之後之該閘極溝槽結構。留於晶片表面132上之氧化膜410及留於閘極溝槽150上之氧化膜310係足夠厚的，在該下列矽蝕刻步驟中，作為一硬遮罩310以屏蔽閘極溝槽150中之多晶矽152免遭蝕刻。
在實例4之程序中，二氧化矽膜經排他地使用，熱生長或藉由化學氣相沈積(CVD)沈積，或兩者。然而，亦可使用其他介電材料(諸如氮化矽或氮氧化矽)。
實例5 一場板溝槽結構之形成
圖5及圖6描繪形成一例示性場板結構500之一程序的示意圖。
圖5描繪一兩步驟蝕刻程序之該第一蝕刻步驟之後的該程序流程之一點處之場板結構。在該程序之此點處，沈積於場板溝槽140中之該多晶矽膜與如圖2中所描繪之多晶矽膜252自閘極溝槽150之移除同時完全移除。為多晶矽膜252下方之該場溝槽之該等壁加襯裡的二氧化矽亦與如圖4中所描繪之該氧化膜自該矽晶片之頂部的移除同時移除。
在圖5中所描繪之結構中，存在自場板溝槽540之邊緣的二氧化矽膜510之一橫向凹部543。此係各向同性之氧化物蝕刻步驟的結果，使用該氧化物蝕刻步驟，自該頂部以及自場板溝槽540之該等邊緣以約相等速率移除該氧化物。凹部543暴露未藉由氧化膜510覆蓋之該肩部表面之一部分。
該兩步驟蝕刻程序之該第二及最後蝕刻步驟類似於該第一及初始蝕刻步驟，因為該蝕刻動作係高度方向性的。因為氧化膜510暴露該場板溝槽之肩部543之一部分，所以將以約相同於場板溝槽540之底部處之矽的速率而蝕刻且移除經暴露之矽。因此，該向下蝕刻動作產生凸起邊緣143特徵且凸起邊緣143及該場板溝槽之底部以相同速率前進直至完成該蝕刻程序且該場板溝槽之該深度達到該預定深度為止。
應注意，因為該反應性離子蝕刻係高度方向性的，所以該凸起邊緣與該場板溝槽之該底部之間的距離544維持於該蝕刻結束時。換言之，距離544在如圖5中所描繪之該第二蝕刻步驟之初始時與在如圖6中所描繪之該步驟之完成時係大致相同的。且此距離大致相同於閘極溝槽150之該深度。
圖6描繪該程序流程之隨後點處的場板結構。在此點處，一第二次及最後次蝕刻該場板溝槽，且該場板溝槽已達到所設計之深度149。 用一介電膜141為該場溝槽之壁644及645及底部表面643加襯裡。在此實例中，該膜係二氧化矽。且一導電材料142填充該場板溝槽。
因為該場板溝槽之寬度144(參見圖1)寬於該閘極溝槽之寬度154，所以該場板溝槽將歸因於該第一及初始蝕刻步驟處之微加載效應而在一定程度上蝕刻快於該閘極溝槽。在本文件之上下文中，吾等識別但忽略此效應且藉由逼近而使該閘極溝槽之該深度在該第一蝕刻步驟之後等於該場板溝槽之該蝕刻深度。
實例6 形成一場板溝槽之一替代方法
圖7及圖8描繪形成一場板溝槽之一替代方法的示意圖。在圖5中所描述之方法中，藉由使用一各向同性蝕刻程序而部分移除該經覆蓋區域上之該氧化膜(其導致凹入肩部543)而產生蝕刻遮罩510；在實例6中，使用一各向異性蝕刻程序而產生蝕刻遮罩710，其使氧化物維持於該場板溝槽之該等壁上。
圖7描繪硬遮罩710及711之形成，在此實例中硬遮罩710及711係二氧化矽。覆蓋該場板之該肩部的硬遮罩部分710之厚度係在該第一蝕刻步驟(其亦自場板溝槽740之底部移除所有二氧化矽)之後之該原始硬遮罩、該閘極氧化物及該經沈積氧化物之累積的剩餘者。
覆蓋該場板溝槽之邊緣壁741的硬遮罩711係閘極氧化物151及經沈積二氧化矽層310之累積。在此實例中，硬遮罩711之厚度係約0.4微米厚，其係大致相同於硬遮罩710之厚度。
在該第二蝕刻步驟開始時晶片表面132與場板溝槽740之底部之間的距離744係大致相同於閘極溝槽150之深度。因為該場板溝槽之寬度144(參見圖1)寬於該閘極溝槽之寬度154，所以該場板溝槽將歸因於該第一及初始蝕刻步驟處之微加載效應而在一定程度上蝕刻快於該閘極溝槽。在本文件之上下文中，吾等識別但忽略此效應且藉由逼近而使該閘極溝槽之該深度在該第一蝕刻步驟之後等於該場板溝槽之該 蝕刻深度。
在該兩步驟蝕刻程序之該第二及最後步驟期間，僅未藉由硬遮罩(氧化物元件)711覆蓋之該場板溝槽之該部分被蝕刻。在此實例中，凸起邊緣143係藉由硬遮罩711覆蓋之該場板溝槽之底部部分。且凸起邊緣143與該溝槽之頂部之間的該距離在該第二及最後蝕刻期間經維持且等於該閘極溝槽之該深度。
圖8描繪在完成該場板溝槽之該第二及最後蝕刻之後的該程序之一隨後點處的場板溝槽。在該第二蝕刻步驟之後，用一介電材料141層為該場板溝槽加襯裡。在此實例中，該襯裡係二氧化矽。由於此例示性結構經設計以承受達100伏，所以該二氧化矽之厚度經選擇為0.6微米至0.8微米。
最後，該場板溝槽係由用於電連接該裝置之其他節點之一導電材料142填充。在此實例中，該導電材料係經摻雜多晶矽。亦可代替或組合使用其他導電材料(諸如金屬)。
實例9 一光遮罩
圖9描繪體現本發明之一些態樣的一溝槽遮罩之一部分。圖9描繪經交錯之具有寬度954之閘極溝槽950及具有寬度944之場板溝槽940的一重複圖案。寬度944及954中之差僅係代表性的。
半導體製造中使用之傳統光遮罩由具有形成(例如)閘極溝槽950及場板溝槽940之不透明圖案之鉻金屬的石英基板製成。隨著該特徵大小縮減，鉻及石英光遮罩藉由其他技術替換以在半導體晶圓上產生圖案。此一技術係電子束寫入，其中使用藉由一主機電腦而導引之電子束而將該圖案直接「寫入」於散佈於晶圓上的光阻劑上。
即使圖9描繪同時產生兩組溝槽之一傳統光遮罩的部分，但是本發明可適用於更新技術(諸如電子束寫入)，因為只要該兩組溝槽被圖案化於一光微影步驟中，便將無需使一圖案對準另一者且因此該兩組 溝槽之間的未對準實際上被消除。

Claims (21)

  1. 一種將兩個相鄰溝槽形成於具有一頂部半導體表面及一底部半導體表面之一晶片中的程序，該程序包括：蝕刻以移除半導體材料以形成一第一溝槽及一相鄰之更寬的第二溝槽，該第二溝槽具有一底部及多個肩部；沈積一第一材料以填充該第一溝槽至其全部深度及覆蓋該第二溝槽之該底部及該多個肩部；自該第二溝槽且僅部分地自該第一溝槽移除該第一材料；及蝕刻以移除半導體材料以使該第二溝槽朝向該底部半導體表面延伸得更深、產生一最後第二溝槽及在該最後第二溝槽之側壁上形成一凸起邊緣。
  2. 如請求項1之程序，其中自該最後第二溝槽之一底部量測得到之該凸起邊緣之位置等於該第一溝槽之深度。
  3. 如請求項1之程序，其中該第一溝槽及該最後第二溝槽係一MOSFET或一整流器的部分。
  4. 一種用於製造一雙溝槽裝置之程序，其包括：提供具有重複圖案之一光遮罩，該重複圖案用於產生第一溝槽及更寬的第二溝槽；利用所提供之該光遮罩在一晶圓之一表面上形成一影像；蝕刻以移除半導體材料以在該晶圓中形成一第一溝槽及一更寬的第二溝槽之一頂部部分；沈積一第一膜，該第一膜覆蓋該第二溝槽之頂部部分之一底部及一肩部但完全填充該第一溝槽至其全部深度；及進行一第二蝕刻以移除半導體材料、產生延伸得比其頂部部分更深之一第二溝槽及形成距該第二溝槽一第一距離且距該晶圓表面一第二距離之一凸起邊緣。
  5. 如請求項4之程序，其進一步包括一移除步驟，藉由該移除步驟將該第一膜自該第二溝槽完全移除，但僅在該第一溝槽中凹陷一特定深度。
  6. 如請求項5之程序，其進一步包括，在該移除步驟之後，在該第一膜上方之該凹陷中形成一硬遮罩層。
  7. 如請求項4之程序，其中該第一溝槽藉由一硬遮罩層而屏蔽於該第二溝槽。
  8. 如請求項6之程序，其中該硬遮罩層係由一各向同性蝕刻步驟(isotropic oxide etching step)形成。
  9. 如請求項4之程序，其中該第二蝕刻步驟係各向異性(anisotropic)。
  10. 如請求項6之程序，其中該硬遮罩層曝露該第二溝槽之該肩部之一部份。
  11. 如請求項4之程序，其中該第一距離等於該第一溝槽之深度。
  12. 如請求項4之程序，其中該第二距離等於該第一溝槽之深度。
  13. 一種半導體裝置，其包括：由具有一頂部表面之一半導體材料形成之一晶片；位於該晶片中之一閘極溝槽，其延伸自該頂部表面且具有一第一深度及一第一寬度；位於該晶片中之一場板溝槽，其延伸自該頂部表面且具有較該第一深度更深之一第二深度，該閘極溝槽之各側上具有一場板溝槽；該場板溝槽包括具有不同寬度的兩個區段-一第一區段及一第二區段，該第一區段之一長度等於該第一深度；及該閘極溝槽與該場板溝槽，其以介電材料為襯裡(lined with)且以導電材料填充。
  14. 如請求項13之半導體裝置，其係一MOSFET或一整流器。
  15. 如請求項13之半導體裝置，其中該第一區段與該第二區段之寬度較該第一寬度更寬。
  16. 如請求項15之半導體裝置，其中該第一區段較該第二區段更接近該頂部表面。
  17. 如請求項16之半導體裝置，其進一步包括：一基板，其具有一摻雜劑極性；位於該基板上之一磊晶材料層，其具有與該基板之該摻雜劑極性相同之一摻雜劑極性；一主體區域，其位於該磊晶材料層中且具有與該磊晶材料層之該摻雜劑極性相反之一摻雜劑極性；及一源極區域，其位於該主體區域中且接近介於該閘極溝槽與該場溝槽之間的該頂部表面，該源極區域具有與該基板之該摻雜劑極性相同之一摻雜劑極性。
  18. 如請求項17之半導體裝置，其中為該閘極溝槽加襯裡之該介電材料之厚度較為該場板溝槽加襯裡之該介電材料之厚度更薄。
  19. 如請求項15之半導體裝置，其中該第二區段較該第一區段更接近該頂部表面。
  20. 如請求項19之半導體裝置，其進一步包括：一基板，其具有一摻雜劑極性；一磊晶材料層，其位於該基板上且具有與該基板之該摻雜劑極性相同之一摻雜劑極性；一主體區域，其位於該磊晶材料層中且具有與該磊晶材料層之該摻雜劑極性相反之一摻雜劑極性；及一源極區域，其位於該主體區域中且接近介於該閘極溝槽與該場溝槽之間的該頂部表面，該源極區域具有與該基板之該摻雜劑極性相同之一摻雜劑極性。
  21. 如請求項19之半導體裝置，其中為該閘極溝槽加襯裡之該介電材料之厚度較為該場板溝槽加襯裡之該介電材料之厚度更薄。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI864793B (zh) * 2023-04-21 2024-12-01 美商達爾科技股份有限公司 半導體結構及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3435420B1 (en) * 2017-07-26 2023-05-17 Infineon Technologies Austria AG Transistor device with a rectifier element between a field electrode and a source electrode
US10903204B2 (en) * 2018-07-24 2021-01-26 Amazing Microelectronic Corp. Lateral transient voltage suppressor device
CN112838119B (zh) * 2021-01-20 2022-09-23 无锡力芯微电子股份有限公司 一种双向瞬态电压抑制器及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043602A1 (en) * 2010-01-11 2012-02-23 Maxpower Semiconductor Inc. Power MOSFET and Its Edge Termination
US8748976B1 (en) * 2013-03-06 2014-06-10 Texas Instruments Incorporated Dual RESURF trench field plate in vertical MOSFET
US20140239386A1 (en) * 2011-06-20 2014-08-28 Maxpower Semiconductor, Inc. Trench Gated Power Device With Multiple Trench Width and its Fabrication Process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
CN102064129A (zh) * 2009-11-13 2011-05-18 英特赛尔美国股份有限公司 使用宽度可变的掩模开口形成两个或更多个器件结构的半导体工艺
CN103515230B (zh) * 2012-06-19 2016-04-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9082773B2 (en) * 2013-01-30 2015-07-14 Infineon Technologies Ag Integrated circuit, semiconductor device and method of manufacturing a semiconductor device
TWI512887B (zh) * 2013-05-24 2015-12-11 帥群微電子股份有限公司 Gutter type power gold - oxygen semiconductor structure and its forming method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043602A1 (en) * 2010-01-11 2012-02-23 Maxpower Semiconductor Inc. Power MOSFET and Its Edge Termination
US20140239386A1 (en) * 2011-06-20 2014-08-28 Maxpower Semiconductor, Inc. Trench Gated Power Device With Multiple Trench Width and its Fabrication Process
US8748976B1 (en) * 2013-03-06 2014-06-10 Texas Instruments Incorporated Dual RESURF trench field plate in vertical MOSFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI864793B (zh) * 2023-04-21 2024-12-01 美商達爾科技股份有限公司 半導體結構及其製造方法

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