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TWI675451B - 記憶裝置 - Google Patents

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TWI675451B
TWI675451B TW107127260A TW107127260A TWI675451B TW I675451 B TWI675451 B TW I675451B TW 107127260 A TW107127260 A TW 107127260A TW 107127260 A TW107127260 A TW 107127260A TW I675451 B TWI675451 B TW I675451B
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semiconductor film
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insulating
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村越篤
Atsushi Murakoshi
佐佐木広器
Hiroki Sasaki
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日商東芝記憶體股份有限公司
Toshiba Memory Corporation
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Publication date
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Abstract

實施形態提供一種提昇記憶胞之記憶保持特性之能夠微細化之記憶裝置。實施形態之記憶裝置具備：複數個電極膜，其等於第1方向積層，且於與上述第1方向交叉之第2方向延伸；第1半導體膜，其接近上述複數個電極膜而設置，且於上述第1方向延伸；第1電荷保持膜，其設置於上述複數個電極膜中之1個電極膜與上述半導體膜之間，包含金屬、金屬化合物、或高介電材料中之任一者；及第2半導體膜，其位於上述第1半導體膜與上述電荷保持膜之間，在上述第1半導體膜與上述複數個第1電極膜之一者之間及上述第1半導體膜與上述複數個第1電極膜之另一者之間於上述第1方向連續地延伸。上述第2半導體膜與上述複數個電極膜、上述第1電荷保持膜及上述第1半導體膜電性絕緣。

Description

記憶裝置
實施形態係關於一種記憶裝置。
業界正進行藉由三維配置記憶胞而使記憶容量增大之記憶裝置之開發。例如，NAND型記憶裝置具有如下記憶胞構造，即，積層複數個電極膜，且於沿其積層方向延伸之半導體膜與各電極膜之間配置有電荷保持部。電荷保持部為了提昇其記憶保持特性，較佳為具有例如包含多晶矽之浮動閘極、及包含金屬或高介電常數材料之電荷保持膜。然而，於電極膜與半導體膜之間包含浮動閘極及電荷保持膜之兩者之構造之記憶胞於其尺寸之縮小存在極限，因而成為妨礙微細化之主要因素。
實施形態提供一種提昇記憶胞之記憶保持特性之能夠微細化之記憶裝置。
實施形態之記憶裝置具備：複數個第1電極膜，其等於第1方向積層，且於與上述第1方向交叉之第2方向延伸；第1半導體膜，其接近上述複數個第1電極膜而設置，且於上述第1方向延伸；第1電荷保持膜，其設置於上述複數個第1電極膜中之1個第1電極膜與上述第1半導體膜之間，且包含金屬、金屬化合物、或高介電材料中之任一者；及第2半導體膜，其位於上述第1半導體膜與上述第1電荷保持膜之間，在上述第1半導體膜與上述複數個第1電極膜之一者之間及上述第1半導體膜與上述複數個第1電極膜之另一者之間於上述第1方向連續地延伸。上述第2半導體膜與上述複數個第1電極膜、上述第1電荷保持膜及上述第1半導體膜電性絕緣。
以下，一面參照圖式一面對實施形態進行說明。對圖式中之相同部分標附相同編號並適當省略其詳細說明，對不同部分進行說明。再者，圖式係模式性或概念性圖式，各部分之厚度與寬度之關係、部分間之大小之比率等未必與現實情況相同。又，即便於表示相同部分之情形時，亦存在根據圖式而不同地表示相互之尺寸或比率之情形。
進而，使用各圖中所示之X軸、Y軸及Z軸對各部分之配置及構成進行說明。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。又，存在以Z方向為上方且以其相反方向為下方進行說明之情形。
圖1係表示實施形態之記憶裝置1之模式剖視圖。記憶裝置1係包含三維配置之記憶胞的NAND型記憶裝置，包含記憶胞區域MCR及引出區域HUP。
記憶胞區域MCR包含有於Z方向積層之複數個電極膜(以下，字元線WL、選擇閘極SGS及SGD)。引出區域HUP包含使字元線WL、選擇閘極SGS、SGD及下層之電路與上層配線(未圖示)電性連接的接觸插塞CT、CG及CDS。
於圖1中，表示有記憶胞區域MCR之剖視圖MCR1、MCR2、及引出區域之剖視圖HUP1、HUP2。剖視圖MCR1表示沿X-Z平面之記憶胞區域MCR之剖面，剖視圖MCR2表示沿Y-Z平面之記憶胞區域MCR之剖面。又，剖視圖HUP1表示沿Y-Z平面之引出區域HUP之剖面，剖視圖HUP2表示沿Y-Z平面之引出區域HUP之剖面。
如圖1所示，記憶裝置1包含選擇閘極SGS、字元線WL、選擇閘極SGD、及半導體膜20。選擇閘極SGS、字元線WL及選擇閘極SGD分別於Y方向延伸。半導體膜20於選擇閘極SGS、字元線WL及選擇閘極SGD之積層方向(Z方向)延伸。於半導體膜20與選擇閘極SGS、字元線WL及選擇閘極SGD之間分別設置有電荷保持膜30。電荷保持膜30係以沿半導體膜20於Z方向排列且於Z方向上相互隔開之方式設置。
記憶裝置1於半導體膜20與電荷保持膜30之間進而包含浮動電位膜40。浮動電位膜40與選擇閘極SGS、字元線WL、選擇閘極SGD及半導體膜20電性絕緣。浮動電位膜40係以沿半導體膜20於Z方向延伸之方式設置。又，浮動電位膜40例如為於Z方向連續地延伸之半導體膜。浮動電位膜40例如為摻雜有P形雜質之P形半導體膜。
半導體膜20具有於X方向積層有半導體膜20a及半導體膜20b之構造。半導體膜20例如以覆蓋絕緣性芯21之方式設置。絕緣性芯21例如為於Z方向延伸之柱狀之氧化矽。半導體膜20b位於半導體膜20a與絕緣性芯21之間。半導體膜20經由頂蓋膜23及連接插塞25與上層之位元線(未圖示)電性連接。位元線例如以於X方向延伸之方式設置。
半導體膜20於其下端與下層之配線INC連接。配線INC經由層間絕緣膜13設置於例如基板10之上。配線INC例如於X方向延伸且與未圖示之複數個半導體膜20連接。配線INC例如具有於Z方向依序積層半導體膜15、金屬膜17、及半導體膜19而成之構造。半導體膜20與半導體膜19連接。
如圖1中之引出區域HUP1所示，選擇閘極SGS、字元線WL及選擇閘極SGD之端部呈階梯狀設置。選擇閘極SGS之Y方向之長度長於選擇閘極SGD之Y方向之長度。位於靠近選擇閘極SGS之位置之字元線WL之Y方向之長度，長於靠近選擇閘極SGD之字元線WL之Y方向之長度。
接觸插塞CT於Z方向延伸，與各端部連接。與選擇閘極SGS電性連接之接觸插塞CT之Z方向之長度，長於與選擇閘極SGD電性連接之接觸插塞CT之Z方向之長度。與位於靠近選擇閘極SGS之位置之字元線WL電性連接之接觸插塞CT之Z方向之長度，長於與靠近選擇閘極SGD之字元線WL電性連接之接觸插塞CT之Z方向之長度。
引出區域HUP2進而包含接觸插塞CDS及CG。引出區域HUP2設置於較記憶胞區域MCR及引出區域HUP1更靠外側。接觸插塞CDS與設置於基板10之電晶體Tr之源極區域及汲極區域分別連接，接觸插塞CG與電晶體Tr之閘極電極連接。電晶體Tr之閘極電極例如具有與設置於記憶胞區域MCR之配線INC相同之積層構造。
圖2(a)及2(b)係表示實施形態之記憶裝置之記憶胞MC之構造之模式圖。圖2(a)係包含半導體膜20之沿X-Y平面之剖視圖，圖2(b)係沿X-Z平面之剖視圖。
如圖2(a)所示，半導體膜20係配置於記憶體孔MH之內部，該記憶體孔MH設置於在X方向鄰接之字元線WL之間。記憶體孔MH於Z方向延伸，將填埋於鄰接之字元線WL間之槽MT之絕緣膜50分斷。半導體膜20包含半導體膜20a及20b，包圍絕緣性芯21。
於記憶體孔MH之內部設置有浮動電位膜40。浮動電位膜40係以包圍半導體膜20之方式設置。於半導體膜20與浮動電位膜40之間設置絕緣膜55。絕緣膜55例如作為隧道絕緣膜發揮功能。
電荷保持膜30設置於字元線WL與浮動電位膜40之間。電荷保持膜30分別設置於在X方向上鄰接之字元線WL中之一者與浮動電位膜40之間、及鄰接之字元線WL之另一者與浮動電位膜40之間。於字元線WL與電荷保持膜30之間設置有絕緣膜31、絕緣膜33及絕緣膜41。
絕緣膜31例如為氧化矽膜。絕緣膜33設置於電荷保持膜30與絕緣膜31之間。絕緣膜33例如為氮化矽膜。絕緣膜41設置於字元線WL與絕緣膜31之間。絕緣膜41例如為氧化鋁膜。絕緣膜31、絕緣膜33及絕緣膜41作為積層構造之阻擋絕緣膜發揮功能。
於電荷保持膜30與浮動電位膜40之間設置有絕緣膜57。絕緣膜57例如為氮氧化矽膜。絕緣膜57例如設置為薄於隧道絕緣膜及阻擋絕緣膜。
如圖2(b)所示，字元線WL位於層間絕緣膜60a與層間絕緣膜60b之間。絕緣膜41亦包含位於字元線WL與層間絕緣膜60a之間之部分、及位於字元線WL與層間絕緣膜60b之間之部分。
電荷保持膜30係以至少一部分位於層間絕緣膜60a與層間絕緣膜60b之間之方式設置。浮動電位膜40位於半導體膜20與電荷保持膜30之間，沿半導體膜20於Z方向延伸。浮動電位膜40之X方向之厚度於與絕緣膜57之界面和與絕緣膜55之界面之間為2.2 nm～6 nm左右。
於本實施形態中，沿半導體膜20於Z方向排列之記憶胞MC共用1個浮動電位膜40。即，記憶胞MC包含字元線WL中之1個作為控制閘極，且包含半導體膜20作為通道膜。進而，記憶胞MC包含位於字元線WL中之1個與半導體膜20之間的電荷保持膜30中之1個、及位於字元線WL中之1個與半導體膜20之間的浮動電位膜40之一部分。於本實施形態之記憶胞MC中，藉由共用薄膜之浮動電位層40，能夠縮小字元線WL與半導體膜20之間之距離，從而能夠縮小X方向之尺寸。
例如，於將浮動電位膜40以與電荷保持膜30相同之方式於Z方向隔開而配置之情形時，電荷保持膜30及浮動電位膜40均以位於層間絕緣膜60a與層間絕緣膜60b之間之方式形成。根據此種構成，字元線WL與半導體膜20之間變得寬於圖2(b)所示之例，記憶胞MC之X方向之尺寸變大。即，於本實施形態之記憶裝置1中，能夠縮小記憶胞MC之尺寸，增大記憶容量。
其次，參照圖3～圖24對記憶裝置1之製造方法進行說明。圖3～圖24係表示實施形態之記憶裝置1之製造過程之模式圖。
圖3係表示記憶裝置1之製造過程中之晶圓之剖面之模式圖。例如，基板10為矽晶圓，於其上表面形成有包含電晶體Tr之周邊電路、及配線INC。
如圖3所示，形成覆蓋電晶體Tr及配線INC之層間絕緣膜63，且於其之上形成例如多晶矽膜65。層間絕緣膜63例如為氧化矽膜。
繼而，於多晶矽膜65之上交替地積層層間絕緣膜60及犧牲膜75。犧牲膜75之積層數例如與包含字元線WL、選擇閘極SGS及SGD之電極膜之積層數相同。於最上層之層間絕緣膜60之上形成有絕緣膜77。層間絕緣膜60例如為氧化矽膜。犧牲膜75及絕緣膜77例如為氮化矽膜。
圖4係表示與圖3相同之剖面之模式圖。如圖4所示，於引出區域HUP，於包含電晶體Tr之周邊電路之上方設置有槽CB，於其內部填埋有絕緣材料81。
槽CB係藉由將絕緣膜77、層間絕緣膜60及犧牲膜75選擇性地去除而形成。此時，多晶矽膜65作為蝕刻終止層發揮功能。即，槽CB係以於其底面露出多晶矽膜65之方式形成。
繼而，以將槽CB填埋之方式形成絕緣材料81。絕緣材料81例如為氧化矽，且係使用TEOS(Tetraethylorthosilicate，正矽酸乙脂)-CVD(Chemical Vapor Deposition，化學氣相沈積)而形成。絕緣材料81例如使用CMP(Chemical Mechanical Polishing，化學機械拋光)以其上表面與絕緣膜77之上表面成為相同位準之方式平坦化。絕緣膜77係以作為CMP中之終止膜發揮功能之方式設置。
圖5係表示與圖4相同之剖面之模式圖。如圖5所示，於引出區域HUP，將層間絕緣膜60及犧牲膜75之端部呈階梯狀形成。進而，形成覆蓋層間絕緣膜60及犧牲膜75之端部之絕緣材料83。
層間絕緣膜60及犧牲膜75之端部藉由使用改變開口寬度之選擇遮罩自上層依序進行蝕刻而呈階梯狀形成。絕緣材料83例如為氧化矽，且係使用TEOS-CVD而形成。絕緣材料83例如使用CMP以其上表面與絕緣膜77及絕緣材料81之上表面成為相同位準之方式平坦化。
圖6係表示與圖5相同之剖面之模式圖。如圖6所示，將絕緣膜77替換為絕緣膜85。即，將絕緣膜77選擇性地去除後，形成絕緣膜85。絕緣膜85例如為氧化矽膜，使用TEOS-CVD而形成。
圖7(a)係表示與圖6相同之剖面之模式圖。如圖7(a)所示，於記憶胞區域MCR形成自絕緣膜85之上表面至多晶矽膜65之深度之槽MT。槽MT例如藉由使用各向異性RIE(Reactive Ion Etching，反應性離子蝕刻)將絕緣膜85、層間絕緣膜60及犧牲膜75選擇性地去除而形成。於該情形時，多晶矽膜65亦作為蝕刻終止層發揮功能。
圖7(b)係表示記憶胞區域MCR中之絕緣膜85之上表面之模式圖。如圖7(b)所示，槽MT例如以於Y方向延伸之方式形成。又，於記憶胞區域MCR設置有複數個槽MT。
圖8係表示與圖7(a)相同之剖面之模式圖。如圖8所示，於槽MT之內部填埋絕緣材料87。絕緣材料87例如使用旋轉塗佈法而形成，包含PSZ(polysilazane，聚矽氮烷)。絕緣材料87係以其上表面與絕緣膜85之上表面成為相同位準之方式平坦化。
圖9係表示記憶胞區域MCR中之絕緣膜85之上表面之模式圖。如圖9所示，於槽MT之內部形成記憶體孔MH。記憶體孔MH例如以將絕緣材料87分斷之方式形成。記憶體孔MH係藉由對絕緣材料87選擇性地進行蝕刻而形成，具有自絕緣材料87之上表面至多晶矽膜65之深度。
圖10(a)係表示沿X-Y平面之包含記憶體孔MH及犧牲膜75之剖面之模式圖。又，圖10(b)係表示沿X-Z平面之記憶體孔之剖面之模式圖。
如圖10(a)及10(b)所示，藉由對犧牲膜75之一部分選擇性地進行蝕刻，而於所積層之犧牲膜75之各位準，使記憶體孔MH於X方向擴展。
進而，形成對犧牲膜75之表面進行改質所成之絕緣膜89。絕緣膜89例如藉由於包含氧之氣體氛圍中進行熱處理而形成。絕緣膜89例如包含氮氧化矽(SiNO)。又，包含PSZ之絕緣材料87於該熱處理中被改質為氧化矽。
圖11(a)及11(b)係表示與圖10(a)及10(b)相同之剖面之模式圖。如圖11(a)及11(b)所示，於記憶體孔MH之內部形成絕緣膜31、33及電荷保持膜30。
絕緣膜31例如為氧化矽膜，以覆蓋記憶體孔MH之內表面之方式形成。絕緣膜33例如為氮化矽膜，形成於絕緣膜31之上。電荷保持膜30係形成於絕緣膜33之上。電荷保持膜30例如包含氮化鈦(TiN)等金屬氮化物。又，電荷保持膜30亦可為高介電膜、高介電常數之金屬化合物、所謂之High-k膜或HfSiO膜。此處，關於高介電膜，作為一例係介電常數(ε)為13以上之膜。電荷保持膜30較佳為使用功函數4.4 eV以上之材料。
電荷保持膜30係以其一部分位於鄰接之層間絕緣膜60之間之方式形成。又，絕緣膜31、33及電荷保持膜30例如使用CVD以於記憶體孔MH之內部殘留空間之方式形成。
圖12(a)及12(b)係表示與圖11(a)及11(b)相同之剖面之模式圖。如圖12(a)及12(b)所示，殘留與犧牲膜75對向之部分，將電荷保持膜30及絕緣膜33去除。
電荷保持膜30及絕緣膜33係經由記憶體孔MH之內部之空間，使用例如CDE(Chemical Dry Etching，化學乾式蝕刻)去除。藉此，電荷保持膜30係使於Z方向上相互隔開之複數個部分殘留而被去除。以下，將與犧牲膜75對向之複數個部分分別作為電荷保持膜30進行說明。
圖13(a)係表示與圖8相同之剖面之模式圖。圖13(b)及13(c)分別表示相當於圖12(a)及13(b)之剖面之模式圖。如圖13(a)～13(c)所示，以覆蓋記憶體孔MH之內表面之方式形成絕緣膜57及浮動電位膜40。
絕緣膜57例如為氮氧化矽膜(SiON膜)，以覆蓋電荷保持膜30之方式形成。浮動電位膜40例如為摻雜有P形雜質之多晶矽膜，形成於絕緣膜57之上。浮動電位膜40例如以具有4奈米(nm)以下之膜厚之方式形成。藉此，能夠縮小X方向上之記憶胞MC之尺寸。又，絕緣膜57及浮動電位膜40係以於記憶體孔MH之內部殘留空間之方式形成。
圖14係表示與圖13(a)相同之剖面之模式圖。如圖14所示，以浮動電位膜40之上端位於複數個犧牲膜75中之最上層即犧牲膜75 T之附近且高於犧牲膜75 T之位準之方式，將浮動電位膜40選擇性地去除。
例如，以於浮動電位膜40之形成後將記憶體孔MH填埋之方式形成絕緣膜91。繼而，以絕緣膜91之上表面位於犧牲膜75 T之附近且高於犧牲膜75 T之位準之方式進行回蝕，使浮動電位膜40之一部分露出。其後，以浮動電位膜40之上端位於與絕緣膜91之上端相同之位準之方式，使用例如各向同性蝕刻將浮動電位膜40之上部去除。
圖15係表示與圖14相同之剖面之模式圖。如圖15所示，將絕緣膜91選擇性地去除後，將形成於記憶體孔MH之底面上之浮動電位膜40之一部分及絕緣膜57之一部分選擇性地去除。進而，將多晶矽膜65及層間絕緣膜63分別選擇性地去除，於記憶體孔MH之底面使配線INC露出。該等蝕刻例如使用各向異性RIE。
圖16(a)係表示與圖15相同之剖面之模式圖。圖16(b)及16(c)係表示與圖13(b)及13(c)相同之剖面之模式圖。如圖16(a)～16(c)所示，形成絕緣膜55及半導體膜20a。
如圖16(a)所示，絕緣膜55例如使用CVD以覆蓋記憶體孔MH之內表面之方式形成。絕緣膜55例如為氧化矽膜。半導體膜20a例如使用CVD形成於絕緣膜55上。半導體膜20a例如為非晶矽膜。絕緣膜55及半導體膜20a係以於記憶體孔MH之內部殘留空間之方式形成。
圖17係表示與圖16(a)相同之剖面之模式圖。如圖17所示，將形成於記憶體孔MH之底面上之絕緣膜55之一部分及半導體膜20a之一部分選擇性地去除。於該情形時，亦可藉由使用例如各向異性RIE，使形成於記憶體孔MH之內壁上之部分殘留，而將絕緣膜55之一部分及半導體膜20a之一部分選擇性地去除。
圖18(a)係表示與圖17(a)相同之剖面之模式圖。圖18(b)及18(c)係表示與圖16(b)及16(c)相同之剖面之模式圖。如圖18(a)～18(c)所示，形成半導體膜20b及絕緣材料21f。半導體膜20b係以覆蓋記憶體孔MH之內表面之方式形成。絕緣材料21f係以將記憶體孔MH之內部填埋之方式形成。
半導體膜20b例如為使用CVD而形成之非晶矽膜。絕緣材料21f例如為使用CVD而形成之氧化矽。半導體膜20b係以與露出於記憶體孔MH之底面的配線INC接觸之方式形成。
圖19係表示與圖18(a)相同之剖面之模式圖。如圖19所示，藉由對絕緣材料21f及半導體膜20b進行回蝕，而將形成於絕緣膜85之上表面之部分去除。此時，半導體膜20a之上端亦被回蝕。又，於記憶體孔MH之內部形成有絕緣性芯21。
圖20係表示與圖19相同之剖面之模式圖。如圖20所示，於記憶體孔MH之上端形成有頂蓋膜23。頂蓋膜23例如為使用CVD而形成之非晶矽膜。頂蓋膜23與半導體膜20a及20b之上端接觸，覆蓋絕緣性芯21之上端。繼而，藉由實施熱處理使非晶矽轉換為多晶矽而使半導體膜20a、20b及頂蓋膜23一體化。
圖21係表示與圖20相同之剖面之模式圖。如圖21所示，形成將層間絕緣膜60及犧牲膜75分斷之狹縫ST。狹縫ST例如藉由使用各向異性RIE將絕緣膜93、83、層間絕緣膜60及犧牲膜75選擇性地去除而形成。狹縫ST具有自絕緣膜93之上表面到達多晶矽膜65之深度，沿Y方向延伸。
圖22係表示與圖21相同之剖面之模式圖。如圖22所示，藉由將犧牲膜75選擇性地去除而於層間絕緣膜60之間形成空間75S。犧牲膜75例如藉由經由狹縫ST供給蝕刻液而被選擇性地去除。
圖23係表示與圖22相同之剖面之模式圖。如圖23所示，於空間75S之內部形成絕緣膜41後，形成將空間75S填埋之金屬膜。藉此，能夠形成選擇閘極SGS、字元線WL及選擇閘極SGD。絕緣膜41例如為氧化鋁膜，金屬膜例如為鎢膜。
圖24係表示與圖23相同之剖面之模式圖。如圖24所示，形成將狹縫ST之內部填埋之絕緣膜51後，形成接觸插塞CT、CDS、CG及連接插塞25。
於引出區域HUP，接觸插塞CT於Z方向延伸，分別與選擇閘極SGS、字元線WL及選擇閘極SGD連接。接觸插塞CDS及CG與電晶體Tr之源極區域、汲極區域及閘極電極連接。於記憶胞區域MCR中，連接插塞25以與頂蓋膜23連接之方式形成。繼而，於絕緣膜93之上方，形成上層配線而完成記憶裝置1。
對本發明之某些實施形態進行了說明，但該等實施形態係作為例進行提示者，並不意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-27594號(申請日：2018年2月20日)為基礎申請案之優先權。本申請藉由參照該基礎申請案而包含基礎申請案之全部內容。
1 記憶裝置 10 基板 13 層間絕緣膜 15 半導體膜 17 金屬膜 19 半導體膜 20 半導體膜 20a 半導體膜 20b 半導體膜 21 絕緣性芯 21f 絕緣材料 23 頂蓋膜 25 連接插塞 30 電荷保持膜 31 絕緣膜 33 絕緣膜 40 浮動電位膜 41 絕緣膜 50 絕緣膜 51 絕緣膜 55 絕緣膜 57 絕緣膜 60 層間絕緣膜 60a 層間絕緣膜 60b 層間絕緣膜 63 層間絕緣膜 65 多晶矽膜 75 犧牲膜 75 T犧牲膜 75S 空間 77 絕緣膜 81 絕緣材料 83 絕緣材料 85 絕緣膜 87 絕緣材料 89 絕緣膜 91 絕緣膜 93 絕緣膜 CB 槽 CDS 接觸插塞 CG 接觸插塞 CT 接觸插塞 HUP 引出區域 HUP1 引出區域 HUP2 引出區域 INC 配線 MCR 記憶胞區域 MCR1 記憶胞區域 MCR2 記憶胞區域 MC 記憶胞 MH 記憶體孔 MT 槽 SGD 選擇閘極 SGS 選擇閘極 ST 狹縫 Tr 電晶體 WL 字元線 X 軸 Y 軸 Z 軸
圖1係表示實施形態之記憶裝置之模式剖視圖。 圖2(a)、(b)係表示實施形態之記憶裝置之記憶胞之模式圖。 圖3係表示實施形態之記憶裝置之製造過程之模式圖。 圖4係表示繼圖3之製造過程之模式圖。 圖5係表示繼圖4之製造過程之模式圖。 圖6係表示繼圖5之製造過程之模式圖。 圖7(a)、(b)係表示繼圖6之製造過程之模式圖。 圖8係表示繼圖7之製造過程之模式圖。 圖9係表示繼圖8之製造過程之模式圖。 圖10(a)、(b)係表示繼圖9之製造過程之模式圖。 圖11(a)、(b)係表示繼圖10之製造過程之模式圖。 圖12(a)、(b)係表示繼圖11之製造過程之模式圖。 圖13(a)～(c)係表示繼圖12之製造過程之模式圖。 圖14係表示繼圖13之製造過程之模式圖。 圖15係表示繼圖14之製造過程之模式圖。 圖16(a)～(c)係表示繼圖15之製造過程之模式圖。 圖17係表示繼圖16之製造過程之模式圖。 圖18(a)～(c)係表示繼圖17之製造過程之模式圖。 圖19係表示繼圖18之製造過程之模式圖。 圖20係表示繼圖19之製造過程之模式圖。 圖21係表示繼圖20之製造過程之模式圖。 圖22係表示繼圖21之製造過程之模式圖。 圖23係表示繼圖22之製造過程之模式圖。 圖24係表示繼圖23之製造過程之模式圖。

Claims (6)

  1. 一種記憶裝置，其具備：複數個第1電極膜，其等於第1方向積層，且於與上述第1方向交叉之第2方向延伸；第1半導體膜，其接近上述複數個第1電極膜而設置，且於上述第1方向延伸；第1電荷保持膜，其設置於上述複數個第1電極膜中之1個第1電極膜與上述第1半導體膜之間，且包含金屬、金屬化合物、或高介電材料中之任一者；及第2半導體膜，其位於上述第1半導體膜與上述第1電荷保持膜之間，在上述第1半導體膜與上述複數個第1電極膜之一者之間及上述第1半導體膜與上述複數個第1電極膜之另一者之間於上述第1方向連續地延伸，且與上述複數個第1電極膜、上述第1電荷保持膜及上述第1半導體膜電性絕緣。
  2. 如請求項1之記憶裝置，其進而具備複數個絕緣膜，其等分別設置於上述複數個第1電極膜之間，上述複數個絕緣膜包含第1絕緣膜及第2絕緣膜，該等第1絕緣膜及第2絕緣膜以隔著上述複數個第1電極膜中之上述1個第1電極膜之方式設置，上述第1電荷保持膜位於上述第1絕緣膜與上述第2絕緣膜之間。
  3. 如請求項1或2之記憶裝置，其中上述第1電荷保持膜包含金屬氮化物。
  4. 如請求項1或2之記憶裝置，其中上述第2半導體膜係以包圍上述第1半導體膜之方式設置。
  5. 如請求項1或2之記憶裝置，其中上述第2半導體膜包含P形雜質。
  6. 如請求項1或2之記憶裝置，其進而具備：複數個第2電極膜，其等於上述第1方向積層，且沿上述第2方向延伸；及第2電荷保持膜，其設置於上述複數個第2電極膜中之1個第2電極膜與上述第1半導體膜之間；且上述第1半導體膜位於上述複數個第1電極膜與上述複數個第2電極膜之間，上述第2半導體膜之一部分位於上述第2電荷保持膜與上述第1半導體膜之間。
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