TW201639083A

TW201639083A - 記憶裝置及其製造方法

Info

Publication number: TW201639083A
Application number: TW104132869A
Authority: TW
Inventors: 岡嶋睦
Original assignee: 東芝股份有限公司
Priority date: 2015-04-30
Filing date: 2015-10-06
Publication date: 2016-11-01
Also published as: US9570392B2; US20160322302A1; TWI594377B; JP2016213428A; JP6364390B2

Abstract

本發明之實施形態之記憶裝置包含：導電構件；積層體，其設置於上述導電構件上，並使複數條第1配線彼此隔開而積層；記憶體單元，其設置於上述積層體內；接觸插塞，其連接上述第1配線與上述導電構件之上表面；及絕緣構件。上述接觸插塞包含：上述接觸插塞之上部；上述接觸插塞之下部中、連接於上述第1配線之第1部分；及上述接觸插塞之下部中、連接於上述導電構件之第2部分。上述絕緣構件配置於上述第1部分與上述第2部分之間。

Description

記憶裝置及其製造方法

後述之實施形態係關於記憶裝置及其製造方法。

近年來，提出一種藉由使記憶體單元3維積層，而使記憶體單元之積體效率提高之記憶裝置。作為此種記憶裝置，列舉於交替積層之字元線與位元線之間連接有記憶體單元之3維交叉點型記憶裝置。又，亦進行於使絕緣膜及電極膜交替積層之積層體與貫穿該積層體之半導體支柱之間包含電荷保持膜作為記憶體單元之3維積層型快閃記憶體的開發。於此種記憶裝置中，追求縮小晶片尺寸及降低製造成本。

本發明之實施形態提供一種可削減製造成本之記憶裝置及其製造方法。

本發明之實施形態之記憶裝置包含：導電構件；積層體，其設置於上述導電構件上，使複數條第1配線彼此隔開而積層；記憶體單元，其設置於上述積層體內；接觸插塞，其連接上述第1配線與上述導電構件之上表面；及絕緣構件。上述接觸插塞包含：上述接觸插塞之上部；上述接觸插塞之下部中、連接於上述第1配線之第1部分；及上述接觸插塞之下部中、連接於上述導電構件之第2部分。上述絕緣構件配置於上述第1部分與上述第2部分之間。

100‧‧‧記憶裝置

100a‧‧‧記憶裝置

100b‧‧‧記憶裝置

101‧‧‧矽基板

102‧‧‧層間絕緣膜

103‧‧‧下層位元線配線層

104‧‧‧字元線配線層

105‧‧‧記憶體膜

106‧‧‧下層配線

107‧‧‧層間絕緣膜

108‧‧‧接觸插塞

108a‧‧‧上部

108b‧‧‧部分

108c‧‧‧部分

108d‧‧‧接觸孔

109‧‧‧電極間絕緣膜

110‧‧‧層間絕緣膜

111‧‧‧絕緣膜

111a‧‧‧絕緣膜

112‧‧‧絕緣構件

113‧‧‧絕緣膜

113a‧‧‧絕緣膜

114‧‧‧絕緣膜

115‧‧‧電極間絕緣膜

118d‧‧‧接觸孔

200‧‧‧記憶裝置

201‧‧‧絕緣膜

201a‧‧‧絕緣膜

202‧‧‧絕緣膜

202a‧‧‧絕緣膜

202b‧‧‧絕緣膜

A-A’‧‧‧線

B‧‧‧區域

BL‧‧‧位元線

C-C’‧‧‧線

CR‧‧‧矽層

D-D’‧‧‧線

DR‧‧‧汲極區域

E-E’‧‧‧線

F-F’‧‧‧線

G-G’‧‧‧線

GBL‧‧‧下層位元線

GI‧‧‧閘極絕緣膜

H-H’‧‧‧線

I-I’‧‧‧線

J-J’‧‧‧線

M‧‧‧記憶體區域

ML‧‧‧積層體

MWa‧‧‧積層體

SR‧‧‧源極區域

SS‧‧‧選擇元件

SSG‧‧‧選擇閘極電極

Th‧‧‧溝槽

WL‧‧‧字元線

WLa‧‧‧字元線引出區域

WLb‧‧‧字元線引出區域

WLf‧‧‧電極膜

X‧‧‧方向

Y‧‧‧方向

Z‧‧‧方向

圖1係顯示第1實施形態之記憶裝置之俯視圖。

圖2係例示第1實施形態之記憶裝置之記憶體區域之一部分之立體圖。

圖3係圖1所示之A-A’線所形成之剖視圖。

圖4係例示圖1所示之區域B中字元線配線層及電極膜之形狀之俯視圖。

圖5係例示電極膜與接觸插塞之連接狀態及下層配線與接觸插塞之連接狀態之立體圖。

圖6A~圖18D係例示第1實施形態之記憶裝置之製造方法之模式圖。

圖19係例示第1實施形態之第1變化例之記憶裝置中電極膜與接觸插塞之連接狀態及下層配線與接觸插塞之連接狀態的立體圖。

圖20A~圖21D係例示第1實施形態之第1變化例之記憶裝置之製造方法之模式圖。

圖22係顯示第1實施形態之第2變化例之記憶裝置之剖視圖，相當於圖1所示之A-A’線之剖面。

圖23係例示第1實施形態之第2變化例之記憶裝置中電極膜與接觸插塞之連接狀態及矽基板與接觸插塞之連接狀態之立體圖。

圖24係顯示第2實施形態之記憶裝置之剖視圖，相當於圖1所示之A-A’線所形成之剖面。

圖25A~圖33D係例示第2實施形態之記憶裝置之製造方法之步驟剖視圖。

以下，一邊參照圖式，一邊對本發明之實施形態進行說明。

(第1實施形態)

首先，對第1實施形態進行說明。

圖1係本實施形態之記憶裝置之俯視圖。

如圖1所示，於本實施形態之記憶裝置100中，設置有矽基板101。又，於矽基板101之上層部分及上表面上，設置有記憶裝置100之驅動電路(未圖示)。接著，於矽基板101上，設置有埋入驅動電路之層間絕緣膜102。層間絕緣膜102包含例如矽氧化物等絕緣材料。

以下，於本說明書中，為了說明之方便，導入XYZ正交座標系。於該座標系中，將相對於矽基板101上表面平行、且彼此正交之2個方向設為“X方向”及“Y方向”，將相對於X方向及Y方向兩者正交之方向設為“Z方向”。

於矽基板101上，設置有記憶體區域M。於自Z方向觀察時，記憶體區域M之形狀為例如四角形。自記憶體區域M觀察，於Y方向之兩側，設置有2處字元線引出區域WLa及WLb。

首先，對記憶體區域M之構成進行說明。

圖2係例示本實施形態之記憶裝置之記憶體區域之一部分之立體圖。

如圖1及圖2所示，於記憶裝置100之記憶體區域M中，於層間絕緣膜102上，設置有包含朝X方向延伸之複數條下層位元線GBL之下層位元線配線層103。於下層位元線GBL上，設置有朝Y方向延伸之複數個選擇閘極電極SSG。又，於選擇閘極電極SSG上，設置有包含朝Y方向延伸之複數條字元線WL之字元線配線層104。字元線配線層104係設置複數層，且彼此隔開而積層。藉此，字元線配線層104形成積層體ML。包含於相同字元線配線層104之字元線WL自X方向依序每隔1個地連接於共通之電極膜WLf，字元線WL自電極膜WLf分支為櫛狀。此時，於沿著X方向數時奇數序號之字元線WL連接於設置於字元線引出區域WLa之板狀電極膜WLf，偶數序號之字元線WL連接於設置於字元線引出區域WLb之電極膜WLf。於各下層位元線GBL之正上方區域、即相鄰之2條字元線WL之間，分別設置有朝Z方向延伸之柱狀之位元線BL。於相鄰之2條字元線WL之間，分別隔開設置各位元線BL。又，於字元線WL與位元線BL之間，設置有記憶體膜105。於記憶體膜105，設置有金屬氧化膜、或矽層與銀層之積層膜等電阻變化膜。藉此，記憶體膜105作為電阻變化型之記憶體單元發揮功能。又，於下層位元線GBL之正上方區域、且記憶體區域M最外周之字元線WL之側面上亦設置有朝Z方向延伸之位元線BL。

如圖2所示，於下層位元線GBL與位元線BL之間、且相鄰之2條選擇閘極電極SSG之間，設置有選擇元件SS。選擇元件SS係1對1地連接於每條位元線BL。各選擇元件SS彼此隔開。選擇元件SS包含：源極區域SR，其設置於下層位元線GBL上；矽層CR，其成為設置於源極區域SR上之通道區域；及汲極區域DR，其設置於矽層CR上。又，於選擇閘極電極SSG與選擇元件SS之間，設置有閘極絕緣膜GI。

另，為了圖之簡略化，於圖1及圖2中，記憶裝置100之構成要素中，除了矽基板101、層間絕緣膜102、下層位元線GBL、位元線BL、選擇元件SS、電極膜WLf、字元線WL及記憶體膜105以外皆省略。

接著，對記憶體區域M與字元線引出區域WLa之關係進行說明。

以下，以字元線引出區域WLa為例加以說明，但字元線引出區域WLb之構成亦相同。

圖3係圖1所示之A-A’線所形成之剖視圖。

如圖3所示，於字元線引出區域WLa之層間絕緣膜102上，設置有下層配線106。雖未圖示，但下層配線106與矽基板101之上表面連接。藉此，下層配線106連接於設置於矽基板101之上層部及上表面上之驅動電路。下層配線106加工成任意之配線圖案。另，下層配線106之一部分可配置於記憶體區域M內。又，下層配線106可配置於選擇閘極電極SSG與矽基板101間。再者，下層配線106可於Z方向中，配置於電極膜WLf與選擇閘極電極SSG之間。

於層間絕緣膜102上，設置有層間絕緣膜107。層間絕緣膜107覆蓋下層配線106。層間絕緣膜107包含例如矽氧化物等絕緣材料。

於記憶體區域M中，字元線WL、位元線BL及記憶體膜105彼此之間係由電極間絕緣膜109埋入。

於字元線引出區域WLa中，於層間絕緣膜107上設置有包含複數片板狀電極膜WLf與複數個電極間絕緣膜115之積層體MWa。複數個電極膜WLf彼此隔開，且於Z方向積層。於電極膜WLf彼此之間，設置有電極間絕緣膜115。配置於記憶體區域M之各字元線配線層104所包含之字元線WL自板狀之電極膜WLf朝Y方向延伸。電極膜WLf及字元線WL包含例如鎢(W)、或氮化鈦(TiN)等導電材料。如上述，同一字元線配線層104所包含之字元線WL中沿著X方向數為奇數序號之字元線WL自配置於字元線引出區域WLa之同一電極膜WLf延伸。偶數序號之字元線WL自配置於字元線引出區域WLb之同一電極膜WLf延伸。藉此，如上述，自Z方向觀察，電極膜WLf及字元線WL之形狀成為櫛狀。

如圖4及圖5所示，積層體MWa之Y方向之端部沿著X方向形成階梯狀。於積層體MWa之端部中，於下層之電極膜WLf之正上方區域之一部分，未配置比其更上層之電極膜WLf及電極間絕緣膜115。

如圖3及圖4所示，積層體MWa之形成為階梯狀之部分係由絕緣膜111覆蓋。於字元線引出區域WLa中積層體MWa之未由絕緣膜111覆蓋之部分係由層間絕緣膜110覆蓋。層間絕緣膜110係自字元線引出區域WLa遍及記憶體區域M之積層體ML上而設置。於Z方向上，絕緣膜111之上表面與層間絕緣膜110之上表面位於幾乎相同高度。絕緣膜111包含例如矽氧化物等絕緣材料。

又，於絕緣膜111之Y方向之側面上及各電極膜WLf之未由絕緣膜111覆蓋之Y方向之側面上，設置有絕緣構件112。絕緣構件112之形狀為相對於矽基板101豎立、且朝X方向延伸之帶狀。於Z方向上，絕緣構件112之上表面係形成於積層體ML之上表面之高度以上、且低於層間絕緣膜110之上表面之位置。

絕緣構件112之Y方向側之側面及上表面之至少一部分係由絕緣膜113覆蓋。於Z方向上，絕緣膜113之上表面形成於與層間絕緣膜110之上表面及絕緣膜111之上表面幾乎相同位置。

於層間絕緣膜110、絕緣膜111及113上，設置有絕緣膜114。

絕緣構件112係以與層間絕緣膜107、絕緣膜113、111及114不同之材料形成。

如圖3所示，於絕緣膜114、113、111及層間絕緣膜107，形成有貫通其等之接觸孔108d。自X方向觀察，接觸孔108d為跨過絕緣構件112而分為二股之形狀。接觸孔108d之下端到達至電極膜WLf端部之上表面及下層配線106之上表面。接觸孔108d形成於積層體MWa之形成為階梯狀之部分之每1階。各接觸孔108d不與選擇閘極電極SSG接觸。

於接觸孔108d內，設置有接觸插塞108。於接觸插塞108，設置有上部108a及下部分。接觸插塞108之下部分形成為自上部108a分為二股之形狀。於下部分中，分為二股中之一者之部分即部分108b係連接於積層體MWa之形成為階梯狀之部分的上表面。又，分為二股中之另一者之部分即部分108c係連接於下層配線106。此時，於部分108b與部分108c之間，配置有絕緣構件112。

如圖4及圖5所示，於字元線引出區域WLa中，於各電極膜WLf各者連接有接觸插塞108。又，下層配線106係設置有複數條，且各接觸插塞108之部分108c分別連接於不同之下層配線106。

接著，對本實施形態之記憶裝置100之製造方法進行說明。

圖6A~圖18D係例示本實施形態之記憶裝置之製造方法之模式圖。

圖6A、圖8A、圖11A及圖13A係例示字元線引出區域中積層體之形狀之立體圖，圖6B、圖8B、圖11B及圖13B係例示字元線引出區域中積層體之形狀之俯視圖。

圖7A係圖6A所示之C-C’線所形成之剖視圖，圖7B係圖6A所示之D-D’線所形成之剖視圖，圖7C係圖6A所示之E-E’線所形成之剖視圖，圖7D係圖6A所示之F-F’線所形成之剖視圖。

圖9A係圖8A所示之C-C’線所形成之剖視圖，圖9B係圖8A所示之D-D’線所形成之剖視圖，圖9C及圖10C係圖8A所示之E-E’線所形成之剖視圖，圖9D係圖8A所示之F-F’線所形成之剖視圖。

圖10A係相當於圖8A所示之C-C’線所形成之剖面之剖視圖，圖10B係相當於圖8A所示之D-D’線所形成之剖面之剖視圖，圖10C係相當於圖8A所示之E-E’線所形成之剖面之剖視圖，圖10D係相當於圖8A所示之F-F’線所形成之剖面之剖視圖。

圖12A係圖11A所示之C-C’線所形成之剖視圖，圖12B係圖11A所示之D-D’線所形成之剖視圖，圖12C係圖11A所示之E-E’線所形成之剖視圖，圖12D係圖11A所示之F-F’線所形成之剖視圖。

圖14A係圖13A所示之C-C’線所形成之剖視圖，圖14B係圖13A 所示之D-D’線所形成之剖視圖，圖14C係圖13A所示之E-E’線所形成之剖視圖，圖14D係圖13A所示之F-F’線所形成之剖視圖。

圖15A、圖16A、圖17A及圖18A係相當於圖13A所示之C-C’線所形成之剖面之剖視圖，圖15B、圖16B、圖17B及圖18B係相當於圖13A所示之D-D’線所形成之剖面之剖視圖，圖15C、圖16C、圖17C及圖18C係相當於圖13A所示之E-E’線所形成之剖面之剖視圖，圖15D、圖16D、圖17D及圖18D係相當於圖13A所示之F-F’線所形成之剖面之剖視圖。

首先，如圖6A~圖7D所示，於矽基板101之上層部及上表面上形成驅動電路(未圖示)。接著，於矽基板101上，形成覆蓋驅動電路之層間絕緣膜102。

接著，於字元線引出區域WLa中，於層間絕緣膜102上以任意之配線圖案形成下層配線106。又，雖未圖示，但於記憶體區域M中，於層間絕緣膜102上，形成下層位元線GBL。接著，於層間絕緣膜102上形成覆蓋下層配線106及下層位元線GBL之層間絕緣膜107a。接著，於層間絕緣膜107a上形成選擇閘極電極SSG。接著，以層間絕緣膜107b覆蓋選擇閘極電極SSG。藉此，層間絕緣膜107a及107b成為層間絕緣膜107。另，亦可將下層配線106之一部分形成於記憶體區域M。

層間絕緣膜102及107係使用例如矽氧化物等絕緣材料而形成。

接著，於層間絕緣膜107上形成導電膜，並圖案化，藉此於記憶體區域M形成複數條字元線WL，且於字元線引出區域WLa形成電極膜WLf。引出至字元線引出區域WLa側之字元線WL與電極膜WLf一體形成。又，雖未圖示，但自相同之導電膜，於字元線引出區域WLb亦形成電極膜WLf。形成引出至字元線引出區域WLb側之字元線WL與電極膜WLf。

接著，藉由電極間絕緣膜109(115)埋入字元線WL及電極膜WLf，並實施CMP等平坦化處理。藉由反復以上之步驟，於記憶體區域M形成積層體ML，於字元線引出區域WLa形成積層體MWa，於字元線引出區域WLb形成積層體MWb。其後，於積層體MWa及積層體ML上，藉由矽氧化物等絕緣材料形成層間絕緣膜110。如圖8A~圖9D所示，藉由實施微影法及乾蝕刻，於積層體MWa之Y方向之端部側，去除層間絕緣膜110及積層體MWa之一部分，並加工為階梯狀。此時，例如藉由複數次實施微影法及乾蝕刻，使各電極膜WLf之上表面露出而形成階差，並將積層體MWa之端部側設為階梯狀。於本實施形態之情形時，將積層體MWa之Y方向側之端部形成為沿著X方向升階之階梯狀。

接著，如圖10A~圖10D所示，使矽氧化物等絕緣材料堆積於整面。其後，藉由實施CMP(Chemical Mechanical Polishing：化學機械研磨)等平坦化處理，去除堆積於層間絕緣膜110上之絕緣材料，並使絕緣材料殘留於電極膜WLf之加工為階梯狀之部分上。藉此，形成覆蓋電極膜WLf之加工為階梯狀之部分之絕緣膜111。

接著，於記憶體區域M中字元線WL之間且下層位元線GBL之正上方區域形成貫通層間絕緣膜110及電極間絕緣膜109之記憶體孔。於記憶體孔之內側面上之下部形成閘極絕緣膜GI，於內側面上之上部形成記憶體膜105。其後於記憶體孔內之下部形成選擇元件SS，於選擇元件SS上形成位元線BL。

接著，如圖11A~圖12D所示，藉由微影法及乾蝕刻而局部去除絕緣膜111及積層體MWa中配置於絕緣膜111之正下方區域之部分，於Y方向中自中央部至端部去除絕緣膜111。其後，去除藉由去除絕緣膜111而露出之下層之積層體MWa。藉此，形成溝槽Th，並使層間絕緣膜107之上表面局部露出。

接著，於整面形成包含矽氮化物等絕緣材料之絕緣膜。包含該矽氮化物之絕緣膜係比層間絕緣膜110及絕緣膜111之膜厚充分薄地形成。其後，對該絕緣膜實施乾蝕刻。藉此，包含矽氮化物之絕緣膜之覆蓋溝槽Th之側面之部分以外被去除，且如圖13A~圖14D所示，於溝槽Th之側面上形成絕緣構件112。絕緣構件112之形狀為相對於矽基板101豎立、且朝X方向延伸之帶狀。絕緣構件112係以與絕緣膜111及層間絕緣膜107不同之材料形成。絕緣構件112之上表面之高度為積層體MWa之上表面之高度以上且低於絕緣膜111之上表面。藉由比層間絕緣膜110及111之膜厚充分薄地形成包含矽氮化物之絕緣膜之膜厚，於乾蝕刻後，可以積層體MWa上表面以上之高度形成絕緣構件112之上表面。

接著，如圖15A~圖15D所示，於使矽氧化物等絕緣材料堆積於整面後，實施CMP等平坦化處理。藉此，藉由使絕緣材料殘留於溝槽Th內而形成絕緣膜113。此時，絕緣構件112係被絕緣膜113覆蓋。又，於Z方向中，絕緣膜113之上表面成為與絕緣膜111之上表面大致相同之位置。

接著，如圖16A~圖16D所示，藉由於層間絕緣膜110、絕緣膜111及113上堆積矽氧化物等絕緣材料而成為絕緣膜114。

接著，如圖17A~圖17D所示，以如矽氧化物之蝕刻速度高於矽氮化物及金屬材料之蝕刻速度之條件實施乾蝕刻。藉由該乾蝕刻，選擇性去除絕緣膜114、113及111之一部分，藉此，將接觸孔108d開口。另一方面，由矽氮化物組成之絕緣構件112幾乎不被蝕刻。藉此，自X方向觀察，接觸孔108d形成為跨過絕緣構件112分為二股之形狀。且，使接觸孔108d到達電極膜WLf之端部之上表面及下層配線106之上表面。此時，接觸孔108d與選擇閘極電極SSG不接觸。接觸孔108d形成於積層體MWa中之形成為階梯狀之部分之每1階。此時，絕緣構件112、下層配線106及電極膜WLf作為蝕刻終止層發揮功能。另，絕緣構件112及下層配線106只要可於乾蝕刻步驟中與矽氧化物採取選擇比即可，可以矽氮化物以外之絕緣材料形成。

接著，如圖18A~圖18D所示，藉由於各接觸孔108d內埋入導電材料，形成接觸插塞108。於接觸插塞108，形成上部108a與下部分。接觸插塞108之下部分形成為自上部108a隔著絕緣構件112分為二股之形狀。於下部分中，分為二股中之一者之部分即部分108b連接於電極膜WLf之上表面。又，分為二股中之另一者之部分即部分108c連接於下層配線106。

以上，已對字元線引出區域WLa之製造方法進行說明，但關於位元線引出區域BLa亦相同。

藉由以上之步驟，製造本實施形態之記憶裝置100。

接著，對本實施形態之效果進行說明。

於本實施形態之記憶裝置100中，藉由一個接觸插塞108，連接電極膜WLf與下層配線106。藉此，可減小接觸插塞佔有之區域，使記憶裝置小型化。

另，亦可考慮藉由以配線將連接於電極膜WLf之接觸插塞和連接於下層配線106之另一接觸插塞連接，而連接電極膜WLf與下層配線106之方法。然而，於該情形時，由於必須有連接2個接觸插塞之上層配線，故必須有形成上層配線之步驟，導致製作成本增加。又，於電極膜WLf上與下層配線106上分別形成接觸孔。除此以外，難以減小接觸孔間之距離，導致記憶裝置之尺寸增大。又，由於必須根據記憶裝置之尺寸，形成細微之接觸孔，故除了使微影法步驟變困難以外，導致微影法步驟之製造成本亦增加。

相對於此，根據本實施形態，由於可藉由1個接觸插塞108連接電極膜WLf與下層配線106，故無需上層配線。因此，由於可省略形成上層配線之步驟，故可削減製造成本。又，由於可擴大接觸孔108d之接觸徑，故除了使微影法步驟變容易以外，亦可削減微影法步驟之製造成本。

(第1實施形態之第1變化例)

接著，對第1實施形態之第1變化例進行說明。

圖19係例示本變化例之記憶裝置中電極膜與接觸插塞之連接狀態及下層配線與接觸插塞之連接狀態之立體圖。

如圖19所示，本變化例之記憶裝置100a其積層體MWa之Y方向之端部側之上表面為隨機之階差形狀。即，並非如第1實施形態之記憶裝置100，積層體MWa之上表面沿著X方向階梯性降低之形狀。

上述積層體MWa之形狀以外之構成與第1實施形態相同。

接著，對本變化例之記憶裝置100a之製造方法進行說明。

圖20A~圖21D係例示本變化例之記憶裝置之製造方法之模式圖。圖20A係例示積層體之字元線引出區域之形狀之立體圖，圖20B係例示積層體之字元線引出區域之形狀之俯視圖。圖20A係圖20A所示之G-G’線所形成之剖視圖，圖20B係圖8A所示之H-H’線所形成之剖視圖，圖20C係圖20A所示之I-I’線所形成之剖視圖，圖20D係圖20A所示之J-J’線所形成之剖視圖。

首先，與第1實施形態相同地實施圖6A~圖7D所示之步驟。

接著，如圖20A~圖21D所示，藉由微影法及乾蝕刻，於積層體ML之電極膜WLf之Y方向之端部側形成階差。階差係使積層體ML之各電極膜WLf之上表面露出而形成。

其後，藉由實施與第1實施形態相同之步驟，製造本變化例之記憶裝置100a。

本變化例之效果與第1實施形態相同。

(第1實施形態之第2變化例)

接著，對第1實施形態之第2變化例進行說明。

圖22係顯示本變化例之記憶裝置之剖視圖，相當於圖1所示之A-A’線之剖面。

圖23係例示本變化例之記憶裝置中電極膜與接觸插塞之連接狀態及矽基板與接觸插塞之連接狀態之立體圖。

如圖22及圖23所示，於本變化例之記憶裝置100b中，未設置連接於接觸插塞108與形成於矽基板101上表面之驅動電路間之下層配線106。又，接觸插塞108之部分108c不經由下層配線106而連接於矽基板101之上表面。

本變化例之上述構成以外之構成及效果與第1實施形態相同。

(第2實施形態)

接著，對第2實施形態進行說明。

如圖24所示，於本實施形態之記憶裝置200中，於絕緣膜111之記憶體區域M側之側面上及底面上設置有絕緣膜201。又，於層間絕緣膜107與絕緣膜113之間，設置有絕緣膜202。

上述構成以外之構成與第1實施形態之記憶裝置100相同。

接著，對本實施形態之記憶裝置200之製造方法進行說明。

圖25A~圖33D係例示本實施形態之記憶裝置之製造方法之步驟剖視圖。

圖25A及圖26A係相當於圖8A所示之C-C’線所形成之剖面之剖視圖，圖25B及圖26B係相當於圖8A所示之D-D’線所形成之剖面之剖視圖，圖25C及圖26C係相當於圖8A所示之E-E’線所形成之剖面之剖視圖，圖25D及圖26D係相當於圖8A所示之F-F’線所形成之剖面之剖視圖。

圖27A、圖28A、圖29A、圖30A及圖31A係相當於圖11A所示之C-C’線所形成之剖面之剖視圖，圖27B、圖28B、圖29B、圖30B及圖31B係相當於圖11A所示之D-D’線所形成之剖面之剖視圖，圖27C、圖28C、圖29C、圖30C及圖31C係相當於圖11A所示之E-E’線所形成之剖面之剖視圖，圖27D、圖28D、圖29D、圖30D及圖31D係相當於圖11A所示之F-F’線所形成之剖面之剖視圖。

圖32A及圖33A係相當於圖13A所示之C-C’線所形成之剖面之剖視圖，圖32B及圖33B係相當於圖13A所示之D-D’線所形成之剖面之剖視圖，圖32C及圖33C係相當於圖13A所示之E-E’線所形成之剖面之剖視圖，圖32D及圖33D係相當於圖13A所示之F-F’線所形成之剖面之剖視圖。

首先，與第1實施形態相同地實施圖6A~圖9D所示之步驟。

接著，如圖25A~圖25D所示，於圖8A及圖8B、圖9A~圖9D所示之中間構造體上藉由包含矽氮化物之絕緣材料形成絕緣膜201a。其後，於絕緣膜201a上藉由包含矽氧化物之絕緣材料形成絕緣膜111a。接著，如圖26A~圖26D所示，藉由實施CMP等平坦化處理，自層間絕緣膜110上去除絕緣膜111a及201a。此時，於積層體MWa之加工為階梯狀之部分上，殘留絕緣膜111a及201a。殘留之絕緣膜111a成為絕緣膜111。又，殘留之絕緣膜201a成為絕緣膜201。另，亦可於以平坦化處理去除層間絕緣膜110上之絕緣膜111a後，以乾蝕刻去除所露出之絕緣膜201a。

接著，如圖27A~圖27D所示，藉由微影法及乾蝕刻局部去除絕緣膜111及絕緣膜111下之絕緣膜201及積層體MWa。藉由於Y方向中，自中央部至端部去除絕緣膜111及下層之絕緣膜201後，去除所露出之積層體MWa而形成溝槽Th。藉此，於溝槽Th內，層間絕緣膜107之上表面局部露出。

接著，如圖28A~圖28D所示，藉由使包含矽氮化物之絕緣材料堆積於整面，形成絕緣膜202a。其後，於絕緣膜202a上，藉由包含矽氧化物之絕緣材料形成絕緣膜113a。

接著，如圖29A~圖29D所示，藉由實施CMP等平坦化處理，自層間絕緣膜110、絕緣膜201及111上去除絕緣膜202a及113a。此時，於溝槽Th內，殘留絕緣膜202a及113a之一部分。

藉此，殘留於溝槽Th內之絕緣膜202a成為絕緣膜202b，絕緣膜113a成為絕緣膜113。自X方向觀察，絕緣膜202b之形狀形成為L字型。

接著，如圖30A~圖30D所示，藉由於層間絕緣膜110、絕緣膜201、111、202b及113上，使包含矽氧化物之絕緣材料堆積，而形成絕緣膜114。

接著，如圖31A~圖31D所示，藉由以乾蝕刻蝕刻絕緣膜114、111及113之一部分，將接觸孔118d開口。此時，以相對於包含矽氮化物之膜，包含矽氧化物之膜之蝕刻速率高之條件實施乾蝕刻。藉此，使絕緣膜201及202b露出。因此，包含矽氮化物之絕緣膜201及202b作為蝕刻終止層發揮功能。又，藉由該乾蝕刻，於接觸孔118d內露出絕緣膜202b之覆蓋絕緣膜111側面之部分。

接著，如圖32A~圖32D所示，藉由乾蝕刻選擇性去除接觸孔118d之底之絕緣膜201及202b之一部分，使電極膜WLf之上表面及層間絕緣膜107之上表面露出。此時，乾蝕刻之條件設為可選擇性去除包含矽氮化物之膜之條件。且，於去除絕緣膜201及202b之配置於接觸孔118d底面上之部分之時點，停止蝕刻。藉此，使L字型之絕緣膜202b之於Z方向較長之部分殘留於接觸孔118d內。藉此，殘留之絕緣膜202b之一部分成為相對於矽基板101豎立，且朝X方向延伸之帶狀之絕緣構件112。又，殘留於絕緣膜113下之部分成為絕緣膜202。於Z方向中，絕緣構件112之上表面形成於積層體ML之上表面之高度以上、且低於層間絕緣膜110之上表面之位置。

接著，如圖33A~圖33D所示，藉由於各接觸孔108d內埋入導電材料，形成接觸插塞108。於接觸插塞108之下部分，部分108b連接於電極膜WLf之形成為階梯狀之部分之上表面。部分108c連接於下層配線106。

藉由以上之步驟，製造本實施形態之記憶裝置200。

另，可於各接觸插塞108上形成複數條上層配線(未圖示)。再者，絕緣膜201及202為於乾蝕刻步驟中與包含矽氧化物之膜取得選擇比之絕緣性之膜即可，可為包含矽氮化物以外之絕緣材料之膜。再者，又，絕緣膜201及202可為彼此不同之材料。例如，絕緣膜201可以包含氧化鋁之絕緣材料形成。