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TW201347149A - 非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法 - Google Patents

非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法 Download PDF

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TW201347149A
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佐佐木隆興
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精工愛普生股份有限公司
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Abstract

本發明之非揮發性半導體記憶體之特徵在於包括：矽基板、第1氧化矽膜、第2氧化矽膜、第1氮化矽膜、及第2氮化矽膜，且上述第1氧化矽膜積層於上述矽基板上，上述第1氮化矽膜積層於上述第1氧化矽膜上，上述第2氧化矽膜積層於上述第1氮化矽膜上，上述第2氮化矽膜係以其第1部分與上述第1氮化矽膜接觸並且第2部分與上述矽基板接觸之方式積層。

Description

非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法
本發明係關於一種具有氧化矽膜-氮化矽膜-氧化矽膜之積層構造之非揮發性半導體記憶體、及該非揮發性半導體記憶體之製造方法。
先前，存在一種可重複進行讀取及寫入之被稱為EEPROM(Electrically Erasable Programmable Read-Only Memory，電子可抹除可程式化唯讀記憶體)之半導體記憶體。EEPROM係即便切斷電源所記憶之資料亦不會消失之非揮發性半導體記憶體，將尤其可對部分或全部資料總括進行資料之覆寫者稱為快閃記憶體。
快閃記憶體存在被稱為NAND(Not And，反及)型及NOR(Not Or，反或)型之類型，但無論為哪種情形記憶單元本身均具有類似之構造，於該記憶單元之構造中，存在被稱為浮動閘極型者及被稱為電荷陷阱型者。浮動閘極型及電荷陷阱型均具有MIS(Metal Insulator Semiconductor，金屬絕緣體半導體)型電晶體之構造。浮動閘極型係藉由在閘極絕緣膜內設置浮動閘極電極，將電荷保持於該浮動閘極電極而進行資料之記憶者。與此相對地，電荷陷阱型係閘極絕緣膜具有氧化矽膜-氮化矽膜-氧化矽膜之積層構造(ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)構造)，藉由將電荷蓄積於氮化矽膜與矽基板側之氧化矽膜之界面附近所存在之離散陷阱中使電晶體之閾值變化而保持資料者。於電荷陷阱型中，存在被稱為SONOS(Silicon Oxide Nitride Oxide Semiconductor，矽-氧化物-氮化物-氧化物-半導體)型或 MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物-半導體)型者。再者，無論為浮動閘極型及電荷陷阱型中之哪種，矽基板側之氧化膜均被稱為穿隧氧化膜。
以前浮動閘極型係主流，但近年來存在採用電荷陷阱型之例增多之傾向。作為其理由，可列舉：於浮動閘極型之情形時係使電荷捕獲至浮動閘極層故而對穿隧氧化膜要求較高之絕緣性，但於電荷陷阱型之情形時，係使電荷捕獲至作為絕緣膜之氮化矽膜之離散陷阱，故而與浮動閘極型相比具有多數情形下即便穿隧氧化膜之部分絕緣性稍許降低亦不會成為問題之優點。又，由於亦可使電荷陷阱型中之穿隧氧化膜本身之厚度變薄，故而可降低電荷陷阱型之資料之寫入電壓，此亦係較大之優點。
藉由上述理由等使得電荷陷阱型不斷受歡迎，但存在欲使資料之保持特性、寫入/刪除之重複耐性進一步提高之要求。為了應對該要求，於專利文獻1中，記載有設置藉由原子層化學氣相成長法而成膜之SiO2與Si3N4之中間組成之SiOxNy薄膜作為陷阱之形成層。亦記載有藉由以此方式形成陷阱層，可以高密度且控制性良好地將陷阱形成為所期望之深度，可提高資料之保持特性、寫入/刪除之重複耐性，可獲得較大之作為記憶效應之閾值電壓之差，故而對於多值化亦變得有利。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2002-222876號公報
然而，即便設置有可獲得較大之閾值電壓之差之陷阱層，亦存在如下問題：若於製造步驟中電荷捕獲至陷阱層，且以捕獲有該電荷 之狀態結束製造步驟，則與未捕獲該電荷之狀態相比閾值電壓發生變動。
本發明係為了解決上述問題或課題中之至少一者而完成者，可作為以下之應用例或實施形態而實現。
[應用例1]
本應用例之非揮發性半導體記憶體之特徵在於：包括矽基板、第1氧化矽膜、第2氧化矽膜、第1氮化矽膜、及第2氮化矽膜，且上述第1氧化矽膜積層於上述矽基板上，上述第1氮化矽膜積層於上述第1氧化矽膜上，上述第2氧化矽膜積層於上述第1氮化矽膜上，上述第2氮化矽膜係以第1部分與上述第1氮化矽膜接觸並且第2部分與上述矽基板接觸之方式積層。
根據該構成，非揮發性半導體記憶體之電荷之保持部具有如下構成，即，包括積層於矽基板上之第1氧化矽膜、第1氮化矽膜及第2氧化矽膜(ONO構造)，且第2氮化矽膜與第1氮化矽膜及矽基板接觸，藉此可使於製造時之特定步驟中捕獲至ONO構造之多餘電荷於其他特定步驟中經由第2氮化矽膜擴散至矽基板，從而可減輕該多餘電荷對閾值電壓所造成之影響。藉此，可實現記憶體之動作之高速化、低電壓化。
存在ONO構造於其製造過程中成為第1氮化矽膜捕獲有電荷之狀態且維持捕獲有電荷之狀態結束製造之情形。於該情形時，成為捕獲至第1氮化矽膜之狀態之電荷之量可能會對作為非揮發性半導體記憶體之動作造成影響。若捕獲至第1氮化矽膜之狀態下之電荷更多，則作為記憶體之寫入動作時之閾值電壓變得更高。若閾值電壓變得更高，則認為於作為非揮發性半導體記憶體而進行寫入動作之情形時，重新捕獲至第1氮化矽膜之電荷之量變得更少。此情況會對於作為記 憶體之讀取動作時流動之電流之量造成影響，且由於要使記憶體之資料輸出產生特定之變化故而需要時間。因此，於藉由第1氮化矽膜而捕獲有大量電荷之狀態下結束製造步驟之非揮發性半導體記憶體成為不適合高速、低電壓動作之非揮發性半導體記憶體。又，由於記憶體之閾值電壓係自設計值發生變動，故而隨著閾值電壓之變動而產生之通道部之雜質濃度之變更、調整存在限制。
如本應用例中所存在般，第2氮化矽膜之第1部分與第1氮化矽膜接觸，第2氮化矽膜之第2部分與矽基板接觸，藉此可使於特定步驟中捕獲至第1氮化矽膜之電荷於該特定步驟後之其他特定步驟中經由第2氮化矽膜擴散至矽基板。藉此可實現成為捕獲至第1氮化矽膜之狀態之電荷之量之減少化，從而可使非揮發性半導體記憶體之動作高速化、低電壓化。
[應用例2]
本應用例之非揮發性半導體記憶體之特徵在於：包括矽基板、第1氧化矽膜、第2氧化矽膜、第3氧化矽膜、第1氮化矽膜、及第2氮化矽膜，且上述第1氧化矽膜積層於上述矽基板上，上述第1氮化矽膜積層於上述第1氧化矽膜上，上述第2氧化矽膜積層於上述第1氮化矽膜上，上述第3氧化矽膜之厚度較上述第1氧化矽膜之厚度更薄，上述第2氮化矽膜係其第1部分與上述第1氮化矽膜接觸，並且第2部分經由上述第3氧化矽膜而與上述矽基板接觸。
根據該構成，非揮發性半導體記憶體之電荷之保持部具有如下構成，即，包括積層於矽基板上之第1氧化矽膜、第1氮化矽膜及第2氧化矽膜(ONO構造)，且第2氮化矽膜與第1氮化矽膜接觸並且介隔第3氧化矽膜與矽基板接觸，藉此可使於製造時之特定步驟中捕獲至ONO構造之多餘電荷於其他特定步驟中經由第2氮化矽膜及第3氧化矽膜而擴散，從而可減輕該多餘電荷對閾值電壓所造成之影響。藉此可 實現記憶體之動作之高速化、低電壓化。
如上所述，於製造過程中使捕獲至第1氮化矽膜之電荷更少之操作具有使非揮發性半導體記憶體之動作高速化、低電壓化之效果。第3氧化矽膜之膜厚較第1氧化矽膜之膜厚薄，故而經由第2氮化矽膜及第3氧化矽膜較經由第1氧化矽膜可更易使捕獲至第1氮化矽膜之電荷擴散。
[應用例3]
於上述應用例之非揮發性半導體記憶體中，較佳為進而於上述矽基板內包含矽化物區域，且上述矽化物區域與上述第2氮化矽膜之第2部分接觸。
根據該構成，藉由第2氮化矽膜與矽化物區域接觸，可使來自第2氮化矽膜之電荷以更佳效率擴散至矽基板。再者，該矽化物區域亦可介隔第3氧化矽膜與第2氮化矽膜接觸。
[應用例4]
於上述應用例之非揮發性半導體記憶體中，較佳為進而於上述第2氧化矽膜上具備第1電極，且上述第2氮化矽膜之第3部分與上述第1電極接觸。
根據該構成，藉由第2氮化矽膜與第1電極接觸，可於製造過程中使捕獲至第1氮化矽膜之電荷經由第2氮化矽膜擴散至第1電極。藉此，可使電荷擴散至矽基板上並且可使電荷擴散至第1電極，從而可使捕獲至第1氮化矽膜之電荷以更佳效率擴散。
[應用例5]
於上述應用例之非揮發性半導體記憶體中，較佳為上述第3氧化矽膜之厚度為22 Å以下。
根據該構成，藉由將第3氧化矽膜之厚度設定為22 Å以下，可使來自第2氮化矽膜之電荷以更佳效率擴散至矽基板。
[應用例6]
於上述應用例之非揮發性半導體記憶體中，較佳為上述第2氮化矽膜之厚度為45 Å以上。
根據該構成，藉由將第2氮化矽膜設定為45 Å以上，可以更佳效率進行第1氮化矽膜之電荷向第2氮化矽膜之轉移。
[應用例7]
本應用例之非揮發性半導體記憶體之製造方法之特徵在於，包括：第1步驟，其於矽基板上，成膜第1氧化矽膜；第2步驟，其於上述第1氧化矽膜上，成膜第1氮化矽膜；第3步驟，其於上述第1氮化矽膜上，成膜第2氧化矽膜；第4步驟，其將上述第1氧化矽膜、上述第1氮化矽膜及第2氧化矽膜圖案化為特定形狀；及第5步驟，其於上述第4步驟之後成膜第2氮化矽膜；且於上述第4步驟中，露出上述第1氮化矽膜及上述矽基板，於上述第5步驟中，上述第1氮化矽膜與上述第2氮化矽膜接觸。
根據該方法，利用第4步驟中之圖案化使第1氮化矽膜及矽基板露出，於第4步驟後之第5步驟中成膜第2氮化矽膜，藉此可使第2氮化矽膜與第1氮化矽膜接觸並且可與矽基板接觸。藉此，於第5步驟後之步驟中，可使捕獲至第1氮化矽膜之電荷經由第2氮化矽膜擴散至矽基板。
[應用例8]
於上述應用例之非揮發性半導體記憶體之製造方法中，亦可於上述第4步驟與上述第5步驟之間之第6步驟中，在露出上述矽基板之區域內形成第3氧化矽膜。
根據該方法，藉由在第5步驟中成膜第2氮化矽膜，可使第2氮化矽膜與第1氮化矽膜接觸，並且可介隔第3氧化矽膜與矽基板接觸。第3氧化矽膜可藉由在氧氣環境下進行加熱而形成，亦可將藉由暴露於 大氣中使矽基板氧化而形成之自然產生之氧化矽膜作為第3氧化矽膜。
[應用例9]
本應用例之非揮發性半導體記憶體之製造方法之特徵在於，包括：第1步驟，其於矽基板上，成膜第1氧化矽膜；第2步驟，其於上述第1氧化矽膜上，成膜第1氮化矽膜；第3步驟，其於上述第1氮化矽膜上，成膜第2氧化矽膜；第4步驟，其將上述第1氧化矽膜、上述第1氮化矽膜及第2氧化矽膜圖案化為特定形狀；及第5步驟，其於上述第4步驟之後成膜第2氮化矽膜；且於上述第4步驟中，露出上述第1氮化矽膜，並藉由蝕刻上述第1氧化矽膜而形成膜厚較上述第1氧化矽膜更薄之第3氧化矽膜，於上述第5步驟中，上述第1氮化矽膜與上述第2氮化矽膜接觸。
根據該方法，藉由在第5步驟中成膜第2氮化矽膜，可使第2氮化矽膜與第1氮化矽膜接觸，並且可介隔第3氧化矽膜與矽基板接觸。
10‧‧‧第1電極
11‧‧‧側壁
12‧‧‧矽基板
13‧‧‧源極/汲極區域
14‧‧‧矽化物區域
15‧‧‧矽化物層
20‧‧‧第1氧化矽膜
21‧‧‧第1氮化矽膜
22‧‧‧第2氧化矽膜
23‧‧‧第2氮化矽膜
24‧‧‧第2氮化矽膜
30‧‧‧第3氧化矽膜
31‧‧‧第3氧化矽膜
100‧‧‧非揮發性半導體記憶體
200‧‧‧非揮發性半導體記憶體
300‧‧‧非揮發性半導體記憶體
400‧‧‧非揮發性半導體記憶體
501‧‧‧矽基板
502‧‧‧STI
503‧‧‧虛設氧化膜
504‧‧‧第1氧化矽膜
505‧‧‧第1氮化矽膜
506‧‧‧第2氧化矽膜
507‧‧‧第1閘極電極
508‧‧‧第2氮化矽膜
509‧‧‧雜質區域
510‧‧‧側壁
511‧‧‧鈷矽化物區域
512‧‧‧層間絕緣膜
513‧‧‧接觸孔
514‧‧‧配線
515‧‧‧鈷矽化物層
900‧‧‧非揮發性半導體記憶體
圖1係第1實施形態中之非揮發性半導體記憶體之概略剖面圖。
圖2係第2實施形態中之非揮發性半導體記憶體之概略剖面圖。
圖3係第3實施形態中之非揮發性半導體記憶體之概略剖面圖。
圖4係第4實施形態中之非揮發性半導體記憶體之概略剖面圖。
圖5係表示第2氮化矽膜之特性之曲線圖。
圖6係表示第3氧化矽膜之特性之曲線圖。
圖7(a)-(d)係表示製造步驟之一部分之示意圖。
圖8(e)-(g)係表示製造步驟之一部分之示意圖。
圖9係先前之非揮發性半導體記憶體之概略剖面圖。
以下，使用附圖對本發明之實施形態進行說明。再者，以下之 說明中所使用之圖主要係為便於記載說明所必需之部分之概略圖。因此，進行變形，存在形狀不同之部分或大小之比率不同之部分等。
(第1實施形態)
於圖1中表示應用本申請發明之非揮發性半導體記憶體100之剖面圖。非揮發性半導體記憶體100係使用矽基板12而形成，包括第1電極10、側壁11、源極區域/汲極區域13、矽化物區域14、矽化物層15、第1氧化矽膜20、第1氮化矽膜21、第2氧化矽膜22及第2氮化矽膜23。作為第1電極10，例如使用聚矽膜，作為側壁11，例如使用氧化矽膜。源極區域/汲極區域13及矽化物區域14係形成於矽基板12內之區域。矽化物例如使用鈷矽化物或鈦矽化物。又，用於記憶體功能之陷阱層係包括第1氧化矽膜20、第1氮化矽膜21及第2氧化矽膜22之ONO構造。第2氮化矽膜23與第1氮化矽膜21及矽基板12接觸。以下，只要無特別說明，則矽基板12係以包括源極區域/汲極區域13及矽化物區域14之意而記載。
為了進行比較，於圖9中表示先前之非揮發性半導體記憶體900之剖面圖。非揮發性半導體記憶體900中無第2氮化矽膜23，此點與應用本申請發明之非揮發性半導體記憶體100不同。於非揮發性半導體記憶體900中，一般使用氧化矽膜作為側壁11，於該情形時，第1氮化矽膜之側面由氧化矽膜覆蓋。
於非揮發性半導體記憶體100及900之製造過程中，多採用蝕刻或濺鍍等使用電漿之處理，此時源自電漿之電荷會被注入並保持於包括第1氧化矽膜20、第1氮化矽膜21及第2氧化矽膜22之ONO構造(陷阱層)中。於本申請案中將此種現象稱為過程中充電(process charge)。於發生過程中充電之情形時，於先前之非揮發性半導體記憶體900中，由於氧化矽膜之絕緣性較高，故而難以使過程中充電產生之電荷擴散。因此，存在以陷阱層中捕獲有大量電荷之狀態結束製造步驟而成 為不適合高速、低電壓動作之非揮發性半導體記憶體之情形。又，由於記憶體之閾值電壓偏離設計值而有所變動，故而隨著閾值電壓之變動而導致通道部之雜質濃度之變更、調整存在限制。
於應用本申請發明之非揮發性半導體記憶體100(圖1)中，相對於先前之非揮發性半導體記憶體900，新設置有第2氮化矽膜23。第2氮化矽膜23與第1氮化矽膜21之側面及矽基板12接觸。氮化矽膜與氧化矽膜相比絕緣性較低。因此，可使保持於陷阱層中之由過程中充電產生之電荷經由第2氮化矽膜23而擴散至矽基板12。電荷之擴散藉由進行加熱處理而加速。加熱處理可使用雜質之活性化或矽化物化等於記憶體之製造過程中向來所進行之加熱處理，亦可設置專用之步驟。第2氮化矽膜23只要為絕緣性低於氧化矽膜之絕緣膜即可。例如亦可為氮氧化矽膜。
於圖5中，顯示有表示第2氮化矽膜之膜厚與非揮發性半導體記憶體100及900之閾值電壓之關係之曲線圖。此處藉由過程中充電，將電子蓄積於陷阱層中，閾值電壓上升。於第2氮化矽膜為0 Å、即非揮發性半導體記憶體900之情形時，閾值電壓為1.0 V。另一方面，於第2氮化矽膜之膜厚大於0 Å之非揮發性半導體記憶體100之情形時，隨著第2氮化矽膜之膜厚變大，蓄積於陷阱層中之電子擴散，閾值電壓降低。於第2氮化矽膜之膜厚為45 Å以上之情形時，閾值電壓下降至0.6 V附近並趨於穩定，故而尤佳。此閾值電壓之膜厚依存性於下述第2~第4實施形態中亦同。
(第2實施形態)
包括本實施形態在內於以後所記載之實施形態之說明中，對與第1實施形態相同之構成要素賦予相同之編號，並省略其說明。
於圖2中表示應用本申請發明之非揮發性半導體記憶體200之剖面圖。非揮發性半導體記憶體200係於非揮發性半導體記憶體100之構 成要素中添加第3氧化矽膜30而成者。第2氮化矽膜23介隔第3氧化矽膜30與矽基板12接觸。第3氧化矽膜30之厚度形成為較第1氧化矽膜20之厚度薄。藉此，即便第1氧化矽膜20成為對抗第1氮化矽膜21之電荷擴散之情況之障壁，該電荷亦可經由第3氧化矽膜30而擴散。
於圖6中，顯示有表示第3氧化矽膜之膜厚與非揮發性半導體記憶體200之閾值電壓之關係之曲線圖。此處藉由過程中充電，電子蓄積於陷阱層中，閾值電壓上升。於非揮發性半導體記憶體200中，隨著第3氧化矽膜之膜厚變小，蓄積於陷阱層中之電子擴散，閾值電壓降低。於第3氧化矽膜之膜厚為22 Å以上之情形時，閾值電壓下降至0.5 V附近並穩定，故而尤佳。該閾值電壓之膜厚依存性於下述第4實施形態中亦相同。
再者，第3氧化矽膜30可有意地形成，亦可於形成第2氮化矽膜23之前之步驟中自然發生而形成。
(第3實施形態)
於圖3中表示應用本申請發明之非揮發性半導體記憶體300之剖面圖。非揮發性半導體記憶體300包括與矽基板12及第1電極10接觸之第2氮化矽膜24。側壁11係以覆蓋第2氮化矽膜24之方式形成。與上述第2氮化矽膜23同樣地，第2氮化矽膜24之厚度較佳為45 Å以上。
捕獲至第1氮化矽膜21之電荷經由第2氮化矽膜24擴散至第1電極10及矽基板12，藉此較僅擴散至矽基板12之情形效率更佳。由此，可提昇對於加熱處理之溫度之設定及時間之設定之自由度。
(第4實施形態)
於圖4中表示應用本申請發明之非揮發性半導體記憶體400之剖面圖。非揮發性半導體記憶體400係於非揮發性半導體記憶體300之構成要素中添加第3氧化矽膜31而成者。第2氮化矽膜24介隔第3氧化矽膜31與矽基板12接觸。第3氧化矽膜31之厚度形成為較第1氧化矽膜20 之厚度薄。藉此，即便第1氧化矽膜20成為對抗第1氮化矽膜21之電荷擴散之情況之障壁，該電荷亦可經由第3氧化矽膜31而擴散。與上述第3氧化矽膜30同樣地，第3氧化矽膜31之厚度較佳為22 Å以下。
第3氧化矽膜31可有意地形成，亦可於形成第2氮化矽膜24之前之步驟中自然發生而形成。
上述非揮發性半導體記憶體100、200、300及400均於矽基板12內形成有矽化物區域14。矽化物區域14與矽基板12之其他部分相比電阻較低，故而較佳為使設置矽化物區域14之操作與提高使過程中充電之電荷擴散至基板之步驟之效率相關。
(第5實施形態)
本實施形態係對具有本發明之ONO構造之非揮發性半導體記憶體之製造方法之1例進行說明者。具體而言，成為上述非揮發性半導體記憶體300或400之製造方法。於圖7及圖8中，表示製造過程中之元件之剖面圖之示意圖。再者，圖中僅表示出非揮發性半導體記憶體之一部分，其他種類之元件之形成亦同時進行。又，將形成該非揮發性半導體記憶體之區域稱為ONO區域。
圖7-(a)表示在矽基板501上形成STI(Shallow Trench Isolation，淺槽隔離)502後，形成有虛設氧化膜503之狀態。虛設氧化膜503係用以消除於形成ONO構造時對ONO區域以外之區域除去ONO時對基板造成之影響者。其後，除去ONO區域內之虛設氧化膜503，並積層ONO構造。圖7-(b)係表示於積層ONO構造之後，將形成於虛設氧化膜503上之ONO構造除去之狀態。其後，除去殘存之虛設氧化膜503，而形成ONO區域以外之電晶體之閘極氧化膜。ONO區域內之ONO構造包括第1氧化矽膜504、第1氮化矽膜505及第2氧化矽膜506。
其次，於整個面上成膜聚矽，藉由乾式蝕刻而形成特定形狀之第1閘極電極507(圖7-(c))。該乾式蝕刻之步驟成為由過程中充電引起 之步驟(以下，稱為電荷蓄積步驟)。其後，進行與器件相應之離子注入而形成雜質區域509，之後成膜第2氮化矽膜508(圖7-(d))。
接著，為了形成側壁而成膜氧化矽膜，藉由異向性蝕刻而形成側壁510。該異向性蝕刻亦為電荷蓄積步驟。由於氮化矽膜係應力較大之膜，故而若僅利用氮化矽膜形成側壁，則可能存在因應力而發生不良情況之情形。從而，較佳為將側壁510不僅為氮化矽膜，亦採用氮化矽膜與氧化矽膜之積層構造。繼而，注入用以形成源極區域/汲極區域之離子，進行活性化退火。(圖8-(e))。該活性化退火成為擴散過程中充電之步驟(以下，稱為電荷擴散步驟)。蓄積於第1氮化矽膜505及第2氮化矽膜508中之電荷藉由該活性化退火而擴散至矽基板501及第1閘極電極507。
然後，藉由濺鍍Co(鈷)並進行退火，而形成鈷矽化物區域511及鈷矽化物層515。於該步驟中，該濺鍍成為電荷蓄積步驟，該退火成為電荷擴散步驟(圖8-(f))。
其次，形成層間絕緣膜512，藉由乾式蝕刻而形成接觸孔513。該乾式蝕刻成為電荷蓄積步驟，其後之成膜鎢等並進行退火而形成配線514之步驟成為電荷擴散步驟(圖8-(g)。
以後，為了進行必要層數之層間絕緣膜之形成、接觸孔之形成及配線之形成，而進行特定之濺鍍、特定之蝕刻及特定之退火，重複電荷蓄積步驟與電荷擴散步驟。於電荷蓄積步驟中蓄積在包括第1氧化矽膜504、第1氮化矽膜505及第2氧化矽膜506之ONO構造(陷阱層)中之電荷於電荷擴散步驟中擴散至矽基板501及第1閘極電極507。為了於製造所必需之步驟全部結束之時刻不成為陷阱層中捕獲有電荷之狀態，較佳為於最終之電荷蓄積步驟之後，設置電荷擴散步驟。更佳為使最終步驟即為電荷擴散步驟。藉此，可製造消除了由過程中充電所導致之弊端之非揮發性半導體記憶體。
又，於上述製造步驟中，亦可於成膜第2氮化矽膜508之前添加形成第3氧化矽膜之步驟。例如，亦可於藉由乾式蝕刻而形成特定形狀之第1閘極電極507時，保留氧化矽膜以不使上述矽基板露出，以此方式進行加工，藉此有意地形成第3氧化矽膜。再者，或者亦可考慮利用於製造過程中自然發生而形成於矽基板與第2氮化矽膜之間之氧化矽膜作為第3氧化矽膜而構成製造步驟。
作為本實施形態，對非揮發性半導體記憶體300或400之情形時之製造方法進行了說明，於非揮發性半導體記憶體100或200之情形時由於第2氮化矽膜之形狀不同故而製造步驟不同。然而，藉由在電荷蓄積步驟之後存在電荷擴散步驟，可獲得與本實施形態中所說明之製造方法之效果相同之效果。
以上，對本發明之應用例及實施形態進行了記載，但本發明並不限定於上述記載。本發明可於不脫離主旨之範圍內廣泛應用。
10‧‧‧第1電極
11‧‧‧側壁
12‧‧‧矽基板
13‧‧‧源極/汲極區域
14‧‧‧矽化物區域
15‧‧‧矽化物層
20‧‧‧第1氧化矽膜
21‧‧‧第1氮化矽膜
22‧‧‧第2氧化矽膜
23‧‧‧第2氮化矽膜
100‧‧‧非揮發性半導體記憶體

Claims (9)

  1. 一種非揮發性半導體記憶體，其特徵在於包括：矽基板、第1氧化矽膜、第2氧化矽膜、第1氮化矽膜、及第2氮化矽膜，上述第1氧化矽膜積層於上述矽基板上，上述第1氮化矽膜積層於上述第1氧化矽膜上，上述第2氧化矽膜積層於上述第1氮化矽膜上，上述第2氮化矽膜係以第1部分與上述第1氮化矽膜接觸並且第2部分與上述矽基板接觸之方式積層。
  2. 一種非揮發性半導體記憶體，其特徵在於包括：矽基板、第1氧化矽膜、第2氧化矽膜、第3氧化矽膜、第1氮化矽膜、及第2氮化矽膜，上述第1氧化矽膜積層於上述矽基板上，上述第1氮化矽膜積層於上述第1氧化矽膜上，上述第2氧化矽膜積層於上述第1氮化矽膜上，上述第3氧化矽膜之厚度較上述第1氧化矽膜之厚度更薄，上述第2氮化矽膜係其第1部分與上述第1氮化矽膜接觸，並且第2部分經由上述第3氧化矽膜而與上述矽基板接觸。
  3. 如請求項1或2之非揮發性半導體記憶體，其中進而於上述矽基板內包含矽化物區域，且上述矽化物區域與上述第2氮化矽膜之第2部分接觸。
  4. 如請求項1至3中任一項之非揮發性半導體記憶體，其中進而於上述第2氧化矽膜上具備第1電極，且上述第2氮化矽膜之第3部分與上述第1電極接觸。
  5. 如請求項2至4中任一項之非揮發性半導體記憶體，其中上述第3氧化矽膜之厚度為22 Å以下。
  6. 如請求項1至5中任一項之非揮發性半導體記憶體，其中上述第2氮化矽膜之厚度為45 Å以上。
  7. 一種非揮發性半導體記憶體之製造方法，其特徵在於包括：第1步驟，其於矽基板上，成膜第1氧化矽膜；第2步驟，其於上述第1氧化矽膜上，成膜第1氮化矽膜；第3步驟，其於上述第1氮化矽膜上，成膜第2氧化矽膜；第4步驟，其將上述第1氧化矽膜、上述第1氮化矽膜及第2氧化矽膜圖案化為特定形狀；及第5步驟，其於上述第4步驟之後成膜第2氮化矽膜；於上述第4步驟中，露出上述第1氮化矽膜及上述矽基板，於上述第5步驟中，上述第1氮化矽膜與上述第2氮化矽膜接觸。
  8. 如請求項7之非揮發性半導體記憶體之製造方法，其中於上述第4步驟與上述第5步驟之間之第6步驟中，在露出上述矽基板之區域內形成第3氧化矽膜。
  9. 一種非揮發性半導體記憶體之製造方法，其特徵在於包括：第1步驟，其於矽基板上，成膜第1氧化矽膜；第2步驟，其於上述第1氧化矽膜上，成膜第1氮化矽膜； 第3步驟，其於上述第1氮化矽膜上，成膜第2氧化矽膜；第4步驟，其將上述第1氧化矽膜、上述第1氮化矽膜及第2氧化矽膜圖案化為特定形狀；及第5步驟，其於上述第4步驟之後成膜第2氮化矽膜；於上述第4步驟中，露出上述第1氮化矽膜，並藉由蝕刻上述第1氧化矽膜而形成膜厚較上述第1氧化矽膜更薄之第3氧化矽膜，於上述第5步驟中，上述第1氮化矽膜與上述第2氮化矽膜接觸。
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