TWI674755B

TWI674755B - 位準位移器

Info

Publication number: TWI674755B
Application number: TW106132832A
Authority: TW
Inventors: 吳尚錡; Shang-Chi Wu; 鄭基廷; Chiting Cheng; 謝維哲; Wei-Jer Hsieh; 林洋緒; Yangsyu Lin
Original assignee: 台灣積體電路製造股份有限公司; Taiwan Semiconductor Manufacturing Company Ltd.
Priority date: 2017-03-24
Filing date: 2017-09-25
Publication date: 2019-10-11
Also published as: DE102017110448A1; DE102017012280B4; TW201836275A; KR101910280B1; US20180278252A1; CN108631767B; DE102017110448B4; CN108631767A; KR20180108366A; US10263621B2

Abstract

本發明實施例係關於一種位準位移器，其包括：一輸入端，其在一輸入電壓域中操作；及一輸出端，其用於在一輸出電壓域中輸出一輸出信號。該位準位移器進一步包含一反相器電路，該反相器電路在該輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號。該位準位移器亦包含一中間電路，該中間電路在一中間電壓域中操作用於產生一中間信號。一輸出緩衝器電路至少部分基於該經反相之輸入信號及該中間信號而產生該輸出信號。

Description

位準位移器

本揭露係關於半導體裝置且更特定言之係關於能夠達成一輸入電壓域與一輸出電壓域之間的增大電壓差之位準位移器半導體裝置。

一位準位移器係能夠在一第一電壓域中接收一數位輸入信號且在一第二電壓域中輸出一對應數位信號之一半導體裝置。第二電壓域可高於或低於第一電壓域。通常，在電路中具有不同電壓需求之電路部分之間利用此一位準位移器。以此方式，能夠在一較低電壓域中操作之電路部分在該較低電壓域下操作，且被要求在一較高電壓域下操作之電路部分可在該較高電壓域內操作。位準位移器與兩個電路部分介接，因此其等可彼此通信。

本發明的一實施例係關於一種位準位移器，其包括：一輸入端，其在一輸入電壓域中操作；一反相器電路，其在該輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號；一中間電路，其在一中間電壓域中操作用於產生一中間信號；一輸出緩衝器電路，其用於至少部分基於該經反相之輸入信號及該中間信號而產生一輸出信號；及一輸出端，其用於在一輸出電壓域中輸出一輸出信號。本發明的一實施例係關一種位準位移器，其包括：一反相器電路，其在一輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號；一中間電路，其用於接收該輸入信號且在一中間電壓域中產生一中間信號，該中間電路包括兩個下拉NMOS電晶體、兩個交叉耦合PMOS電晶體及該等下拉NMOS電晶體與該等交叉耦合PMOS電晶體之間的堆疊式PMOS電晶體；及一輸出緩衝器電路，其用於至少部分基於該經反相之輸入信號及該中間信號而在一輸出電壓域中產生一輸出信號，該輸出緩衝器電路包括至少兩個輸入端、兩個堆疊式PMOS電晶體及一NMOS電晶體。本發明的一實施例係關一種用於操作一位準位移器之方法，其包括：在一輸入電壓域中接收一輸入信號；藉由使該輸入信號反相而在該輸入電壓域中產生一第一中間信號；在一中間電壓域中產生一第二中間信號；及至少部分基於該第一中間信號及該第二中間信號而在一輸出電壓域中產生一輸出信號。

下文揭露提供用於實施所提供標的物之不同特徵之諸多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲於限制。例如，在下文描述中，使一第一構件形成於一第二構件上方或上可包含其中使該第一構件及該第二構件形成為直接接觸之實施例，且亦可包含其中可在該第一構件與該第二構件之間形成額外構件，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複用於簡化及清晰之目的且自身不指示所論述之各項實施例及/或組態之間的一關係。一位準位移器係能夠在一第一電壓域中接收一數位輸入信號且在一第二電壓域中輸出一對應數位信號之一半導體裝置。第二電壓域可高於或低於第一電壓域。在電路中具有不同電壓需求之電路部分之間利用此一位準位移器，其中使用電晶體之一組態來執行所期望位移。以此方式，容許能夠在一較低電壓域中操作之電路部分在該較低電壓域下操作，且被要求在一較高電壓域下操作之電路部分可在該較高電壓域內操作。位準位移器與兩個電路部分介接，因此其等可彼此通信。在充當一介面時，一位準位移器可被提及自一輸入電壓域(例如，從a V至b V操作之一電壓域)位移至一輸出電壓域(例如，從x V至y V操作之一電壓域)。位準位移器易受數個限制影響。例如，輸入電壓域與輸出電壓域之間的差(例如，a至x之間的差及b至y之間的差)之一量值通常由於位準位移器電晶體及其等特性之各種限制而限於特定範圍。另外，由於一輸入信號在到達輸出端之前切換穿過之數個電晶體，故存在與位準位移器裝置相關聯之一延遲。例如，與一位準位移器相關聯之一典型延遲可為三(3)閘極延遲。此外，位準位移器之一些實施例在操作期間遭受洩漏電流，此增大位準位移器之功率消耗。可使用各種類型之半導體裝置(例如，MOSFET、CMOS等)實施本文中描述之位準位移器裝置，在一些實施例中該等半導體裝置達成一輸入電壓域與一輸出電壓域之間的一增大電壓差、位準位移操作之增大速度及減小的洩漏電流之一或多者之各種組合。在一些實施例中，可藉由使用在較低電壓域與較高電壓域之間的一中間電壓域中操作之一中間電路而達成此等優點之一或多者，如下文更詳細描述。圖1係根據一些實施例之一位準位移器之一實例之一方塊圖。如圖1中繪示，一位準位移器100包含一輸入端(IN)及一輸出端(OUT)。輸入信號係在一輸入電壓域(Vdd)中且輸出信號係在一輸出電壓域(Vddm)中。如前文論述，輸入電壓域(Vdd)可高於或低於輸出電壓域(Vddm)。在圖1之實施例中，輸出電壓域(Vddm)高於輸入電壓域(Vdd)。如本文中描述，IN處之輸入信號及OUT處之輸出信號係數位信號。據此，該等信號具有一邏輯低值(例如，0伏特)及一邏輯高值(例如，3伏特)。在輸入電壓域(Vdd)中，邏輯高電壓可為Vdd伏特。在輸出電壓域(Vddm)中，邏輯高電壓可為Vddm伏特。圖1中繪示之位準位移器100包含一反相器電路101，該反相器電路101在一輸入電壓域(Vdd)中操作用於使一輸入信號反相以產生一經反相之輸入信號INB。位準位移器100亦包含中間電路102，該中間電路102用於接收輸入信號IN且在一中間電壓域(Vint)中產生一中間信號OUTB。反相器電路101之輸出INB亦係至中間電路102之一輸入。中間信號OUTB及一經反相之輸入信號INB係至一輸出緩衝器電路103之輸入，該輸出緩衝器電路103用於至少部分基於經反相之輸入信號INB及中間信號OUTB而在一輸出電壓域中產生一輸出信號OUT。如所繪示，可由一輸入電壓域(Vdd)操作反相器電路101，且可由輸出電壓域(Vddm)操作輸出緩衝器電路103。可由輸入電壓域(Vdd)與輸出電壓域(Vddm)之間的一中間電壓Vint操作中間電路102。在實施例中，中間電壓可稍小於輸出電壓(Vddm)(例如，與Vdd相比更接近於Vddm)。在一些實施例中，可藉由將一電壓降施加至輸出電壓(Vddm)而產生中間電壓(Vint)。圖2係根據一些實施例之一位準位移器之一第一實例之一示意圖。如圖2中繪示，一位準位移器200包含一輸入端(IN)及一輸出端(OUT)。位準位移器200可為對應於圖1中之位準位移器100之方塊圖的一電路圖。輸入信號係在一輸入電壓域(Vdd)中且輸出信號係在一輸出電壓域(Vddm)中。如前文論述，輸入電壓域(Vdd)可高於或低於輸出電壓域(Vddm)。在圖2之實施例中，輸出電壓域(Vddm)高於輸入電壓域(Vdd)。如本文中描述，IN處之輸入信號及OUT處之輸出信號係數位信號。據此，該等信號具有一邏輯低值(例如，0伏特)及一邏輯高值(例如，3伏特)。在輸入電壓域(Vdd)中，邏輯高電壓可為Vdd伏特。在輸出電壓域(Vddm)中，邏輯高電壓可為Vddm伏特。如圖2中繪示，使用互補式金屬氧化物半導體(CMOS)技術(例如，NMOS及PMOS電晶體)來實施位準位移器200。在操作中，CMOS電晶體如同開關般操作(在一ON狀態中，開關閉合且在一OFF狀態中，開關斷開)。對於NMOS電晶體(例如，MN1、MN2、MN3)，當超過NMOS電晶體之一臨限電壓(Vth)之一電壓經施加至閘極時，NMOS電晶體導通且電流通過一源極與一汲極之間，否則，NMOS電晶體關斷且阻止電流通過該源極與該汲極之間。在一PMOS電晶體(例如，MP1、MP2、MP3、MP4、MP5、MP6)之情況下，當超過PMOS電晶體之臨限電壓(Vth)之一電壓經施加至閘極時，PMOS電晶體關斷且阻止電流通過源極與汲極之間，否則，PMOS電晶體導通且電流通過源極與汲極之間。位準位移器200包含在Vdd電壓域中操作之一反相器INV 101。位準位移器200亦包含一中間電路102，該中間電路102繼而包含兩個下拉NMOS電晶體(MN1、MN2)、兩個交叉耦合PMOS電晶體(MP1、MP2)及該等下拉NMOS電晶體(MN1、MN2)與該等交叉耦合PMOS電晶體(MP1、MP2)之間的堆疊式PMOS電晶體(MP3、MP4)。電晶體MP1、MP2、MP3、MP4、MN1及MN2在Vdd與Vddm之間的一中間電壓域中操作。在一些實施例中，此等電晶體可組成一中間電路102，諸如圖1中描述之中間電路。如所繪示，一電壓Vddm經施加至一電壓降電路VDC，該電壓降電路VDC經組態以使經施加至MP1及MP2之電壓下降至小於Vddm之一電壓。在一些實施例中，電壓降可小於位準位移器200中繪示之電晶體之一或多者之一臨限電壓(例如，小於或等於MP5之臨限電壓)。位準位移器200進一步包括一輸出緩衝器電路103，該輸出緩衝器電路103包含兩個堆疊式PMOS電晶體(MP5、MP6)及一NMOS電晶體(MN3)。輸出緩衝器電路103在一Vddm電壓域中操作。在圖2中，中間信號OUTB經耦合至MP5之閘極且中間信號INB經耦合至MP6及MN3之輸入端。在一些實施例中，MP5之臨限電壓可大於由電壓降電路VDC產生之電壓降。如下文更詳細論述，可以眾多方式實施電壓降電路VDC (例如，一調節器、經組態為一二極體之一PMOS裝置或經組態為一二極體之一NMOS裝置)。在操作中，將IN處之一輸入信號發送至反相器INV 101且至MN1及MP3。若IN處之輸入信號係一邏輯低值(例如，0伏特)，反相器INV 101之輸出係一邏輯高值(例如，Vdd伏特)，則MN1保持關斷且MP3導通。反相器INV 101之輸出引起NMOS電晶體MN2導通且因此，一邏輯低電壓經施加至MP1且MP1導通。由於MP1及MP3兩者皆導通，OUTB處之電壓係中間電壓(Vddm減去由電壓降電路引起之電壓降)。OUTB之一邏輯高值引起MP5關斷且INB之一邏輯高值引起MP6保持關斷而MN3導通。因此，輸出端OUT處之電壓相同於輸入端IN處之電壓(例如，0伏特)。若輸入端IN處之輸入信號係一邏輯高值(例如，Vdd伏特)，反相器INV 101之輸出係一邏輯低值(例如，0伏特)，則MN1導通且MP3關斷。因此，中間信號OUTB及INB兩者皆係一邏輯低值(例如，0伏特)。此引起MP5及MP6導通而MN3關斷。因此，輸出端OUT處之電壓係一邏輯高值(例如，Vddm伏特)。在一些實施例中，為了減小洩漏電流，MP5之臨限電壓(Vth)可經選擇為大於電壓降電路VDC之電壓降。因此，當OUTB係一邏輯高值時之中間電壓(Vddm減去電壓降)能夠完全關斷MP5，因為中間電壓保持大於MP5之臨限電壓(Vth)。在一些實施例中，MP1、MP2、MP3及MP4之臨限電壓可相同於或低於MN1及MN2之臨限電壓。在一些實施例中，可期望儘可能多地增大MN1及MN2之臨限電壓。特定言之，此組態使MN1及MN2在轉變至一邏輯高值時使MN1及MN2保持關斷達一較長時間量且在MN1及MN2轉變至一邏輯低值時允許MN1及MN2更快關斷。藉由使MN1及MN2至一導通狀態之此等轉變延遲，位準位移器遭受減小的洩漏電流，此係因為在轉變期間電流流動通過MN1及MN2至接地之時間較少。在一些實施例中，可利用電晶體MP6來阻止Vddm與接地之間的一DC電流。例如，當IN處之輸入信號自一邏輯高值轉變至一邏輯低值時，INB信號轉變至一邏輯高值比OUTB信號轉變至一邏輯高值更快。此外，當輸入信號IN自一邏輯高值轉變至一邏輯低值時，信號INB轉變至一邏輯高值。此關斷MP6，阻止電流自Vddm流動至接地，即便MP5可能仍導通。如自上文論述可理解，位準位移器200之操作取決於輸入信號(IN)之值而不同。當輸入信號自一邏輯高值變為一邏輯低值時，INB之閘極延遲係歸因於反相器(INV 101)之一(1)閘極延遲。即，當IN電壓處之輸入信號減小至低於反相器電路INV 101中之電晶體之臨限電壓(Vth)時，信號INB變為一邏輯高值(例如，Vdd伏特)且此轉變之延遲僅係一(1)閘極延遲。當輸入信號自一邏輯高值變為一邏輯低值時，OUTB之閘極延遲係歸因於反相器INV 101、MN2及MP1之三(3)閘極延遲。即，當輸入信號電壓減小至低於反相器電路INV 101中之電晶體之臨限電壓(Vth)時，信號INB變為一邏輯高值(例如，Vdd伏特)，MN2導通且將MN2之汲極(或MP1之閘極)拉至MN2之源極處之一邏輯低值(接地)，此導通MP1。由於MP3及MP1導通，故OUTB轉變至MP1之源極處之一邏輯高值(即，MP1之源極電壓等於中間電壓)。此導致INV 101、MN2及MP1之總計三(3)閘極延遲。因此，MP5不關斷直至三(3)閘極延遲以後，且MP6使電壓Vddm與MN3之源極處之接地分離。如上文描述，當輸入信號(IN)自一高值轉變至一低值時，歸因於位準位移器200之閘極延遲係三(3)閘極延遲。然而，當輸入信號(IN)自一低值轉變至一高值時，閘極延遲係兩(2)閘極延遲(電晶體MN1導通，使得OUTB被拉至MN1之源極處之一邏輯低值(接地))。接著，輸出緩衝器103將OUT處之輸出值切換至MP5之源極處之一邏輯高值(Vddm)。據此，在一些實施例中，位準位移器200之總閘極延遲可小於三(3)閘極延遲(例如，2.5閘極延遲，其等於3閘極延遲及2閘極延遲之平均值)。在實例性實施例中，位準位移器200可在各種Vdd/Vddm範圍中操作。例如，在一些實施例中，Vdd可在0.33伏特與1.115伏特之間且Vddm可在0.6伏特與1.15伏特之間。在實施例中，Vdd及Vddm可為此等Vdd及Vddm值之各種組合之任一者，包含例如小於0.5伏特之一Vdd及大於0.9伏特之一Vddm。圖3係根據一些實施例之一位準位移器之一第二實例之一示意圖。圖3中之位準位移器300實質上類似於圖2中之位準位移器200，惟OUTB信號經連接至MP6及MN3 (而非MP5)且INB信號經連接至MP5 (而非MP6及MN3)除外。在操作中，位準位移器300以類似於上文描述之彼方式的一方式操作，惟輸出緩衝器103之操作係相反的除外。據此，當OUTB係一邏輯低值時，MP6導通，MN3關斷且當OUTB係一邏輯高值時，MP6關斷且MN3導通。當INB係一邏輯低值時，MP5導通且當INB係一邏輯高值時，MP5關斷。總而言之，位準位移器電路300相同於關於圖2描述之位準位移器電路200而運作。圖4係根據一些實施例之一位準位移器之一第三實例之一示意圖。圖4中之位準位移器400實質上類似於圖2中之位準位移器200，惟用一PMOS電晶體MPH取代電壓降電路VDC除外。如所繪示，PMOS電晶體之閘極經耦合至電晶體之汲極以產生雙連接二極體。此MPH組態引起跨MPH之實質上等於MPH之臨限電壓(Vth)之一電壓降。據此，位準位移器400中之中間電壓係Vddm減去MPH之Vth。在一些實施例中，MPH之臨限電壓(Vth)小於MP5之臨限電壓。圖5係根據一些實施例之一位準位移器之一第四實例之一示意圖。圖5中之位準位移器500實質上類似於圖4中之位準位移器400，惟如同在圖3中繪示之實施例中，OUTB信號經連接至MP6及MN3 (而非MP5)且INB信號經連接至MP5 (而非MP6及MN3)除外。據此，類似於圖3中之操作，在操作中，位準位移器500以類似於上文描述之彼方式的一方式操作，惟輸出緩衝器103之操作係相反的除外。據此，當OUTB係一邏輯低值時，MP6導通，MN3關斷且當OUTB係一邏輯高值時，MP6關斷且MN3導通。在INB係一邏輯低值時，MP5導通且當INB係一邏輯高值時，MP5關斷。圖6係繪示根據一些實施例之一位準位移器之操作之一流程圖。在操作601中，位準位移器100在一輸入端IN處接收一輸入信號。輸入電壓信號係在一輸入電壓域(例如，Vdd)中。在操作602中，位準位移器100藉由使輸入信號反相而在輸入電壓域(例如，Vdd)中產生一第一中間信號INB。在一些實施例中，可利用一反相器(101, INV)來使輸入信號反相且輸出INB。在操作603中，位準位移器100在一中間電壓域(例如，Vddm減去一電壓降)中產生一第二中間信號OUTB。在一些實施例中，用於產生第二中間信號之位準位移器100之部分可包含一中間電路102，該中間電路102包括兩個下拉NMOS電晶體(MN1、MN2)、兩個交叉耦合PMOS電晶體(MP1、MP2)及該等下拉NMOS電晶體(MN1、MN2)與該等交叉耦合PMOS電晶體(MP1、MP2)之間的堆疊式PMOS電晶體(MP3、MP4)。電晶體MP1、MP2、MP3、MP4、MN1及MN2係在中間電壓域(Vint)中操作。在操作604中，位準位移器100在OUT處使用第一中間信號INB及第二中間信號OUTB而在一輸出電壓域(例如，Vddm)中產生一輸出信號。在一些實施例中，用於產生輸出信號之位準位移器100之部分可為一輸出緩衝器電路103，該緩衝器電路103包括兩個堆疊式PMOS電晶體(MP5、MP6)及一NMOS電晶體(MN3)。緩衝器電路103在一Vddm電壓域中操作。本文中描述之一些實施例可包含一種位準位移器，其包括：一輸入端，其在一輸入電壓域中操作；及一輸出端，其用於在一輸出電壓域中輸出一輸出信號。該位準位移器進一步包含一反相器電路，該反相器電路在該輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號。該位準位移器亦包含一中間電路，該中間電路在一中間電壓域中操作用於產生一中間信號。一輸出緩衝器電路至少部分基於該經反相之輸入信號及該中間信號而產生該輸出信號。本文中描述之實施例可包含一種位準位移器，其包含：一反相器電路、一中間電路及一輸出緩衝器電路。該反相器電路在一輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號。該中間電路接收該輸入信號且在一中間電壓域中產生一中間信號。該中間電路包括兩個下拉NMOS電晶體、兩個交叉耦合PMOS電晶體及該等下拉NMOS電晶體與該等交叉耦合PMOS電晶體之間的堆疊式PMOS電晶體。該位準位移器亦包含一輸出緩衝器電路，該輸出緩衝器電路用於至少部分基於該經反相之輸入信號及該中間信號而在一輸出電壓域中產生一輸出信號。該輸出緩衝器電路包括至少兩個輸入端、兩個堆疊式PMOS電晶體及一NMOS電晶體。本文中描述之一些實施例可包含一種用於操作一位準位移器之方法，其包括：在一輸入電壓域中接收一輸入信號；及藉由使該輸入信號反相而在該輸入電壓域中產生一第一中間信號。該方法進一步包含在一中間電壓域中產生一第二中間信號；及至少部分基於該第一中間信號及該第二中間信號而在一輸出電壓域中產生一輸出信號。前文概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作設計或修改用於實行本文中介紹之實施例之相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構的一基礎。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種變更、置換及更改。

100‧‧‧位準位移器

101‧‧‧反相器電路/反相器INV

102‧‧‧中間電路

103‧‧‧輸出緩衝器電路/輸出緩衝器

200‧‧‧位準位移器

300‧‧‧位準位移器

400‧‧‧位準位移器

500‧‧‧位準位移器

601‧‧‧操作

602‧‧‧操作

603‧‧‧操作

604‧‧‧操作

IN‧‧‧輸入端/輸入信號

INB‧‧‧經反相之輸入信號/輸出/第一中間信號

IVN‧‧‧反相器

MN1‧‧‧下拉NMOS電晶體

MN2‧‧‧下拉NMOS電晶體

MN3‧‧‧NMOS電晶體

MP1‧‧‧交叉耦合PMOS電晶體

MP2‧‧‧交叉耦合PMOS電晶體

MP3‧‧‧堆疊式PMOS電晶體

MP4‧‧‧堆疊式PMOS電晶體

MP5‧‧‧堆疊式PMOS電晶體

MP6‧‧‧堆疊式PMOS電晶體

MPH‧‧‧PMOS電晶體

OUT‧‧‧輸出端/輸出信號

OUTB‧‧‧第二中間信號

Vdd‧‧‧輸入電壓域

Vddm‧‧‧輸出電壓域/輸出電壓

VDC‧‧‧電壓降電路

Vint‧‧‧中間電壓域/中間電壓

Vth‧‧‧臨限電壓

在結合附圖閱讀時，自下文詳細描述最佳地理解本揭露之態樣。應注意，根據標準工業實踐，各個構件未按比例繪製。事實上，為了清晰論述起見，可任意地增大或減小各個構件之尺寸。圖1係根據一些實施例之一位準位移器之一實例之一方塊圖。圖2係根據一些實施例之一位準位移器之一第一實例之一示意圖。圖3係根據一些實施例之一位準位移器之一第二實例之一示意圖。圖4係根據一些實施例之一位準位移器之一第三實例之一示意圖。圖5係根據一些實施例之一位準位移器之一第四實例之一示意圖。圖6係繪示根據一些實施例之一位準位移器之操作之一流程圖。

Claims

一種位準位移器，其包括：一輸入端，其在一輸入電壓域中操作；一反相器電路，其在該輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號，其中該經反相之輸入信號位於該輸入電壓域中；一中間電路，在一中間電壓域中操作用於產生一中間信號其中該中間信號位於該中間電壓域中，且該輸入信號與該經反相之輸入信號輸入至該中間電路；一輸出緩衝器電路，其用於至少部分基於該經反相之輸入信號及該中間信號而產生一輸出信號，其中該輸出緩衝器電路在一輸出電壓域中操作，並排除操作於該輸入電壓域，且該經反相之輸入信號與該中間信號輸入至該輸出緩衝器電路；及一輸出端，其用於在該輸出電壓域中輸出該輸出信號。
如請求項1之位準位移器，其中該中間電路包括兩個下拉NMOS電晶體、兩個交叉耦合PMOS電晶體及該兩個下拉NMOS電晶體與該兩個交叉耦合PMOS電晶體之間的堆疊式PMOS電晶體。
如請求項1之位準位移器，其中該輸出緩衝器電路包括兩個堆疊式PMOS電晶體及一NMOS電晶體。
如請求項1之位準位移器，其中該輸出緩衝器電路包括兩個輸入端且該中間信號經施加至一個輸入端且該經反相之輸入信號經施加至另一輸入端。
如請求項1之位準位移器，其中一輸入電壓經施加至該反相器電路，一中間電壓經施加至該中間電路，且一輸出電壓經施加至該輸出緩衝器電路。
如請求項5之位準位移器，其中該中間電壓小於該輸出電壓且大於該輸入電壓。
如請求項1之位準位移器，其中該位準位移器之一總閘極延遲小於一3閘極延遲。
一種位準位移器，其包括：一反相器電路，其在一輸入電壓域中操作用於使一輸入信號反相以產生一經反相之輸入信號，其中該經反相之輸入信號位於該輸入電壓域中；一中間電路，其用於接收該輸入信號且在一中間電壓域中產生一中間信號，該中間電路包括兩個下拉NMOS電晶體、兩個交叉耦合PMOS電晶體及該等下拉NMOS電晶體與該等交叉耦合PMOS電晶體之間的堆疊式PMOS電晶體，其中該輸入信號與該經反相之輸入信號係輸入至該中間電路；及一輸出緩衝器電路，其用於至少部分基於該經反相之輸入信號及該中間信號而在一輸出電壓域中產生一輸出信號，其中該輸出緩衝器電路在該輸出電壓域中操作，並排除操作於該輸入電壓域，該輸出緩衝器電路包括至少兩個輸入端、兩個堆疊式PMOS電晶體及一NMOS電晶體，其中該經反相之輸入信號以及該中間信號係輸入至該輸出緩衝器電路。
如請求項8之位準位移器，其中一輸入電壓經施加至該反相器電路，一中間電壓經施加至該中間電路，且一輸出電壓經施加至該輸出緩衝器電路，其中藉由運用一電壓降電路降低該輸出電壓而產生該中間電壓，並且由經組態為一二極體之一MOS電晶體產生該電壓降。
一種用於操作一位準位移器之方法，其包括：在一輸入電壓域中接收一輸入信號；藉由使該輸入信號反相而在該輸入電壓域中產生一第一中間信號；在一中間電壓域中產生一第二中間信號，其中該輸入信號與該第一中間信號係輸入至用以在該中間電壓域中產生該第二中間信號的一電路；及至少部分基於該第一中間信號及該第二中間信號而在一輸出電壓域中產生一輸出信號，其中該第一中間信號以及第二中間信號係輸入至用以在該輸出電壓域中產生該輸出信號的一電路，且產生該輸出信號的該電路排除操作於該輸入電壓域。