JP2006157110A - 相補型パス・トランジスタ論理回路および半導体装置 - Google Patents

Abstract

【課題】 相補型パス・トランジスタ論理回路（ＣＰＬ）の動作速度を向上させる。
【解決手段】 相補的な第１の入力信号が与えられる入力ノードＩ１〜Ｉ４と、相補的な中間信号ｍ，／ｍが出力される中間ノードＭ１，Ｍ２と、入力ノードＩ１〜Ｉ４と中間ノードＭ１，Ｍ２との間に接続され、相補的な第２の入力信号（例えば、ｂ，／ｂ）によって導通状態が制御されて第１の入力信号と第２の入力信号の論理演算結果を中間ノードＭ１，Ｍ２に出力するＮＭＯＳによる論理回路網１０と、中間信号ｍ，／ｍを反転して相補的な出力信号を生成するインバータ５，６を備えたＣＰＬにおいて、論理回路網１０のＮＭＯＳをデプレッション型のＮＭＯＳ（ＤＭＯＳ１１〜１４）で構成する。
【選択図】 図１

Description

本発明は、相補型パス・トランジスタ論理回路（Complementary Pass-Transistor Logic、以下、「ＣＰＬ」という）の高速化に関するものである。

IEEE JOURNAL OF SOLID-STATE CIRCUITS、 25[2](1990-4) "A 3.8ns CMOS 16×16-b Multiplier Using Complementary Pass-Transistor Logic",P.388-395

現在、半導体論理回路の主流となっているＣＭＯＳ論理回路では、消費電力が電源電圧の２乗に比例するため、電源電圧を低くすることが消費電力の低減につながる。しかし、電源電圧を低下させると、動作速度の低下という課題を引き起こすため、低い電源電圧で動作速度向上を図るための各種の回路技術が提案されている。その中の１つの回路技術として、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）を信号の伝送パスとして使用し、これを論理回路網として構成することによって目的の論理動作を実現するＣＰＬがある。

図２は、上記非特許文献１に記載された従来のＣＰＬによる論理積ゲート（以下、「ＡＮＤ」という）の構成図である。

このＣＰＬによるＡＮＤは、相補的な入力信号ａ，／ａが与えられる入力ノードＩ１，Ｉ４及び相補的な入力信号ｂ，／ｂが与えられる入力ノードＩ２，Ｉ３と、相補的な中間信号ｍ，／ｍが出力される１対の中間ノードＭ１，Ｍ２を有している。入力ノードと中間ノードとの間は、複数のＮＭＯＳによる信号の伝送パスで構成されて目的の論理動作を行う論理回路網で接続されている。例えば、このＡＮＤの場合、入力ノードＩ１，Ｉ２と中間ノードＭ１との間はそれぞれＮＭＯＳ１，２で接続され、これらのＮＭＯＳ１，２のゲートには、相補的な入力信号ｂ，／ｂがそれぞれ与えられるようになっている。また、入力ノードＩ３，Ｉ４と中間ノードＭ２との間はそれぞれＮＭＯＳ３，４で接続され、これらのＮＭＯＳ３，４のゲートにも、相補的な入力信号／ｂ，ｂがそれぞれ与えられるようになっている。

中間ノードＭ１，Ｍ２には、それぞれＣＭＯＳインバータ５，６が接続されており、これらのＣＭＯＳインバータ５，６によって中間信号ｍ，／ｍが反転され、出力ノードＯ１，Ｏ２から、所定の論理レベルを有する相補的な出力信号／ａ・ｂ，ａ・ｂが出力されるようになっている。

次に動作を説明する。
例えば、入力信号ａ，ｂがそれぞれレベル“Ｈ”，“Ｌ”のとき、ＮＭＯＳ１，４はオフ状態、ＮＭＯＳ２，３はオン状態である。これにより、中間ノードＭ１はＮＭＯＳ２を介して“Ｌ”（即ち、接地電位）に接続され、中間ノードＭ２はＮＭＯＳ３を介して“Ｈ”（即ち、電源電位）に接続される。従って、中間信号ｍ，／ｍは、それぞれ“Ｌ”，“Ｈ”となる。中間信号ｍ，／ｍは、更にＣＭＯＳインバータ５，６で反転され、出力ノードＯ１，Ｏ２から、電源電位に応じた所定の論理レベル“Ｈ”，“Ｌ”の出力信号が出力される。

ここで、入力信号ｂが“Ｌ”から“Ｈ”に変化したとする。
この入力信号ｂの変化により、ＮＭＯＳ１，４はオフ状態からオン状態に変化し、ＮＭＯＳ２，３はオフ状態からオン状態に変化する。これにより、中間ノードＭ１はＮＭＯＳ１を介して入力ノードＩ１の“Ｈ”に接続され、この中間ノードＭ１に対する充電が開始される。一方、中間ノードＭ２はＮＭＯＳ４を介して入力ノードＩ４の“Ｌ”に接続され、この中間ノードＭ２に対する放電が開始される。これらの中間ノードＭ１，Ｍ２の充放電動作は、入力信号ｂがＮＭＯＳ１，４の閾値電圧程度（例えば、０．２Ｖ）に上昇した時点で開始され、かつ一方が放電するときには他方は充電される。

このように、ＣＰＬでは、入力信号がＮＭＯＳの閾値電圧程度のときに、中間ノードのレベル変化が開始されるので、電源電圧の１／２を論理閾値電圧とする従来のＣＭＯＳ論理回路に比べて動作速度の向上が図られる。

前記ＣＰＬでは、入力ノードと中間ノードとの間が１個のＮＭＯＳで接続されているが、例えば３入力のＡＮＤや複雑な論理回路をＣＰＬで構成すると、論理回路網の入力ノードと中間ノードの間に２個以上のＮＭＯＳが直列に接続される。これにより、入力ノードと中間ノードの間のオン抵抗が増加し、中間ノードの充放電動作が遅くなるという課題があった。また、中間ノードの中間信号ｍ，／ｍを所定のレベルに変換して出力信号を生成するインバータが高速で動作しなければ、回路全体の高速動作を可能にすることができないという課題があった。
本発明は、ＣＰＬの動作速度を更に向上させることを目的としている。

本発明は、１組または複数組の相補的な第１の入力信号が与えられる入力ノードと、相補的な第１及び第２の中間信号が出力される１対の中間ノードと、前記入力ノードと前記中間ノードとの間に接続され、１組または複数組の相補的な第２の入力信号によって導通状態が制御されて前記第１の入力信号と該第２の入力信号の論理演算結果を前記中間信号として該中間ノードに出力するＮＭＯＳによる論理回路網と、前記中間信号を反転して相補的な出力信号を生成する第１及び第２のインバータとを備えたＣＰＬにおいて、前記論理回路網のＮＭＯＳをデプレッション型のＮＭＯＳ（以下、「ＤＭＯＳ」という）で構成したことを特徴としている。

本発明では、ＣＰＬにおける論理回路網をＤＭＯＳで構成している。これにより、トランジスタの閾値が低下し、ゲートに与えられる入力信号が“Ｌ”でも完全にオフ状態とはならず、僅かではあるが電流を流し得る状態となる。これにより、入力信号が変化したときに、直ちに充放電動作が開始され、通常の（エンハンスメント型の）ＮＭＯＳで構成した論理回路網に比べて応答速度が速くなり、高速動作が可能になるという効果がある。

論理回路網をＤＭＯＳで構成すると共に、第１のインバータを、接地電位と第１の出力ノードとの間に接続されて第１の中間信号で導通状態が制御される第１のＮＭＯＳと、第１の出力ノードと電源電位との間に接続されて第２の中間信号で導通状態が制御される第１のＤＭＯＳトランジスタで構成し、第２のインバータを、接地電位と第２の出力ノードとの間に接続されて第２の中間信号で導通状態が制御される第２のＮＭＯＳと、第２の出力ノードと電源電位との間に接続されて第１の中間信号で導通状態が制御される第２のＤＭＯＳで構成する。

更に、ソースが接地電位に接続され、ゲートが中間ノードの一方に接続され、ドレインが中間ノードの他方に接続された第３のＮＭＯＳと、ドレインが電源電位に接続され、ソースとゲートが第３のＮＭＯＳのドレインに接続された第３のＤＭＯＳと、ソースが接地電位に接続され、ゲートが中間ノードの他方に接続され、ドレインが中間ノードの一方に接続された第４のＮＭＯＳと、ドレインが電源電位に接続され、ソースとゲートが第４のＮＭＯＳのドレインに接続された第４のＤＭＯＳで構成した加速回路を設ける。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すＣＰＬによるＡＮＤの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このＣＰＬによるＡＮＤは、図２中の論理回路網を構成するＮＭＯＳを、ＤＭＯＳに置き換えた論理回路網１０を有している。ＤＭＯＳは、ＮＭＯＳのゲート領域にイオンを注入したもので、閾値電圧が負（例えば、−０．２Ｖ）となってゼロバイアスでもドレイン電流が流れる特性を有している。これに対し、イオンが注入されていないエンハンスメント型のＮＭＯＳは、閾値電圧が正となっており、ゼロバイアスでは完全なオフ状態となってドレイン電流は流れない。

この論理回路網１０は、相補的な入力信号ａ，／ａが与えられる入力ノードＩ１，Ｉ４及び相補的な入力信号ｂ，／ｂが与えられる入力ノードＩ２，Ｉ３と、相補的な中間信号ｍ，／ｍが出力される１対の中間ノードＭ１，Ｍ２を有している。入力ノードと中間ノードとの間は、複数のＤＭＯＳによる信号の伝送パスで構成されて目的の論理動作を行う論理回路網で接続されている。

例えば、このＡＮＤの場合、入力ノードＩ１，Ｉ２と中間ノードＭ１との間はＤＭＯＳ１１，１２で接続され、これらのＤＭＯＳ１１，１２のゲートには、図には配線を示していないが、入力ノードＩ２，Ｉ３の相補的な入力信号ｂ，／ｂがそれぞれ与えられるようになっている。また、入力ノードＩ３，Ｉ４と中間ノードＭ２との間はＤＭＯＳ１３，１４で接続され、これらのＤＭＯＳ１３，１４のゲートにも、相補的な入力信号／ｂ，ｂがそれぞれ与えられるようになっている。

中間ノードＭ１，Ｍ２には、それぞれＣＭＯＳインバータ５，６が接続されており、これらのＣＭＯＳインバータ５，６によって中間信号ｍ，／ｍが反転され、出力ノードＯ１，Ｏ２から、電源電位に応じた所定の論理レベルを有する相補的な出力信号／ａ・ｂ，ａ・ｂが出力されるようになっている。

次に動作を説明する。
例えば、入力信号ａ，ｂがそれぞれ“Ｈ”，“Ｌ”のとき、入力信号／ａ，／ｂはそれぞれ“Ｌ”，“Ｈ”である。従って、“Ｈ”の入力信号／ｂで制御されるＤＭＯＳ１２，１３は、オン状態となる。一方、“Ｌ”の入力信号ｂで制御されるＤＭＯＳ１１，１４は、完全なオフ状態とはならず、ドレイン電流が流れ得る状態に保持される。

入力端子Ｉ２は“Ｌ”であるので、中間ノードＭ１はオン状態のＤＭＯＳ１２によって放電され、“Ｌ”となる。また、入力端子Ｉ３は“Ｈ”であるので、中間ノードＭ２はオン状態のＤＭＯＳ１３によって充電され、“Ｈ”となる。なお、ＤＭＯＳ１１，１４に流れる電流は僅かであるので、中間ノードＭ１，Ｍ２の論理レベルに影響を与えることはない。従って、中間信号ｍ，／ｍは、それぞれ“Ｌ”，“Ｈ”となる。中間信号ｍ，／ｍは、更にＣＭＯＳインバータ５，６で反転され、これらのＣＭＯＳインバータ５，６から、電源電位に応じた所定の論理レベル“Ｈ”，“Ｌ”を有する相補的な出力信号／ａ・ｂ，ａ・ｂが出力される。

ここで、入力信号ｂが“Ｌ”から“Ｈ”に変化したとする。
“Ｌ”の入力信号ｂは、既にＤＭＯＳ１１，１４の閾値電圧を越えているので、この入力信号ｂの“Ｌ”から“Ｈ”への上昇と共に、これらのＤＭＯＳ１１，１４は不完全なオン状態からオン状態への変化が直ちに開始される。また、ＤＭＯＳ１２，１３はオン状態から不完全なオフ状態に変化する。

入力信号ｂのレベルの上昇に伴って、ＤＭＯＳ１１，１４とＤＭＯＳ１２，１３の導通状態が逆転すると、中間ノードＭ１はＤＭＯＳ１１を介して入力端子Ｉ１の“Ｈ”に接続され、この中間ノードＭ１に対する充電が開始される。一方、中間ノードＭ２はＤＭＯＳ１４を介して入力端子Ｉ４の“Ｌ”に接続され、この中間ノードＭ２に対する放電が開始される。

中間ノードＭ１の充電によって中間信号ｍのレベルがＣＭＯＳインバータ５の閾値を越えると、このＣＭＯＳインバータ５から“Ｌ”の出力信号／ａ・ｂが出力される。また、中間ノードＭ２の放電によって中間信号／ｍのレベルがＣＭＯＳインバータ６の閾値以下に低下すると、このＣＭＯＳインバータ６から“Ｈ”の出力信号ａ・ｂが出力される。

図３は、図１の動作を示すシミュレーション波形図であり、横軸と縦軸に、それぞれ時間と電位を示している。

この図３は、入力信号ａ，ｂを同時に“Ｌ”から“Ｈ”に立ち上げた場合の、出力ノードＯ１の波形を示しており、図中の細い実線は、図２の従来の回路における出力信号ａ・ｂ、太い実線はこの実施例１の回路における出力信号ａ・ｂである。このシミュレーションでは、電源電圧を１Ｖ、ＤＭＯＳの閾値電圧を−０．２Ｖ、ＮＭＯＳの閾値電圧を０．０２Ｖ（これは、エンハンスメント型のＮＭＯＳとして可能な最低限の閾値電圧）としている。なお、この図３には、後述する実施例２，３の回路における出力信号ａ・ｂが、それぞれ破線と一点鎖線で記載されている。

図３に示すように、入力信号ａ，ｂが“Ｌ”から“Ｈ”に立ち上がった（即ち、０．５Ｖになった）時刻から、出力信号ａ・ｂが“Ｌ”から“Ｈ”に立ち上がる（即ち、０．５Ｖになる）時刻までの遅延時間は、従来の回路では３３ｐｓであり、この実施例１の回路では２８ｐｓとなっている。従って、この実施例１のＣＰＬは従来のＣＰＬに比べて遅延時間を１５％程度短縮することができる。

以上のように、この実施例１のＣＰＬは、充放電パスを形成する論理回路網１０をＤＭＯＳで構成しているので、従来のＮＭＯＳに比べて応答速度が速くなり、動作速度を更に向上させることができるという利点がある。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 論理回路網１０は２入力のＡＮＤを構成するものであるが、ＡＮＤに限らず、ＯＲ（論理和ゲート）、ＥＯＲ（排他的論理和ゲート）等の任意の論理回路に置き換えることができる。
（２） ＤＭＯＳの閾値電圧を−０．２Ｖに設定しているが、閾値電圧はこの電圧に限定されない。但し、負の閾値電圧の絶対値が大きくなると貫通電流が大きくなって消費電力が増加する。また、閾値電圧の絶対値が電源電圧の１／２を越えると、ゲート電圧が０Ｖでもソース側から見ると論理閾値電圧を越えた電圧がかかっていることになる。一方、負の閾値電圧の絶対値が小さいと、ＮＭＯＳとの差が少なくなり、応答速度に対する改善効果は減少する。従って、ＤＭＯＳの閾値電圧の絶対値は、電源電圧の２０〜４０％が目安となる。

図４は、本発明の実施例２を示すＣＰＬによるＡＮＤの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＣＰＬは、図１中のＣＭＯＳインバータ５，６に代えて、差動型ＥＤＭＯＳロジックによるインバータ２０_１，２０_２を設けたものである。

差動型ＥＤＭＯＳロジックとは、接地電位ＧＮＤと電源電位ＶＤＤの間に、エンハンスメント型とデプレッション型のＮＭＯＳを直列に接続し、これらのＮＭＯＳを相補的な信号で差動的にオン・オフ制御するように構成したものである。

インバータ２０_１は、ＮＭＯＳ２１_１とＤＭＯＳ２２_１を直列に接続して構成され、このＮＭＯＳ２１_１のゲートが中間ノードＭ１に接続され、ＤＭＯＳ２２_１のゲートが中間ノードＭ２に接続されている。そして、ＮＭＯＳ２１_１のドレインが出力ノードＯ１に接続され、出力信号／ａ・ｂが出力されるようになっている。

一方、インバータ２０_２は、ＮＭＯＳ２１_２とＤＭＯＳ２２_２を直列に接続して構成され、このＮＭＯＳ２１_２のゲートが中間ノードＭ２に接続され、ＤＭＯＳ２２_２のゲートが中間ノードＭ１に接続されている。そして、ＮＭＯＳ２１_２のドレインが出力ノードＯ２に接続され、出力信号ａ・ｂが出力されるようになっている。その他の構成は、図１と同様である。

次に動作を説明する。
このＣＰＬにおける論理回路網１０は実施例１と同様であるので、この論理回路網１０の動作は前述したとおりで、例えば入力信号ａ，ｂがそれぞれ“Ｈ”，“Ｌ”のとき、中間ノードＭ１，Ｍ２の中間信号ｍ，／ｍは、それぞれ“Ｌ”，“Ｈ”である。

これにより、インバータ２０_１のＮＭＯＳ２１_１とＤＭＯＳ２２_１は、それぞれオフ状態とオン状態となり、出力信号ａ・ｂは“Ｈ”となる。また、インバータ２０_２のＮＭＯＳ２１_２はオン状態となり、ＤＭＯＳ２２_２は不完全なオン状態となる。これにより、インバータ２０_２には微小な貫通電流が流れるが、出力信号／ａ・ｂは“Ｌ”となる。

ここで、入力信号ｂが“Ｌ”から“Ｈ”に変化すると、中間ノードＭ１，Ｍ２の中間信号ｍ，／ｍは、それぞれ“Ｈ”，“Ｌ”に変化する。これにより、インバータ２０_１のＮＭＯＳ２１_１とＤＭＯＳ２２_１は、それぞれオン状態と不完全なオフ状態となり、出力信号ａ・ｂは“Ｌ”となる。また、インバータ２０_２のＮＭＯＳ２１_２はオフ状態となり、ＤＭＯＳ２２_２は不完全なオフ状態からオン状態に変化し、出力信号／ａ・ｂは“Ｈ”となる。ＤＭＯＳ２２_２は、中間信号ｍが“Ｌ”でも完全なオフ状態とはなっていないので、この中間信号ｍの“Ｌ”から“Ｈ”への上昇と共に、不完全なオフ状態からオン状態への変化が直ちに開始される。

この実施例２のＣＰＬのシミュレーションによる遅延時間は、図３中に破線で示したように、１９ｐｓとなっており、従来のＣＰＬに比べて遅延時間を４０％程度短縮することができる。

以上のように、この実施例２のＣＰＬは、充放電パスを形成する論理回路網１０をＤＭＯＳで構成すると共に、出力段のインバータ２０を差動型ＥＤＭＯＳロジックで構成している。これにより、従来のＣＭＯＳインバータに比べて応答速度が速くなり、動作速度を更に向上させることができるという利点がある。

図５は、本発明の実施例３を示すＣＰＬによるＡＮＤの構成図であり、図４中の要素と共通の要素には共通の符号が付されている。

このＣＰＬは、図４の中間ノードＭ１，Ｍ２の間に、差動型ＥＤＭＯＳロジックによる加速回路３０を接続したものである。

加速回路３０は、中間ノードＭ１の信号を反転して中間ノードＭ２へ出力する第１のインバータと、中間ノードＭ２の信号を反転して中間ノードＭ１へ出力する第２のインバータとで構成されている。これらのインバータは、図４におけるインバータ２０と同様に、接地電位ＧＮＤと電源電位ＶＤＤの間に、エンハンスメント型とデプレッション型のＮＭＯＳを直列に接続し、これらのＮＭＯＳを相補的な信号で差動的にオン・オフ制御するように構成したものである。

即ち、加速回路３０は、ソースが接地電位ＧＮＤに接続され、ゲートが中間ノードＭ１に接続され、ドレインが中間ノードＭ２に接続されたＮＭＯＳ３１、及びドレインが電源電位ＶＤＤに接続され、ソースとゲートがＮＭＯＳ３１のドレインに接続されたＤＭＯＳ３２からなる第１のインバータと、ソースが接地電位ＧＮＤに接続され、ゲートが中間ノードＭ２に接続され、ドレインが中間ノードＭ１に接続されたＮＭＯＳ３３、及びドレインが電源電位ＶＤＤに接続され、ソースとゲートがＮＭＯＳ３３のドレインに接続されたＤＭＯＳ３４からなる第２のインバータで構成されている。

次に加速回路３０の動作を説明する。
例えば、中間信号ｍ，／ｍがそれぞれ“Ｌ”，“Ｈ”のとき、第１のインバータのＮＭＯＳ３１はオフ状態、ＤＭＯＳ３２はオン状態となる。一方、第２のインバータのＮＭＯＳ３３はオン状態、ＤＭＯＳ３４はオフ状態となるが、このＤＭＯＳ３４は閾値電圧が負であるので、完全なオフ状態にはならずに貫通電流が流れる。これにより、第２のインバータの出力側である中間ノードＭ１の中間信号ｍは、完全な“Ｌ”よりも若干レベルが上昇する。

次に、入力信号ａ，ｂの変化に伴って、中間信号ｍ，／ｍがそれぞれ“Ｈ”，“Ｌ”に反転すると、中間ノードＭ１は、若干レベルの高い“Ｌ”から“Ｈ”に変化することになる。これにより、中間ノードＭ１は急速に“Ｈ”に変化し、これに従って第１のインバータのＮＭＯＳ３１がオン状態となり、中間ノードＭ２も急速に“Ｌ”に変化する。

中間ノードＭ２は“Ｌ”になるが、この中間ノードＭ２の中間信号／ｍが与えられる第１のインバータのＤＭＯＳ３２は、完全なオフ状態にはならないので、中間信号／ｍは完全な“Ｌ”よりも若干レベルが上昇する。これにより、次の中間信号ｍ，／ｍの反転時の動作が加速される。

このように、相補的な中間信号ｍ，／ｍが出力される中間ノードＭ１，Ｍ２間に、加速回路３０を接続することにより、中間ノードＭ１，Ｍ２のレベル変化が加速され、ＣＰＬの動作速度が向上する。

この実施例３のＣＰＬのシミュレーションによる遅延時間は、図３中の一点鎖線で示したように、１６ｐｓとなっており、従来のＣＰＬに比べて遅延時間を５０％程度短縮することができる。

以上のように、この実施例３のＣＰＬは、充放電パスを形成する論理回路網１０をＤＭＯＳで構成し、出力段のインバータ２０を差動型ＥＤＭＯＳロジックで構成すると共に、中間ノードＭ１，Ｍ２間に差動型ＥＤＭＯＳロジックによる加速回路３０を接続している。これにより、動作速度を更に一層向上させることができるという利点がある。

本発明の実施例１を示すＣＰＬによるＡＮＤの構成図である。 従来のＣＰＬによるＡＮＤの構成図である。 図１の動作を示すシミュレーション波形図である。 本発明の実施例２を示すＣＰＬによるＡＮＤの構成図である。 本発明の実施例３を示すＣＰＬによるＡＮＤの構成図である。

符号の説明

５，６ ＣＭＯＳインバータ
１０ 論理回路網
１１〜１４，２２，３２，３４ ＤＭＯＳ
２０ インバータ
２１，３１，３３ ＮＭＯＳ
３０ 加速回路

Claims (7)

1. １組または複数組の相補的な第１の入力信号が与えられる入力ノードと、
   相補的な第１及び第２の中間信号が出力される１対の中間ノードと、
   前記入力ノードと前記中間ノードとの間に接続され、１組または複数組の相補的な第２の入力信号によって導通状態が制御されて前記第１の入力信号と該第２の入力信号の論理演算結果を前記中間信号として該中間ノードに出力するＮチャネルＭＯＳトランジスタによる論理回路網と、
   前記中間信号を反転して相補的な出力信号を生成する第１及び第２のインバータとを備えた相補型パス・トランジスタ論理回路において、
   前記論理回路網のＮチャネルＭＯＳトランジスタをデプレッション型のＮチャネルＭＯＳトランジスタで構成したことを特徴とする相補型パス・トランジスタ論理回路。
2. 前記第１のインバータは、接地電位と第１の出力ノードとの間に接続されて前記第１の中間信号で導通状態が制御される第１のエンハンスメント型のＮチャネルＭＯＳトランジスタと、前記第１の出力ノードと電源電位との間に接続されて前記第２の中間信号で導通状態が制御される第１のデプレッション型のＮチャネルＭＯＳトランジスタとで構成し、 前記第２のインバータは、接地電位と第２の出力ノードとの間に接続されて前記第２の中間信号で導通状態が制御される第２のエンハンスメント型のＮチャネルＭＯＳトランジスタと、前記第２の出力ノードと電源電位との間に接続されて前記第１の中間信号で導通状態が制御される第２のデプレッション型のＮチャネルＭＯＳトランジスタとで構成したことを特徴とする請求項１記載の相補型パス・トランジスタ論理回路。
3. ソースが接地電位に接続され、ゲートが前記中間ノードの一方に接続され、ドレインが前記中間ノードの他方に接続された第３のエンハンスメント型のＮチャネルＭＯＳトランジスタと、
   ドレインが電源電位に接続され、ソースとゲートが前記第３のエンハンスメント型のＮチャネルＭＯＳトランジスタのドレインに接続された第３のデプレッション型のＮチャネルＭＯＳトランジスタと、
   ソースが接地電位に接続され、ゲートが前記中間ノードの他方に接続され、ドレインが前記中間ノードの一方に接続された第４のエンハンスメント型のＮチャネルＭＯＳトランジスタと、
   ドレインが電源電位に接続され、ソースとゲートが前記第４のエンハンスメント型のＮチャネルＭＯＳトランジスタのドレインに接続された第４のデプレッション型のＮチャネルＭＯＳトランジスタとで構成した加速回路を設けたことを特徴とする請求項２記載の相補型パス・トランジスタ論理回路。
4. 第１および第２の入力ノードと、
   第１の出力ノードと、
   前記第１の入力ノードと前記第１の出力ノードとの間に接続され、第１の制御信号により導通状態が制御される第１のデプレッション型トランジスタと、
   前記第２の入力ノードと前記第１の出力ノードとの間に接続され、第２の制御信号により導通状態が制御される第２のデプレッション型トランジスタと、
   を含むことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、さらに１対の相補型トランジスタを含むインバータを含み、前記インバータのそれぞれのトランジスタのゲートは前記第１の出力ノードの電位に基づいて制御されることを特徴とする半導体装置。
6. 請求項４または５に記載の半導体装置において、前記第１および第２のデプレッション型トランジスタの閾値の絶対値は、前記第１および第２の制御信号の最大値の２０％〜４０％の範囲であることを特徴とする半導体装置。
7. 請求項４〜６のいずれか１項に記載の半導体装置において、前記第１の制御信号と前記第２の制御信号とは相補信号であることを特徴とする半導体装置。

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