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TWI670821B - 半導體裝置、半導體裝置之製造方法 - Google Patents

半導體裝置、半導體裝置之製造方法 Download PDF

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TWI670821B
TWI670821B TW102107974A TW102107974A TWI670821B TW I670821 B TWI670821 B TW I670821B TW 102107974 A TW102107974 A TW 102107974A TW 102107974 A TW102107974 A TW 102107974A TW I670821 B TWI670821 B TW I670821B
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semiconductor device
manufacturing
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insulating layer
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TW201347129A (zh
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松本賢治
Kenji Matsumoto
前川薰
Kaoru Maekawa
河崎洋章
Hiroaki Kawasaki
濱田龍文
Tatsufumi HAMADA
Original Assignee
日商東京威力科創股份有限公司
Tokyo Electron Limited
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    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
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Abstract

本發明之半導體裝置係具備絕緣層及配線層之半導體裝置，配線層之配線的線寬或高度至少一者為15nm以下，並具有Ni或Co為主成分之配線。

Description

半導體裝置、半導體裝置之製造方法
本發明係關於一種半導體裝置、半導體裝置之製造方法及半導體製造裝置，尤其係關於一種具有細線化後之配線的半導體裝置、該半導體裝置之製造方法及該半導體裝置之半導體製造裝置。
半導體裝置之細微化從以往以來便不斷進展。因此，半導體裝置所形成之配線亦會變細。配線變細時，電阻會增加。又，由於流通於配線之電流密度增加，故會容易產生電遷移(electromigration，以下記載為EM)。於是，便提案有使用較鋁(Al)之電阻要低，EM耐受性要高之銅(Cu)來作為配線材料(例如，參照專利文獻1)。
【專利文獻】
專利文獻1：日本特開2008-300568號公報(段落「0002」等)
然而，已知配線變細時，會增加電阻率(以下記載為電阻率)。此效果一般而言，已知具有細線效果。銅(Cu)雖在塊體(bulk)時之電阻率為1.8μΩ‧cm，較銀要低，但配線寬度在接近電子平均自由路徑之50nm以下時，此細線效果會變得明顯。這是因為配線之粒界與界面所產生之電子散射增加，而使得配線阻抗顯著增加之故。再者，伴隨著配線變細，「電子風」會變強而原子會移動，導致喪失EM耐受性，而有配線之可靠度變低的傾向。如此般，隨著配線的細線化，便無法無視於細線效果及可靠度的劣化。因此，便尋求一種在將配線細線化之時，其電阻較低、EM耐受性優異，且可靠性高的半導體裝置。
本發明乃有鑑於上述情事，其目的在於提供一種細線化後之配線的電阻較低、EM耐受性優異，且可靠度高之半導體裝置、半導體裝置之製造方法及半導體製造裝置。
本發明之半導體裝置係具備絕緣層及配線層之半導體裝置，其中該配線層之配線的線寬或高度至少一者為15nm以下，並具有Ni或Co為主成分之配線。
本發明之半導體裝置之製造方法係具備絕緣層及配線層之半導體裝置之製造方法，其具有於絕緣層表面形成線寬或高度至少一者為15nm以下，並具有Ni或Co為主成分之配線的配線層之工序。
本發明之半導體製造裝置係製造具備絕緣層及配線層之半導體裝置的半導體製造裝置，具備有：第1處理室，係於絕緣層表面形成以Ni或Co為主成分的障蔽層；第2處理室，於障蔽層上成長以Ni或Co為主成分的金屬層；搬送室，係連接第1、第2處理室，而保持於非氧化氛圍下；以及搬送機構，係配置於搬送室內，將半導體裝置從第1處理室朝第2處理室搬送。
依本發明，便可提供一種細線化後之配線的電阻較低之半導體裝置、半導體裝置之製造裝置及半導體製造裝置。
100‧‧‧半導體裝置
101,103‧‧‧層間絕緣膜
101b‧‧‧導孔
102,104‧‧‧配線
103a‧‧‧溝渠
103b‧‧‧導孔
105‧‧‧連通導體
200‧‧‧半導體製造裝置
210‧‧‧加載模組
211A~211C‧‧‧開門器
220A,220B‧‧‧加載互鎖室
212‧‧‧搬送機器人
213‧‧‧對位室
230‧‧‧搬送室
231‧‧‧搬送機器人
240A~240D‧‧‧處理室
250‧‧‧控制裝置
C‧‧‧收納容器
D‧‧‧外徑
G1~G6‧‧‧閘閥
GA,GB‧‧‧閘閥
H1,H2‧‧‧高度
HM‧‧‧遮罩
M2‧‧‧金屬層
S1,S2‧‧‧障蔽層
W‧‧‧半導體基板(晶圓)
W1,W2‧‧‧寬度
圖1為實施形態相關之半導體裝置之剖視圖。
圖2A為實施形態相關之半導體裝置之製造工序圖。
圖2B為實施形態相關之半導體裝置之製造工序圖。
圖2C為實施形態相關之半導體裝置之製造工序圖。
圖3為實施形態相關之半導體裝置之俯視圖。
圖4A為實施形態的變形例相關之半導體裝置之製造工序圖。
圖4B為實施形態的變形例相關之半導體裝置之製造工序圖。
圖4C為實施形態的變形例相關之半導體裝置之製造工序圖。
圖4D為實施形態的變形例相關之半導體裝置之製造工序圖。
圖4E為實施形態的變形例相關之半導體裝置之製造工序圖。
圖5係顯示實施例1之膜厚及電阻值測定結果之圖式。
圖6係顯示實施例2之膜厚及電阻值測定結果之圖式。
圖7係顯示實施例3之膜厚及電阻值測定結果之圖式。
(實施形態)
圖1為實施形態相關之半導體裝置100之構成圖。半導體裝置100特徵在於將寬度或高度至少一者為15nm(奈米)以下的配線102,104及外徑為15nm以下之連通導體105藉由以Ni(鎳)或Co(鈷)為主成分之金屬或合金來加以形成。實施例如後述般，在15nm以下，會因為細線效果而使得Cu(銅)的電阻率較Ni(鎳)或Co(鈷)要來的高。
如上述般，藉由將寬度或高度至少一者為15nm以下的配線及外徑為15nm以下之連通導體藉由以Ni(鎳)或Co(鈷)為主成分之金屬來加以形成，便可獲得配線之電阻較低的半導體裝置。以下，便參照圖1，來說明實施形態相關的半導體裝置100之構成。
半導體裝置100係形成於半導體基板W(以下稱為晶圓W)上。半導體裝置100係具備有層間絕緣層101、埋入於層間絕緣層101中所形成之配線102(含障蔽層S1)、層積於層間絕緣層101上之層間絕緣層103、埋入於層間絕緣層103中所形成之配線104(含障蔽層S2)、將配線102及配線104加以連接之連通導體105(含障蔽層S2)。
層間絕緣層101,103為例如SiO2膜、TEOS膜、Low-K膜等。另外，為了降低配線間的串擾(crosstalk)，層間絕緣層101,103較佳為Low-K膜。Low-K膜之材料有例如SiC、SiN、SiCN、SiOC、SiOCH、多孔矽(porous silica)、多孔甲基矽酸鹽(porous methylsilsesquioxane)、SiLK(商標)、BlackDiamond(商標)、聚亞芳(polyarylene)等。
配線102係以Ni或Co為主成分。配線102係埋入於選擇性地蝕刻層間絕緣層101所形成之溝渠(溝)101a來加以形成。配線102的寬度W1或高度H1至少一者為15nm以下。
配線104係以Ni或Co為主成分。配線104係埋入於選擇性地蝕刻層間絕緣層103所形成之溝渠103a來加以形成。配線104的寬度W2或高度H2至少一者為15nm以下。
連通導體105係以Ni或Co為主成分。連通導體105係埋入於選擇性地蝕刻層間絕緣層103所形成之導孔103b來加以形成，以將配線102及配線104加以電連接。連通導體105的外徑D為15nm以下。
(半導體裝置100的製造)
圖2A~圖2C係半導體裝置100之製造工序圖。以下，便參照圖2A~圖 2C，就半導體裝置100之製造方法加以說明。另外，以下的說明中，係從已經形成有層間絕緣層103之狀態來說明半導體裝置100之製造方法。
(第1工序：參照圖2A)
選擇性地蝕刻層間絕緣層103，來形成用以埋入配線104之溝渠103a及用以埋入連通導體105之導孔103b。
(第2工序：參照圖2B)
以CVD(Chemical Vapor Deposition)法、PVD(Physical Vapor Deposition)法、ALD(Atomic Layer Deposition)法、電解鍍覆法、或無電解鍍覆法、超臨界CO2成膜法或組合該等方法，來於包含溝渠103a及導孔103b之層間絕緣層103表面上形成以Ni或Co為主成分之障蔽層S2及金屬層M2。
障蔽層S2及金屬層M2的形成可以例如PVD法、ALD法或無電解鍍覆法來於包含溝渠103a及導孔103b之層間絕緣層103上形成障蔽層S2後，以CVD法或電解鍍覆法來形成金屬層M2，亦可以PVD法、CVD法、ALD法或無電解鍍覆法來形成障蔽層S2後，直接以PVD法、CVD法、ALD法或無電解鍍覆法來形成金屬層M2。
另外，為了抑制氧化，較佳係在非氧化氛圍，例如真空(低壓)氛圍下或還原氛圍下進行從障蔽層S2之形成至今數層M2之形成。為還原氛圍的情況，可以例如將氫(H2)氣體或一氧化碳(CO)氣體導入腔室內來實現。另外，依鐵鋼便覽所引用之埃林厄姆圖(Ellingham diagram)，在溫度200度時，為了形成Ni的還原氛圍，需要控制H2/H2O的分壓比為1/100以上，或CO/CO2的分壓比為1/1000以上。因此，在還原氛圍下進行從障蔽層S2之形成至今數層M2之形成的情況，較佳係將H2/H2O的分壓比為1/100以上，或CO/CO2的分壓比為1/1000以上。縱使為Co的情況，在溫度200度時，仍可以和Ni的情況同樣的分壓比來形成Co的還原氛圍。其他溫度中，只要基於埃林厄姆圖來設定適當分壓比即可。但是，對Ni使用較多CO時，會有形成有毒的Ni(CO)4的情況，故較佳是僅使用所需最小限度的CO量。
又，障蔽層S2及金屬層M2形成後，較佳係進行退火處理(熱處理)。此時，使用縱型爐等經時間來進行退火處理時，障蔽層S2及/或金屬層M2會有氧化之虞。因此，退火處理較佳係使用枚葉處理裝置在短時間下來進行。例如，除了枚葉式之電阻加熱處理裝置外，較佳係進行僅照射短時間之燈 光之RTP處理或僅照射短時間雷射光之雷射退火處理、僅照射短時間之LED(Light Emitting Diode)光之LED退火處理。又，藉由適當調整退火處理時間或退火溫度，便可以控制障蔽層S2及金屬層M2之主成分(Ni或Co)的結晶粒徑。
(第3工序：參照圖2C)
接著，藉由CMP(Chemical Mechanical Polishing)法，以研磨來去除層間絕緣層103上所形成之障蔽層S2及金屬層M2，來形成埋入於溝渠103a之配線104及埋入於導孔103b之連通導體105。另外，藉由CMP法研磨之晶圓W為了去除漿料等之殘渣乃進行了洗淨處理。
(半導體製造裝置200)
圖3為半導體製造裝置200之俯視圖。以下，便參照圖3，來說明製造半導體裝置100之半導體製造裝置200的構成。
半導體製造裝置200係具備有加載模組210、加載互鎖室220A,22B、搬送室230、複數處理室240A~240D、控制裝置250。
(加載模組210)
加載模組210係具備有複數開門器211A~211C、搬送機器人212、對位室213。開門器211A~211C會將為處理對象之晶圓W的收納容器C(例如)之門加以開啟/關閉。搬送機器人212係在收納容器C、對位室213、加載互鎖室220A,22B之間搬送晶圓W。
對位室213內係設有用以調整從收納容器C取出之晶圓W的缺口(或定向平面(orientation flat))位置與晶圓W之偏心的對位器(未圖示)。另外，以下說明中，缺口(或定向平面)位置與晶圓W的偏心係記載為對位。藉由搬送機器人212從收納容器C所搬出之晶圓W在對位室213經對位後，會被搬送至加載互鎖室220A(或220B)。開門器211A~211C、搬送機器人212、對位室213內的對位器係藉由控制裝置250來加以控制。
加載互鎖室220A,220B係設有真空泵(例如乾式泵)、洩漏閥，而構成為切換大氣氛圍及真空氛圍。加載互鎖室220A,220B係於加載模組210側具備用以搬入/搬出晶圓W之閘閥GA,GB。藉由搬送機器人212將晶圓W朝加載互鎖室220A,220B搬入/搬出之時，係在將加載互鎖室220A,220B成為大氣氛圍後，開啟閘閥GA,GB。閘閥GA,GB係藉由控制裝置250來加以控制。
(搬送室230)
搬送室230係具備有閘閥G1~G6、搬送機器人231。閘閥G1,G2係與加載互鎖室220A,220B之區隔閥。閘閥G3~G6係與處理室240A~240D之區隔閥。搬送機器人231係在加載互鎖室220A,220B及處理室240A~240D之間進行晶圓W之收授。
又，搬送室230係設有真空泵(例如乾式泵)、洩漏閥。通常，搬送室230內為真空氛圍，依需要(例如維修)而成為大氣氛圍。另外，為了實現高真空，亦可設有TMP(Turbo Molecular Pump)或Cryo泵。又，由於搬送室230內保持為還原氛圍，故亦可將氫氣體(H2氣體)導入至搬送室230內。此時，搬送室230內之H2/H2O的分壓比係以成為1/100以上之方式來將氫氣體導入。在氫氣體之導入時，考量到爆炸下限，亦可導入含有3%左右氫之Ar氣體。如前述般，亦可取代氫氣體而導入一氧化碳氣體來保持還原氛圍。一氧化碳氣體之導入時，與氫同樣地，考量到爆炸下限，亦可導入含有10%左右一氧化碳之Ar氣體。閘閥G1~G6及搬送機器人231係藉由控制裝置250來加以控制。
處理室240A為脫氣(degas)用腔室。處理室240A係藉由加熱器或燈來加熱晶圓W，以去除晶圓W表面所吸附之水分或有機物。
處理室240B為障蔽層形成用腔室。處理室240B會於為處理對象之晶圓W表面形成以Ni或Co為主成分之障蔽膜。處理室240B為例如PVD室、ALD室。
處理室240為成膜用腔室。處理室240C會於為處理對象之晶圓W表面形成以Ni或Co為主成分之金屬層。處理室240C為例如CVD室。
處理室240D為退火用腔室。為了防止在處理室240B,240C所成膜之障蔽層及金屬層氧化，處理室240D較佳係在短時間下進行退火處理。處理室240D例如除了枚葉式之電阻加熱處理裝置外，係進行僅照射短時間之燈光之RTP處理或僅照射短時間雷射光之雷射退火處理、僅照射短時間之LED(Light Emitting Diode)光之LED退火處理。又，藉由適當調整退火處理時間或退火溫度，便可以控制障蔽層S2及金屬層M2之主成分(Ni或Co)的結晶粒徑。又，亦可將氫(H2)氣體或一氧化碳(CO)氣體導入腔室240D，來在還原氛圍下進行退火處理。退火處理壓力，為了提高晶圓面內均勻性，可 適當選擇為133Pa以上，例如1330Pa下來進行等。
控制裝置250為例如電腦，係控制半導體製造裝置200之加載模組210、加載互鎖室220A,220B、搬送室230、處理室240A~240D以及閘閥GA,GB,G1~G6。
(以半導體製造裝置200之半導體裝置100的製造)
接著，就依半導體置造裝置200之半導體裝置100的製造加以說明。以下，參照圖2A、圖2B及圖3，就依半導體置造裝置200之半導體裝置100的製造加以說明。另外，以下的說明中，被搬送至半導體製造裝置200前之晶圓W上，係製造有如圖2A所示狀態之半導體裝置100。
亦即，以下說明的程序係在此溝渠103a及導孔103b埋入以Ni或Co為主成分之金屬層，而藉由連通導體105及配線102與連通導體105來形成電連接之配線104。
收納容器C會被搬送至半導體置造裝置200而載置於開門器211A~211C之任一者，藉由開門器211A~211C將收納容器C之蓋加以開啟。接著，藉由搬送機器人212從收納容器C將晶圓W取出，而朝對位室213搬送。對位室213中，會進行晶圓W的對位。
搬送機器人212會將對位後之晶圓W從對位室213取出，並搬送至加載互鎖室220A(或220B)。將晶圓W搬送至加載互鎖室220A(或220B)時，加載互鎖室220A(或220B)係大氣氛圍。
將晶圓W搬入後，加載互鎖室220A(或220B)的閘閥GA(或GB)便會關閉。之後，加載互鎖室220A(或220B)會被抽真空而成為真空氛圍。
加載互鎖室220A(或220B)成為真空氛圍後，閘閥G1(或G2)會開啟。晶圓W會藉由搬送機器人231朝非氧化氛圍，例如因H2氣體或CO氣體而成為還原氛圍之搬送室230內。晶圓W朝搬送室230內搬入後，閘閥G1(或G2)會關閉。
接著，閘閥G3會開啟，搬送機器人231會將晶圓W朝處理室240A內搬送。閘閥G3關閉後，處理室240A中會藉由加熱器或燈來將晶圓W加熱，以去除晶圓W表面所吸附之水分或有機物。
接著，閘閥G3會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G3關閉後，閘閥G4會開啟，搬送機器人231會將晶圓W朝處理 室240B內搬送。處理室240B中，會在含有溝渠103a及導孔103b之層間絕緣層103表面上形成有以Ni或Co為主成分之障蔽層S2(參照圖2B)。
接著，閘閥G4會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G4關閉後，閘閥G5會開啟，搬送機器人231會將晶圓W朝處理室240C內搬送。處理室240C中，會以填埋溝渠103a及導孔103b之方式，於障蔽層S2上形成以Ni或Co為主成分之金屬層M2(參照圖2B)。
接著，閘閥G5會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G5關閉後，閘閥G6會開啟，搬送機器人231會將晶圓W朝處理室240D內搬送。處理室240D中，會進行在處理室240B及240C所成膜之障蔽層S2及金屬層M2的退火處理。
接著，閘閥G6會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G6關閉後，閘閥G1(或G2)會開啟，搬送機器人231會將晶圓W朝加載互鎖室220A(或220B)內搬送。
閘閥G1(或G2)關閉後，加載互鎖室220A(或220B)會藉由CDA或N2而被通氣(VENT)。藉此，加載互鎖室220A(或220B)內便會從真空氛圍成為大氣氛圍。接著，閘閥GA(或GB)會開啟，搬送機器人212會將晶圓W收納回收納容器C內。
另外，當收納容器C內的所有晶圓W之處理結束時，收納容器C會藉由RGV(Rail Guided Vehicle)、OHV(Overhead Hoist Vehicle)、AGV(Automatic Guided Vehicle)等搬送機構(未圖示)搬送至CMP裝置(未圖示)。CMP裝置中，會藉由研磨去除層間絕緣層103上所形成之金屬層M2，以形成埋入於溝渠103a之配線104及埋入於導孔103b之連通導體105(參照圖2C)。藉由CMP法所研磨之晶圓W會進行為了去除漿料等殘渣之洗淨處理。
如以上般，此實施形態中，係以Ni或Co為主成分之金屬或合金來形成寬度或高度之至少一者為15nm以下之配線102,104。因此，與以往的Cu配線相比，可抑制配線之電阻為較低。又，係以Ni或Co為主成分之金屬或合金來形成外徑為15nm以下之連通導體105。因此，與以往使用Cu的連通導體相比，可抑制電阻為較低。
又，Ni、Co並不像Cu般擴散性較高。因此，不需要如Cu般注意在半導體製造裝置間之交叉污染。其結果，不需要如使用Cu時般地設置專用的 製造線，會增加工廠內半導體製造裝置之配置的自由度。又，由於不需要設置專用的製造線，故可抑制架構製造線時的投資額。
又，由於係在非氧化氛圍下，形成配線102,104及連通導體105，故可抑制Ni或Co之不必要的氧化。另外，Ni、Co會與氧或水分反應來於其表面形成氧化披膜而成為不動態。因此，在形成以Ni或Co為主成分之配線102,104或連通導體105的情況，會有配線之極表層的Ni或Co與層間絕緣層101,103所包含之氧或水分反應，而於配線與層間絕緣膜之界面形成不動態之氧化披膜(障蔽膜)的情況。由於此氧化披膜會成為防止層間絕緣膜所產生之氧或水分導致配線本體之氧化的障蔽，故不需要另外形成障蔽膜之程序。因此，便可期待程序之素簡化及成本的降低。再者，因不需要障蔽膜，故不會引起因障蔽膜本身之電阻率所導致之配線實效電阻率的上升，可將實效電阻率降低。
在不透過氧化披膜等來將配線102與連通導體105，及連通導體105與配線104之金屬彼此直接連接的情況，可期待抑制配線之電阻為較低。又，依情況，藉由形成氧化披膜，會透過氧化披膜來將配線102與連通導體105加以連接。此情況，由於會抑制配線102與連通導體105之界面的金屬原子之移動，故可期待提升電遷移(以下記載為EM)之耐受性。雖配線102與連通導體105之界面所形成之氧化披膜本來即為絕緣性，但由於為數nm以下而非常地薄，故應會因穿隧效果而流有電流。另外，當然亦可在層間絕緣層101與配線102之間、層間絕緣層103與配線104之間以及層間絕緣層103與連通導體105之間形成障蔽膜(如TiN、WN、Ti、TaN、Ta)。又，Ni及Co的熔點分別為1453℃、1459℃，係較Cu之熔點1083℃要高。因此，與以Cu為主成分之配線相比，以Ni或Co為主成分之配線應具有較高的EM耐受性。其他，亦具有所謂能提高之後熱處理時之溫度的效果。
另外，上述半導體製造裝置200中，係在處理室240A進行脫氣處理後，在處理室240B形成障蔽層S2，但亦可在半導體製造裝置200設置清潔用腔室，在處理室240A進行脫氣處理後，對晶圓W表面進行乾蝕刻，來去除晶圓W表面所形成之自然氧化膜。
(實施形態的變形例)
上述實施形態中，係藉由鑲崁(埋入)法，參照圖2A~圖2C來說明製造半 導體裝置100(圖1)之工序。此實施形態之變形例中，係就藉由減成(subtractive)法來製造半導體裝置100之方法加以說明。
圖4A~圖4E係實施形態相關之半導體裝置100之製造工序圖。以下，便參照圖4A~圖4E，就藉由減成法來製造半導體裝置100之製造工序加以說明，但與圖1及圖2A~圖2C所說明之構成為相同構成者則賦予相同符號並省略重複說明。
(第1工序：參照圖4A)
選擇性地蝕刻層間絕緣層101，以形成導孔101b。
(第2工序：參照圖4B)
以CVD法、PVD法、ALD法、電解鍍覆法、或無電解鍍覆法、超臨界CO2成膜法或組合該等方法，來於包含導孔101b之層間絕緣層101表面上形成以Ni或Co為主成分之障蔽層S2及金屬層M2。
障蔽層S2及金屬層M2的形成可以例如PVD法、ALD法或無電解鍍覆法來於包含導孔101b之層間絕緣層101表面上形成以Ni或Co為主成分之障蔽層S2後，以CVD法或電解鍍覆法來形成金屬層M2，亦可以PVD法、CVD法、ALD法或無電解鍍覆法來形成障蔽層S2後，直接以PVD法、CVD法、ALD法或無電解鍍覆法來形成金屬層M2。
另外，與實施形態同樣地，為了抑制氧化，較佳係在真空氛圍下或還原氛圍下進行障蔽層S2之形成至金屬層M2之形成。又，與實施形態同樣地，在形成障蔽層S2及金屬層M2後，較佳係進行退火處理(熱處理)。
(第3工序：參照圖4C)
接著，於金屬層M2上形成所欲圖案之遮罩HM。遮罩HM之材料為例如氮化矽素材(Si3N4)，或碳化矽素材(SiC)、TEOS等之氧化矽素材(SiO2)。
(第4工序：參照圖4D)
接著，進行乾蝕刻，形成導孔101b內之連通導體105，與連接至連通導體105之配線104。
(第5工序：參照圖4E)
接著，於層間絕緣層101及配線104上形成層間絕緣層103。
(以半導體製造裝置200之半導體裝置100的製造)
接著，就依半導體置造裝置200之半導體裝置100的製造加以說明。以 下，參照圖3及圖4A、圖4B，就依半導體置造裝置200之半導體裝置100的製造加以說明。另外，以下的說明中，被搬送至半導體製造裝置200前之晶圓W上，係製造有如圖4A所示狀態之半導體裝置100。
收納容器C會被搬送至半導體置造裝置200而載置於開門器211A~211C之任一者，藉由開門器211A~211C將收納容器C之蓋加以開啟。接著，藉由搬送機器人212從收納容器C將晶圓W取出，而朝對位室213搬送。對位室213中，會進行晶圓W的對位。
搬送機器人212會將對位後之晶圓W從對位室213取出，並搬送至加載互鎖室220A(或220B)。將晶圓W搬送至加載互鎖室220A(或220B)時，加載互鎖室220A(或220B)係大氣氛圍。
將晶圓W搬入後，加載互鎖室220A(或220B)的閘閥GA(或GB)便會關閉。之後，加載互鎖室220A(或220B)會被抽真空而成為真空氛圍。
加載互鎖室220A(或220B)成為真空氛圍後，閘閥G1(或G2)會開啟。晶圓W會藉由搬送機器人231朝非氧化氛圍，例如因H2氣體或CO氣體而成為還原氛圍之搬送室230內。晶圓W朝搬送室230內搬入後，閘閥G1(或G2)會關閉。
接著，閘閥G3會開啟，搬送機器人231會將晶圓W朝處理室240A內搬送。閘閥G3關閉後，處理室240A中會藉由加熱器或燈來將晶圓W加熱，以去除晶圓W表面所吸附之水分或有機物。
接著，閘閥G3會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G3關閉後，閘閥G4會開啟，搬送機器人231會將晶圓W朝處理室240B內搬送。處理室240B中，會在含有導孔101b之層間絕緣層101表面上形成有以Ni或Co為主成分之障蔽層S2(參照圖4B)。
接著，閘閥G4會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G4關閉後，閘閥G5會開啟，搬送機器人231會將晶圓W朝處理室240C內搬送。處理室240C中，會以填埋導孔101b之方式，於障蔽層S2表面上形成以Ni或Co為主成分之金屬層M2(參照圖4B)。
接著，閘閥G5會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G5關閉後，閘閥G6會開啟，搬送機器人231會將晶圓W朝處理室240D內搬送。處理室240D中，會進行在處理室240B及240C所成膜之 障蔽層S2及金屬層M2的退火處理。
接著，閘閥G6會開啟，搬送機器人231會將晶圓W朝搬送室230內搬送。閘閥G6關閉後，閘閥G1(或G2)會開啟，搬送機器人231會將晶圓W朝加載互鎖室220A(或220B)內搬送。
閘閥G1(或G2)關閉後，加載互鎖室220A(或220B)會藉由CDA或N2而被通氣(VENT)。藉此，加載互鎖室220A(或220B)內便會從真空氛圍成為大氣氛圍。接著，閘閥GA(或GB)會開啟，搬送機器人212會將晶圓W收納回收納容器C內。
另外，當收納容器C內的所有晶圓W之處理結束時，收納容器C會藉由RGV、OHV、AGV等搬送機構(未圖示)搬送至其他裝置，例如塗覆裝置、光微影裝置、成長(developer)裝置、蝕刻裝置、CVD裝置(均未圖示)，在形成所欲形狀之遮罩HM後(參照圖4C)，進行乾蝕刻，來形成導孔101b內之連通導體105及連接連通導體105之配線104(參照圖4D)。之後，於層間絕緣層101及配線104上形成層間絕緣層103(參照圖4E)。
如上述般，此實施形態之變形例係藉由減成法來製造半導體裝置100，故與鑲崁法相比，構成配線104之Ni或Co的結晶粒度會變大。此是因為鑲嵌法係將配線材料埋入預先形成之溝渠中，而配線材料之結晶成長乃依存於溝渠之寬度(受空間上限制)，相對於此，減成法並無此般空間上限制，而不會妨礙到退火時之配線材料的結晶成長。當結晶成長被促進而結晶粒界變少時，因粒界所產生之電子散射便會變少。因此，可期待配線的電阻會進一步地降低。又，可期待EM耐受性進一步地提升。再者，由於不需要形成有用以將配線104埋入於層間絕緣層103之溝渠(溝)，故可降低對層間絕緣層103之電漿傷害。其他的效果則與實施形態相關的半導體裝置100相同。
(其他實施形態)
以上，雖已就本發明實施形態加以說明，但本發明並不限定於上述實施形態，當然可有各種變形可能。在參照圖3所說明之半導體製造裝置200中，由於係假想為各處理室內的壓力係較大氣壓要低的真空裝置，故係以形成障蔽層S2之處理室240B為PVD腔室或ALD腔室，以形成金屬層M2之處理室240C為CVD腔室，但並不限於此。
可將無電解鍍覆裝置與電解鍍覆裝置加以連接，於無電解鍍覆裝置形成障蔽層S2後，再於電解鍍覆裝置形成金屬層M2。又，如所述般，亦可藉由PVD法、ALD法或無電解鍍覆法形成障蔽層S2後，藉由CVD法或電解鍍覆法來形成金屬層M2。另外，在進行上述變更的情況，較佳係構成為在非氧化氛圍下進行障蔽層S2之形成至金屬層M2之形成。
另外，就配線寬度及高度兩者超過15nm的部分，較佳係使用習知技術的Cu配線。Ni或Co為主成分之配線中，作為主成分之Ni或Co以外的含有元素除了這次檢討對象之Mo或W、Cu以外，舉出有可形成不動態披膜之元素，例如Al、Fe、Cr、Ti、Ta、Nb、Mn、Mg。另外，亦可使用Ni及Co所構成之合金，此情況之Ni及Co的含有比率可在0~100%之間適當地選擇。亦即，在NixCo1-x的情況，X的值為0~1。X=0時，Ni便為0%而Co為100%，X=0.5時，Ni與Co均為50%，X=1時，Ni便為100%而Co為0%。
又，Ni或Co為(強)磁性體，比Cu的比透磁率要高。因此，配線間距離較近時，應會有配線間串擾(crosstalk)的問題。在串擾會成為問題的情況，應考慮將形成配線之Ni或Co的結晶粒徑變小。藉由將結晶粒徑變小，可抑制Ni或Co的磁化，故可期待會抑制配線間的串擾。
此情況，係以金屬膜M2(參照圖2B、圖4B)會成為微結晶狀態或非結晶(非晶質)之方式來堆積Ni或Co。作為此般方法，有例如在堆積Ni或Co時，添加Si(矽)或B(硼)。Si(矽)或B(硼)係被稱為Glass Forming Atom，藉由添加與Ni或Co之大小為不同的原子，便可抑制Ni或Co的結晶化。
又，磁場中亦會堆積Ni或Co。藉由於磁場中堆積Ni或Co，可期待所堆積之Ni或Co之磁化方向的一致。另外，此情況，磁化方向會以相對於配線之長邊方向而平行之方式來形成磁場。在磁化方向相對於配線之長邊方向而平行的情況，可期待會減低串擾之影響。又，亦可在動作頻率高(例如1MHz以上)之元件配線使用Ni或Co。這是因為即便使用比透磁率高的材料，在動作頻率高的情況，磁化影響會變小。例如，Ni與Co的比透磁率分別為600μr、250μr，但依斯諾克(snoke)之極限線，已知比透磁率在數100μr左右的情況，頻率成為1MHz左右時透磁率會急速降低。另外，所謂斯諾克之極限線係指在以物性所決定之特定頻率附近會伴隨著損失的急速增加並透磁率急速減低的現象，此頻率係透磁率越高則越會成為低頻，而 一般而言，透磁率與極限頻率的乘積乃為固定(引用自陶瓷42(2007)p460)。
【實施例】
接著，舉出實施例，來就本發明進一步詳細說明。發明人等藉由於室溫下之濺鍍法以分別不同材料(Cu、Co、Mo、W、Ni)來將膜厚不同之複數金屬膜形成於TEOS(450nm)/Si基板上，並藉由4端子法來測量其片電阻(表面電阻率)。另外，使用XRF(X-ray Fluorescence Analysis)及TEM(Transmission Electron Microscope)來測量膜厚。從所得之片電阻及膜厚來算出各金屬膜之電阻率。選擇Co、Mo、W、Ni作為取代Cu材料的理由有3個：1.塊體時的電阻率較低，2.為EM耐受性之一指標的熔點較高，3.化學穩定性較高(酸化耐受性高，或表面為不動態化)。以下，就各實施例來加以說明。
(實施例1)
分別就Cu、Co、Mo、W、Ni形成膜厚不同之複數金屬膜後，測量個金屬膜之膜厚及電阻。膜厚係使用XRF來測量。
圖5係顯示實施例1之膜厚及電阻率之測量結果之圖式。另外，縱軸表示電阻率(μΩcm)，橫軸表示膜厚(nm)。如圖5所示，在膜厚較15nm要厚之區域中，Ni的電阻率較Cu的電阻率要高，但膜厚在15nm以下的區域中，得知Ni的電阻率會較Cu的電阻率要低。
(實施例2)
分別就Cu、Co、Mo、W、Ni形成膜厚不同之複數金屬膜後，於還原氛圍下進行400℃、30分鐘(間)之退火處理。另外，退火處理係使用包含有3%之氫(H2)氣體之氮(N2)氣體而於形成還原氛圍之狀態下進行。退火處理後，測量各金屬膜之膜厚及電阻。膜厚係使用XRF來測量。
圖6係顯示實施例2之膜厚及電阻率之測量結果之圖式。另外，縱軸表示電阻率(μΩcm)，橫軸表示膜厚(nm)。另外，此實施例2中，無法藉由4端子法來測量Cu的電阻率。這是因為因退火處理，Cu會凝聚(Cu的熔點較Ni或Co要低)，而Cu便無法保持薄膜狀態之故。因此，圖6因比較而顯示未經退火處理之Cu的膜厚及電阻率。
如圖6所示，在進行退火處理之情況，得知Co、Mo、W、Ni的電阻率整體均會變低。例如，得知膜厚為較15nm要厚的區域中，Ni的電阻率會與Cu的電阻率略同，膜厚在15nm以下的區域中，Ni的電阻率會較Cu的電阻 率要更低。又，就Co而言，膜厚在15nm以下的區域中，得知Co的電阻率會較Cu的電阻率要低。
(實施例3)
分別就Cu、Co、Mo、W、Ni形成膜厚不同之複數金屬膜後，測量各金屬膜之膜厚及電阻。膜厚係使用TEM來測量。
圖7係顯示實施例3之膜厚及電阻率的測量結果之圖式。另外，縱軸表示電阻率(μΩcm)，橫軸表示膜厚(nm)。如圖7所示，膜厚在24nm以下的區域中，得知Ni的電阻率會較Cu的電阻率要低。又，就Co而言，膜厚在15nm以下的區域中，得知Co的電阻率會與Cu的電阻率略相同。
(考察結果)
從上述實施例1~3之結果，得知使用於線寬或高度之至少一者為15nm以下的配線之材料，Ni或Co(有退火處理)係較Cu、W、Mo要來的優異。此次結果之理由，應該是Ni、Co的結晶粒徑較Cu、W、Mo要大的可能性；Ni、Co的結晶配向性較Cu、W、Mo要一致的可能性；Ni、Co中，因不動態披膜之形成而抑制了內部氧化的可能性。此次實驗並非是實際上形成有配線，而是使用金屬薄膜來進行實驗，薄膜電阻上升之主因在於表面或界面之影響會隨薄膜化而相對地變強，而有電子散射增加的情事，此和微細配線中之電阻上升的主因相同。
本發明之半導體裝置、半導體裝置之製造方法及半導體製造裝置由於可提供細線化後之配線的電阻較低之半導體裝置、半導體裝置之製造方法及半導體製造裝置，故具有產業上的可利用性。

Claims (14)

  1. 一種半導體裝置，係具備絕緣層及配線層之半導體裝置，其中該配線層之配線的線寬或高度至少一者為15nm以下，並具有由Ni或Co或NiCo合金所構成之配線；該配線層之配線中，寬度及高度超過15nm之配線係由Cu為主成分的金屬所構成。
  2. 如申請專利範圍第1項之半導體裝置，其係透過該絕緣層而層積有該配線層，並進一步具備有連接該配線層之配線的連通導體；該連通導體直徑為15nm以下，並由Ni或Co或NiCo合金所構成。
  3. 如申請專利範圍第1或2項之半導體裝置，其中該Ni或該Co之平均粒度(grain size)為15nm以上。
  4. 一種半導體裝置之製造方法，係具備絕緣層及配線層之半導體裝置之製造方法，其具有於該絕緣層表面形成線寬或高度至少一者為15nm以下，並具有由Ni或Co或NiCo合金所構成之配線以及寬度及高度超過15nm，且由Cu為主成分的金屬所構成之配線的該配線層之工序。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中該配線層係在非氧化氛圍中所形成。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中該非氧化氛圍為真空氛圍或還原氛圍。
  7. 如申請專利範圍第4至6項中任一項之半導體裝置之製造方法，其更具備有熱處理該配線層之工序。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中該熱處理為RTP處理、雷射退火處理，或利用LED之加熱處理。
  9. 如申請專利範圍第7項之半導體裝置之製造方法，其中該熱處理係以枚葉式之退火裝置來進行。
  10. 如申請專利範圍第4至6項中任一項之半導體裝置之製造方法，其中在形成該配線層之工序前，係進一步具有藉由加熱來進行該絕緣層之脫氣(degas)處理的工序。
  11. 如申請專利範圍第4至6項中任一項之半導體裝置之製造方法，其具有：將該絕緣層選擇性地蝕刻來形成凹部之工序；於包含該凹部之該絕緣層的表面形成由Ni或Co或NiCo合金所構成的金屬層之工序；以及將除了該凹部而形成於該絕緣層表面之該金屬層去除，來形成該配線之工序。
  12. 如申請專利範圍第4至6項中任一項之半導體裝置之製造方法，其具有：於該絕緣層表面形成由Ni或Co或NiCo合金所構成的金屬層之工序；以及將該金屬層選擇性地蝕刻以形成該配線之工序。
  13. 如申請專利範圍第11項之半導體裝置之製造方法，其中形成該金屬層之工序係具有：於該絕緣層表面形成由Ni或Co所構成的障蔽層之工序；以及於該障蔽層上成長由Ni或Co或NiCo合金所構成的該金屬層之工序。
  14. 如申請專利範圍第4至6項中任一項之半導體裝置之製造方法，其中該配線係藉由CVD法、PVD法、ALD法、電解鍍覆法或無電解鍍覆法、超臨界CO2成膜法或該等之組合來加以形成。
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