JP2009038114A - 半導体集積回路の設計方法，設計装置および製造方法 - Google Patents

Abstract

【課題】ウェーハ内のチップ間ばらつきを解決してチップ歩留まりの向上を図る。
【解決手段】プロセスばらつきのデータベースを作成するステップ（Ｓ８，Ｓ９）と、前記作成されたデータベースからウェーハ上のプロセスばらつきを算出するステップ（Ｓ３Ａ）と、前記算出されたプロセスばらつきから、配線抵抗および配線容量のＲＣ定数を算出するステップ（Ｓ３Ｂ）と、前記ウェーハ上のプロセスばらつきに応じた配線幅を算出して配置するステップ（Ｓ３Ｃ）と、を備えるように構成する。
【選択図】図１１

Description

本発明は、半導体集積回路の設計方法，設計装置および製造方法に関し、特に、１枚のウェーハ内に多数の半導体集積回路を形成する半導体集積回路の設計方法，設計装置および製造方法に関する。

近年、半導体集積回路（ＬＳＩ）に代表されるデジタルシステムは、通常、同期回路が用いられ、クロック信号（同期制御信号）に同期した動作を行っている。また、大規模なシステムでは、分割された複数のシステムに対してクロック発生回路から出力されたクロック信号を供給して同期させている。さらに、細分化されたブロックに対してクロック信号を分配するようになっている。

ところで、ＬＳＩを高速化するには、通常、クロック信号の動作周波数を高くすることが行われる。しかしながら、動作周波数を高くすると、クロック信号の位相のずれ（スキュー）がクロックの周期に対して無視できない値になって回路の誤動作が生じることにもなる。

従って、同期型のデジタルシステムにおいて、クロックのスキューをできるだけ小さくすることは重要な課題の１つであり、必要に応じて同期のタイミングを調整する必要がある。しかしながら、配線遅延は、設計段階では評価することができないため、素子の配置・配線後でないと評価を行うことができない。

図１は従来の半導体集積回路の一例を概略的に示すブロック図である。
図１に示されるように、従来の半導体集積回路１０は、基板１１に対して、複数の論理回路セル１２，１３および１４が形成され、これらの論理回路セルが配線２１，２２および２３で接続された構造となっている。

具体的に、論理回路セル１２は、例えば、デジタルシステムを含む半導体集積回路におけるクロック信号（同期制御信号）を発生するクロック発生回路を含むクロック発生セルであり、また、論理回路セル１３および１４は、例えば、所定のデータ信号が入力および出力されるフリップフロップ回路を有するＦＦセルである。

そして、論理回路セル（クロック発生セル）１２で発生したクロック信号は、配線２１および２２を介して論理回路セル１３に分配され、同様に、配線２１および２３を介して論理回路セル１４に分配される。

すなわち、上記の配線２１，２２および２３は、クロック信号を分配するクロック分配線に相当し、また、上記の論理回路セル１３および１４は、所定の論理回路を有する論理回路セルであると共に、クロック発生セル１２で発生したクロック信号が分配されるクロック分配セルでもある。

図１において、配線２２および２３は、それぞれ配線２１から分岐するように形成されているが、配線２１から配線２２へ分岐する分岐点は、配線２１から配線２３へ分岐する分岐点よりもクロック発生セル１２に近くなっている。

すなわち、クロック分配セル１４にクロック信号が分配されるための配線（クロック分配線）の長さは、クロック１３にクロック信号が分配されるための配線の長さよりも長くなっている。

従って、図１の半導体集積回路において、配線遅延の影響により、クロック分配セル１４では、クロック分配セル１３に対するクロック信号の位相のずれ（スキュー）が発生することになる。ここで、上記の配線遅延は、配線の抵抗値Ｒと配線の寄生容量Ｃの積により算出され、ＲＣ遅延とも称される。

上述した配線遅延によるスキューの発生は、高速で動作する高性能の半導体集積回路においては特に深刻な問題となる場合がある。例えば、半導体集積回路を高速動作させるためにクロック信号の動作周波数を高くすると、スキューがクロックの周期に対して無視できない値になり、回路の誤動作が生じる懸念が大きくなってしまう。

また、近年の半導体集積回路（ＬＳＩ）では、配線が微細化される傾向にあるため、配線の抵抗（Ｒ）が大きくなり、その結果、配線遅延の影響が大きくなっている。さらに、配線を微細化する場合には、半導体集積回路の製造上の問題における配線の形状等のばらつきも大きくなる傾向にあり、配線遅延のばらつきの問題も拡大することになる。

図２は従来の半導体集積回路の設計方法における処理の一例を示すフローチャートである。

図２に示されるように、従来の半導体集積回路の設計方法は、半導体集積回路を構成する論理回路セルの設計を行う論理設計工程Ｓ１と、複数の論理回路セルを接続する配線（配置配線）の設計を行う配線設計工程Ｓ３とを有している。

すなわち、論理設計工程Ｓ１で設計・配置された複数の論理回路セルは、配線設計工程Ｓ３で設計された配線で接続されて、半導体集積回路の概略が設計されることになる。

ここで、論理設計工程Ｓ１は、複数の論理回路セルの合成（個々のセル設計）工程Ｓ１Ａ、複数の論理回路セルの配置の設計工程Ｓ１Ｂ、並びに、スキュー検証（クロック信号分配のタイミング検証）工程Ｓ１Ｃを有している。

まず、セルの合成工程Ｓ１Ａにおいて、半導体集積回路を構成する個々の論理回路セルの設計（合成）が行われる。なお、合成される論理回路セルの中には、前述したクロック発生セル１２に相当するセルや、クロック分配セル１３および１４に相当するセルが含まれる。

次に、セルの配置の設計工程Ｓ１Ｂに進んで、上記の複数の論理回路セルの配置の設計が行われる。すなわち、工程Ｓ１Ｂにおいて、複数の論理回路セルのレイアウトの設計が行われる。

さらに、スキュー検証工程Ｓ１Ｃに進んで、上記の論理回路セルの配置におけるスキューを検証（算出）する。このとき、工程Ｓ１Ｃにおいて、後の工程で設計される配置配線の長さを考慮せずに論理回路セルのレイアウトによる距離の関係を用いてスキューを概算する。

そして、工程Ｓ２に進んで、スキューが十分に小さくなっているかどうかを判別する。工程Ｓ２において、スキューが十分に小さくなっていないと判別されると、セルの配置の設計工程Ｓ１Ｂに戻って前述した処理を行い、逆に、スキューが十分に小さくなっていると判別されると、配線設計（配置配線の設計）工程Ｓ３に進んで、配置された複数の論理回路セルを接続する配線（配置配線）の設計を行う。なお、設計される配線の中には、図１を参照して説明した配線２１，２２および２３に相当するクロック分配線が含まれる。

次に、スキュー検証（クロック信号分配タイミング検証）工程Ｓ４において、論理回路セルを、配線（クロック分配線）で接続した場合のスキューを検証（算出）する。このとき、工程Ｓ４では、配置配線の長さを考慮して、すなわち、クロック分配線の配線遅延の影響を考慮してスキューが算出される。

さらに、工程Ｓ５に進んで、スキューが実用上十分な値かどうか（回路の動作上十分に小さくなっているかどうか）を判別する。工程Ｓ５において、スキューが実用上十分に小さくなっていないと判別されると、配線設計工程Ｓ３に戻って前述した処理を行い、逆に、スキューが実用上十分に小さくなっている（スキューが回路の動作上問題にならない程度に十分に小さくなっている）と判別されると、デバイス製造データ作成工程Ｓ６に進む。

デバイス製造データ作成工程Ｓ６では、デバイス作成のためのデータを作成し、さらに、半導体装置の製造工程Ｓ７に進んで、そのデータに対応した半導体集積回路を製造する。

ところで、図２から明らかなように、上述した従来の半導体集積回路の設計方法において、論理設計工程Ｓ１では配線遅延の影響が分からないため、正確なスキューの検証は配線設計工程Ｓ３の後、すなわち、配置配線（クロック分配線）の設計後に行っている。

しかしながら、前述したように、例えば、配線（クロック分配線）が微細化されることで配線遅延の影響が大きくなると、配線の取り回しを変更しただけでは、スキューを十分に小さくすることができない場合が生じてしまう。

すなわち、工程Ｓ５において、スキューが実用上十分に小さくなっていないと判別された場合、配線設計工程Ｓ３ではなく、論理設計工程Ｓ１（例えば、セルの配置の設計工程Ｓ１Ｂ）まで戻って処理を行う必要が生じてしまう（バックアノテーション：図２中の破線）。そして、このようなバックアノテーションが発生すると、設計期間のロスが生じるため半導体集積回路の設計（製造）のコストが上昇することになってしまう。

なお、上述したスキューの問題を解決する方法としては、例えば、半導体集積回路に所定の回路（例えば、遅延回路）を付加してスキューの調整を図る方法が提案されている。しかしながら、半導体集積回路に対してスキュー調整のための何らかの回路を付加する方法は、半導体集積回路を複雑化・大型化するものであり、半導体集積回路を小型化・高集積化する上で問題になる。

ここでの設計方法は、主としてＦＦ回路のスキューの検証を示したが、設計後の検証では、ＦＦ回路に限らなくてもよく、例えば、ロジック回路やＳＲＡＭ回路等を用いても同様の設計フローとすることができる。

図３〜図６は一般的なダマシン法による処理を説明するための図であり、半導体集積回路の製造方法を、順を追って示している。なお、図３〜図６の説明において、先に説明した部分には同一の符号を付して説明を省略する場合がある。

まず、図３に示す工程では、従来から行われている方法を用いて、例えば、Ｓｉ等の半導体よりなる基板３０１に対して、ＭＯＳトランジスタ３０３を含む以下の構造を形成する。

ＭＯＳトランジスタ３０３は、基板３０１の表層部に形成されたシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜３０２により画成される活性領域（素子形成領域）に形成されている。

ＭＯＳトランジスタ３０３は、基板３０１上のゲート絶縁膜３０３Ｉ上に形成されたゲート電極３０３Ｇを有し、さらに、ゲート絶縁膜３０３Ｉを挟んで対向するソース領域３０３Ｓ、ドレイン領域３０３Ｄを有するように構成される。また、ＭＯＳトランジスタ３０３を覆うように、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜３０４、および、ＳｉＯＣからなる厚さ５０ｎｍの保護膜３０６が積層されている。

保護膜３０６および層間絶縁膜３０４を貫通するビアホール内には、ドレイン領域３０３Ｄに接続されるタングステン（Ｗ）からなる導電プラグ３０５Ｂが形成され、また、導電プラグ３０５Ｂとビアホールの内面との間には、ＴｉＮからなる厚さ２５ｎｍのバリアメタル層３０５Ａが配置されている。

さらに、保護膜３０６の上には、低誘電率絶縁材料からなる層間絶縁膜３１０が形成され、層間絶縁膜３１０に形成された溝部には、導電プラグ３０５Ｂに接続されるＣｕよりなる配線３１１が形成されている。また、配線３１１の周囲には、Ｃｕの拡散を防止するためのＴａを含むバリア膜３１１Ｂが形成されている。

以上の構造は、例えば、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。

次に、図４に示す工程において、層間絶縁膜３１０の上に、キャップ膜３２０、層間絶縁膜３２１、エッチングストッパ膜３２２、および、層間絶縁膜３２３を順に積層する。

キャップ膜３２０は、例えば、酸化シリコン（ＳｉＯ）膜と炭化シリコン（ＳｉＣ）膜との２層構造を有し、合計の厚さは２０〜７０ｎｍである。エッチングストッパ膜３２２は、例えば、ＳｉＣや窒化シリコン（ＳｉＮ）で形成され、その厚さは２０〜７０ｎｍである。これらの膜は、例えば、ＣＶＤ法で成膜することができる。

層間絶縁膜３２１および３２３は、有機系または無機系の低誘電率絶縁材料で形成され、その厚さは３００〜７００ｎｍである。無機系の低誘電率絶縁材料としては、例えば、ポーラスシリカやＳｉＯＣが挙げられ、また、有機系低誘電率絶縁材料としては、例えばザ・ダウ・ケミカル・カンパニー製のＳｉＬＫ（登録商標）を用いることができる。これらの材料は、構成元素としてＳｉおよびＯを含んでいる。

さらに、図５に示す工程において、層間絶縁膜３２１にビアホール３２４Ｈを形成すると共に、層間絶縁膜３２３に溝部３２５Ｈを形成するために、例えば、フォトリソグラフィ法を用いたマスクパターンを使用してパターンエッチングを行う。なお、ビアホール３２４Ｈおよび溝部３２５Ｈの形成は、どちらを先に行ってもよい。

ここで、ビアホール３２４Ｈの平断面の寸法（幅）は、例えば、０．０６〜０．１μｍであり、溝部３２５Ｈの最小幅は、例えば、０．０６μｍである。ビアホール３２４Ｈおよび溝部３２５Ｈは、例えば、ＳｉＯ膜とＳｉＣ膜との２層を含む膜をハードマスクとするＣＦ系のエッチングガスを用いたドライエッチングにより形成することができる。また、溝部３２５Ｈは、エッチングストッパ膜３２２の上面まで達し、また、ビアホール３２４Ｈは、配線３１１の上面まで達する。

なお、層間絶縁膜３２３をパターンエッチングして溝部３２５Ｈを形成する場合、溝部３２５Ｈと共に溝部３２５Ｈの底部から起立する構造体をパターンエッチングにより形成している。また、図３中のｗ１およびｔ１は、１層目の配線工程を経た時の配線幅および配線高さを示している。

ところで、従来、予め複数の検出されたウェーハ上のチップ（ＬＳＩ）の位置に応じたプロセスばらつきを求め、そのプロセスばらつきに応じた半導体製造装置のパターンを選択して描画を行うことにより、遅延時間の最悪値を小さくすると共に、最良値を大きくしてＬＳＩの設計を容易にしたものが提案されている（例えば、特許文献１参照）。

また、従来、対象配線の周囲に存在する配線を含めてばらつき条件を考慮に入れた配線構造を生成し、この配線構造から配線容量を計算することで製造工程のばらつきを考慮した配線容量を抽出し、精度の高い遅延解析を行うことが可能な回路シミュレーション技術も提案されている（例えば、特許文献２参照）。

さらに、従来、液晶表示装置等の表示装置におけるガラス基板に対して低抵抗の配線層を形成する技術に関するものではあるが、銅めっき層の平均結晶粒径と比抵抗の関係を、比抵抗が増大する主な要因が結晶粒界での散乱によるとするモデル式により近似させる技術も提案されている（例えば、特許文献３参照）。

なお、従来、金属（銅）の抵抗率のサイズ効果に関する考察も行われていた（例えば、非特許文献１〜３参照）。

特開２００４−０６３８１５号公報 特開２００１−２６５８２６号公報 特開２００６−０２４７５４号公報 A. F. Mayadas et al., "Electrical-Resistivity Model for Polycrystalline Films: the Case of Arbitrary Reflection at External Surfaces", Phys. Rev. B1(1970), PP.1382-1389 E.H. Sondheimer, "The Influence of a Transverse Magnetic Field on the Conductivity Thin Metallic Films", Phys. Rev. 80(1950), pp.401-406 W. Steinhogl et al., "Comprehensive study of the resistivity of copper wires with lateral dimensions of 100 nm and smaller", J. Appl. Phis. 97, 023706(2005)

近年、ＬＳＩ製造プロセスの微細化に伴って、配線遅延は素子の遅延よりも大きくなりつつあり、遅延に対する配線の問題がクローズアップされてきている。また、微細化が進むのに従って、製造ばらつきの問題も拡大してきている。特に、周波数の増加と共に、チップ内のクロックスキューやタイミング調整は、さらに複雑さを増してきている。

一方、ＬＳＩはウェーハプロセスにより製造されるが、ウェーハの大口径化も製造プロセスの面内ばらつきの拡大に拍車をかけている。そのため、ウェーハの面内プロセスばらつきに対する設計マージンから外れるチップが多くなり、チップの収率も悪化している。その反面、設計マージンを大きくすると、チップの所望の性能が見込めなくなってしまうという問題も生じている。

また、上述した特許文献１に記載された技術によれば、予め様々なプロセスばらつきを想定した回路設計を事前に行わなければならず、プロセスの数が多くなれば、ばらつきの組み合わせも膨大な数となるため、事前に回路設計を行う作業時間も非常に長時間となっている。すなわち、特許文献１に記載された技術は、実際に最適なパターンが選択される回路の数が少ないわりに、事前に費やす作業時間が長時間となって時間的なロスが大きいといった問題がある。

本発明は、上述した従来技術が有する課題に鑑み、ウェーハ内のチップ間ばらつきを解決してチップ歩留まりを向上させた半導体集積回路の設計方法，設計装置および製造方法の提供を目的とする。

本発明の第１の形態によれば、プロセスばらつきのデータベースを作成するステップと、前記作成されたデータベースからウェーハ上のプロセスばらつきを算出するステップと、前記算出されたプロセスばらつきから、配線抵抗および配線容量のＲＣ定数を算出するステップと、前記ウェーハ上のプロセスばらつきに応じた配線幅を算出して配置するステップと、を備えることを特徴とする半導体集積回路の設計方法が提供される。

本発明の第２の形態によれば、プロセスばらつきのデータベースを作成するデータベース作成手段と、前記作成されたデータベースからウェーハ上のプロセスばらつきを算出するプロセスばらつき算出手段と、前記算出されたプロセスばらつきから、配線抵抗および配線容量のＲＣ定数を算出するＲＣ定数算出手段と、前記ウェーハ上のプロセスばらつきに応じた配線幅を算出して配置する配線幅算出配置手段と、を備えることを特徴とする半導体集積回路の設計装置が提供される。

本発明の第３の形態によれば、前工程のウェーハ内パターン寸法を測定する工程と、前記測定されたウェーハ内パターン寸法からＲＣ定数を計算する工程と、次工程のパターン寸法を、前記計算されたＲＣ定数が一定となるようにプロセス条件を選定する工程と、を備えることを特徴とする半導体集積回路の製造方法が提供される。

本発明によれば、ウェーハ内のチップ間ばらつきを解決してチップ歩留まりを向上させた半導体集積回路の設計方法，設計装置および製造方法を提供することができる。

本発明に係る半導体集積回路の設計方法，設計装置および製造方法の実施例を詳述する前に、本発明の原理を概略的に説明する。

まず、本発明は、製造工程中のプロセス寸法のばらつき（プロセスばらつき）を測定し、その測定されたプロセスばらつきからＲＣ定数をもとめ遅延計算を行い、遅延が同じになるように次の工程で寸法制御を行う。

また、本発明は、ウェーハ内に形成される複数の回路のパターン寸法のばらつき（ウェーハ内パターン寸法ばらつき）を測定し、その測定されたウェーハ内パターン寸法ばらつきからＲＣ定数を求めて遅延計算を行い、遅延が同じになるように配線幅を設定する。

さらに、本発明は、配線形状にばらつきが生じた場合の遅延計算に、例えば、銅配線の抵抗計算モデルを用いて抵抗計算を行う。

図７〜図１０は本発明に係る半導体集積回路の設計方法を概略的に説明するための図であり、配線の断面形状が変化した場合を示している。ここで、図８〜図１０は、ウェーハを上方から見た状態におけるウェーハ内の配線幅分布，ウェーハ内の配線高さ分布および遅延時間の分布を概念的に示している。なお、図８〜図１０では、ウェーハ内の各位置に対して数値を記載するために横に広がった形状として描かれているが、実際のウェーハはほぼ円形形状となっているのはいうまでもない。

まず、標準的なプロセス条件を使用した場合、図７（ｂ）に示されるように、配線幅Ｗと配線高さ（厚み）Ｔは、ウェーハ面内の全ての位置で一定にならなければならないが、実際に製造される半導体集積回路において、図７（ｂ）のような配線は、例えば、ウェーハの中心部分［Ｉ］と周辺部分［III］との間の部分［II］だけでしか形成することができない。

さらに、実際に製造される半導体集積回路において、ウェーハの中心部分［Ｉ］では、例えば、図７（ａ）に示されにように、配線幅Ｗが狭く（Ｗ−ΔＷ）なり、また、ウェーハの周辺部分［III］では、図７（ｃ）に示されにように、配線幅Ｗが広く（Ｗ＋ΔＷ）なる。

ここで、図７（ａ）に示されるように、配線幅Ｗが狭まると、配線抵抗が増大するが、隣接する配線間の距離が広がるため配線間容量は小さくなる。一方、図７（ｃ）に示されるように、配線幅Ｗが広がって配線高さＴが低くなると、配線幅Ｗが広がることで配線抵抗が低くなった分、配線間の距離が狭まって配線容量が増大する。

図８および図９は、１枚のウェーハ内における配線幅Ｗの分布および配線高さＴの分布を示している。本発明によれば、配線幅Ｗが広ければ配線高さＴを低く（図７（ａ）参照）し、逆に、配線幅Ｗが狭ければ配線高さＴを高く（図７（ｃ）参照）する。なお、図８の配線幅分布は、ウェーハの各位置における配線幅をｎｍで示したものであり、その平均値は８３．９［ｎｍ］である。また、図９の配線高さ分布は、ウェーハの各位置における配線高さをｎｍで示したものであり、その平均値は１４１．１［ｎｍ］である。

すなわち、製造工程中、例えば、エッチング後の面内分布としてウェーハの各位置により図８に示すような配線幅分布が生じる。この図８に示すような配線幅分布は、製造工程上、一般的に生じ得るものであり、製造装置によっては、その分布を改善することが困難な場合も多々存在する。

本発明では、例えば、図８に示すような配線幅分布を、例えば、次のＣＭＰの配線研磨工程において、ウェーハの中心部分［Ｉ］部で配線高さＴが高く（Ｔ＋ΔＴ）なるように、且つ、ウェーハの周辺部分［III］で配線高さＴが低く（Ｔ−ΔＴ）なるようにＣＭＰ条件を設定して配線研磨を実行して１層目の配線工程を終了する。

これにより、図９に示されるように、ウェーハの中心部分［Ｉ］で配線高さＴが高くなり、ウェーハの周辺部分［III］で配線高さＴを低くなり、その結果、配線の断面積Ｓは、図７（ａ），図７（ｂ）および図７（ｃ）の形状（断面形状）に示されるように、ウェーハの位置に関わらずほぼ一定となる。

次に、遅延計算により配線遅延時間を計算すると、遅延分布は、配線高さや配線幅の分布ほどひどくならない。これは、配線のＲＣ遅延は、容量×抵抗により、配線幅および配線高さの変動に対してお互いを相殺することになるため、図７（ａ），図７（ｂ）および図７（ｃ）といった配線の形状に関わらずＲＣ遅延時間が等しくなる条件が存在するためである。

すなわち、図１０に示されるように、ウェーハの位置に関わらず、遅延時間の分布をほぼ一定にすることができる。なお、図１０に示す遅延時間の分布は、ウェーハの各位置における１ｍｍの配線の遅延時間をｐｓで示したものであり、その平均値は１８２．１［ｐｓ］である。

このように、本発明を適用することにより、配線の形状が異なったとしても遅延時間はほとんど変わらないためチップ間の性能を実質的に同じにすることができる。

以下、本発明に係る半導体集積回路の設計方法，設計装置および製造方法の実施例を、添付図面を参照して詳述する。

図１１は本発明に係る半導体集積回路の設計方法における処理の一例を示すフローチャートである。

図１１と前述した図２との比較から明らかなように、図１１に示す本実施例の半導体集積回路の設計方法は、概略、新たにプロセスばらつきのデータベースを作成するための工程Ｓ８およびＳ９を追加すると共に、図２に示す従来の半導体集積回路の設計方法における工程Ｓ３（配置配線工程）をプロセスばらつき算出工程Ｓ３Ａ，ＲＣ計算工程Ｓ３Ｂおよび配置配線工程Ｓ３Ｃを備える工程Ｓ３’に変更して、工程Ｓ５（スキューが実用上十分な値かどうかを判別する工程）を削除したものである。なお、以下の説明では、工程Ｓ１，Ｓ２，Ｓ４，Ｓ６およびＳ７は、実質的に図２を参照して説明したものと同様なので詳細な説明は省略する。

まず、図１１に示されるように、本実施例の半導体集積回路の設計方法は、半導体集積回路を構成する複数の論理回路セルの設計に係る論理設計工程Ｓ１と、該複数の論理回路セルを接続する配線（配置配線）の設計を行う配線設計工程Ｓ３’とを有している。

すなわち、図２を参照して説明した従来の半導体集積回路の設計方法と同様の論理設計工程Ｓ１で設計・配置された複数の論理回路セルが、配線設計工程Ｓ３’で設計された配線（配置配線）で接続され、半導体集積回路の概略が設計されるようになっている。

本実施例の配線設計工程Ｓ３’、並びに、新たに追加されたプロセスばらつきのデータベースを作成するための工程（構成）Ｓ８およびＳ９について説明する。配線設計工程Ｓ３’は、プロセスデータベース（Ｓ９）と繋がっており、このプロセスデータベースＳ９は、配線工程のプロセス（例えば、フォトプロセス、エッチングプロセス、メタルデポジションプロセス、ＣＭＰプロセスおよび層間膜デポジションプロセス）Ｓ８のプロセスばらつきを示すデータベースである。

ここで、配線工程のプロセスＳ８では、例えば、事前にウェーハにおける各チップのフォトプロセスやエッチングプロセス等のプロセスデータが収集され、プロセスデータベースＳ９が作成されるようになっている。

すなわち、プロセスデータベースＳ９には、配線工程の配線高さや幅等のウェーハポジションの情報が既にデータベースとして存在しており、配線工程のプロセスＳ８における個々のユニットのプロセスにより事前に収集された、例えば、図７〜図１０を参照して説明したようなウェーハ面内の配線幅分布やＣＭＰ後の配線高さ分布等が含まれている。

そして、例えば、論理設計後に配置配線をする場合、中心条件での配線幅で配置配線を行うが、このとき同時にウェーハ面内での配線高さ分布や配線幅分布を盛り込んで配線抵抗を計算し、配置配線工程に与える。ここで、配線幅は、ＲＣ定数がウェーハ面内で一定となるように配線幅の設計値を計算してＣＡＤデータに受け渡しする。なお、ウェーハ面内の配線幅は、ＲＣ定数が一定となるように与えられるために、各チップで異なっている。

図１２および図１３は本発明に係る半導体集積回路の設計方法における処理の他の例を示すフローチャートである。なお、図１２は、実質的に、前述した図２を参照して説明したものと同様なので、その説明は省略する。

すなわち、本実施例は、半導体集積回路の製造工程（配線の製造工程）Ｓ７において、配線幅や配線高さを補正するものである。このときの配線パターンのマスク設計値は、ウェーハ面内で同一のもの（図１１を参照して説明したような補正を行わない配線の製造工程に対応したもの）とし、各ユニットプロセスでは事前にプロセス条件とウェーハ面内のＣＤ（Critical Dimension）値の結果をデータベース化しているものとする。

すなわち、例えば、エッチング工程Ｓ７４の検査工程でＣＤ値を測定したところ、前述した図８に示すようなウェーハの周辺ほど配線幅が太くなるような結果となった場合、このＣＤデータ（プロセスデータＳ７５）からＲＣ定数を計算すると共に次のＣＭＰ工程Ｓ７７でＲＣ定数が一定となるような配線高さを算出して補正データ（ＲＣ計算・補正データＳ７６）を作成する。

そして、ＣＭＰ工程Ｓ７７において、作成された補正データ（Ｓ７５）に従って、ＣＭＰ処理を行う。すなわち、図８に示すような配線幅分布のデータから図９に示すような配線高さ分布のデータ（補正データ）を作成し、その配線高さ分布のデータとなるようなＣＭＰ条件をデータベースから選択して研磨を行う。具体的に、ウェーハの中心部分の配線高さが高く周辺部分の配線高さが低くなるように補正してＣＭＰ処理を行う。

以上の説明は、エッチング工程Ｓ７４によるウェーハの各位置における配線幅の違い（配線幅分布）をその後のＣＭＰ工程Ｓ７７において補正する場合であるが、例えば、フォト工程Ｓ７１における配線高さ分布をその後のエッチング工程Ｓ７４で補正する場合、或いは、ＣＭＰ工程Ｓ７７における配線高さ分布をその後の工程（例えば、層間膜デポジション工程）により補正する場合も同様である。なお、上述したプロセスデータＳ７５およびＲＣ計算・補正データ７６は、それぞれプロセスデータＳ７２，Ｓ７８およびＲＣ計算・補正データ７３，７９に対応する。さらに、抵抗率の算出方法は、配線高さ依存性や配線幅依存性のモデルを用いて行うこともできるのはもちろんである。

このように、各処理工程間の補正をＲＣ定数の計算結果から割り出してプロセス条件を選択することで、ウェーハ面内の各位置におけるチップ性能をほぼ同一とすることができる。

次に、具体的なＲＣ定数の計算方法を説明する。配線抵抗の計算方法は、例えば、銅の抵抗率の配線幅や配線高さに依存するサイズ効果を盛り込んでいる。近年のＬＳＩ配線は、配線幅が細くなると急激に抵抗率が上昇し、最近では、配線幅が０．１μｍ以下になってバルク抵抗率の２倍程度にまで達している。

このようなサイズ効果が顕著な領域では、ウェーハ面内の配線高さや配線幅のプロセス変動によって抵抗率の変化率が大きくなるため、通常のシート抵抗で想定した抵抗値と大きくずれることになる。そこで、配線高さや配線幅が変化した場合の抵抗率を正確に求める必要が出てくる。

ところで、銅（金属）の抵抗率モデルは、例えば、前述した非特許文献１および２により報告されており、また、この抵抗率モデルを配線に応用することは、例えば、前述した非特許文献３により報告されている。

図１４は本発明で用いる銅の抵抗率モデルを説明するための図である。
図１４に示されるように、サイズ効果は、電子の表面散乱（式のｐ）と粒界散乱（式のＲ）とに別けられるが、本発明者達は、粒界散乱に影響を与える銅の粒径は配線高さでも変動することを見出した。

ダマシン法では、粒径（ｄ）は、配線幅と共に狭くなり、同時に、配線高さによっても変わる。モデル式において、本発明者達の実験では、配線幅が細い場合の粒界散乱の成分は抵抗率上昇分の約半分程度あることが分かっている。従って、粒界パラメータを正確に用いることは非常に重要である。

この粒界散乱のパラメータを新たにモデル化し、これまで報告された抵抗のモデルに組み込むことにより、これまで予測不可能だった配線抵抗率の予測を精度良く求めることができる。

すなわち、ＲＣ定数を算出する場合、例えば、銅の抵抗計算に電子の粒界散乱と表面散乱のモデル、並びに、配線の幅および高さの変動に応じた粒径モデルを用いることが好ましい。

なお、以上の説明では、配線として銅を用いたダマシン構造の配線に基づいて説明したが、配線は必ずしもダマシン構造の銅配線に限定されるものではないのはもちろんである。

図１５は本発明が適用される半導体集積回路の設計プログラムを記録した媒体の例を説明するための図である。図１５において、参照符号１０は半導体集積回路の設計処理装置（コンピュータ）、２０はプログラム（データ）提供者、そして、３０は可搬型記録媒体を示している。

本発明は、例えば、図１５に示すような処理装置１０に対するプログラム（データ）として与えられ、処理装置１０により実行される。処理装置１０は、プロセッサを含む演算処理装置本体１１、および、演算処理装置本体１１に対してプログラム（データ）を与え或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）１２等を備える。処理装置１０に提供されたプログラムは、ローディングされて処理装置１０のメインメモリ上で実行される。

プログラム提供者２０は、プログラムを格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））２１を有し、例えば、インターネット等の回線を介してプログラムを処理装置１０に提供し、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたは磁気ディスクや磁気テープといった可搬型記録媒体３０を介して処理装置１０に提供する。本発明に係る半導体集積回路の設計プログラムを記録した媒体は、上記の処理装置側メモリ１２、回線先メモリ２１、および、可搬型記録媒体３０等の様々なものを含むのはいうまでもない。

以上、本発明を適用することにより、ウェーハ内のチップ歩留まりを向上させることができ、例えば、プロセスばらつきが大きくてプロセス条件を緩くしなければならず、チップの性能向上が望めなかった場合でも、ＲＣ両方のプロセスばらつき特性を利用することによりチップ性能を向上させることが可能となる。このように、本発明によれば、ウェーハ内のチップ歩留まりが向上すると共に、チップ（半導体集積回路）の性能を向上させることができ、さらに、それらに要する時間を短縮することができる。

本発明は、１枚のウェーハ内に多数の半導体集積回路を形成する半導体集積回路の設計および製造に適用することができ、特に、スキューに対する要求がシビアな半導体集積回路を高い歩留まりで製造するための半導体集積回路の設計および製造に対して幅広く適用することができる。

従来の半導体集積回路の一例を概略的に示すブロック図である。 従来の半導体集積回路の設計方法における処理の一例を示すフローチャートである。 一般的なダマシン法による処理を説明するための図（その１）である。 一般的なダマシン法による処理を説明するための図（その２）である。 一般的なダマシン法による処理を説明するための図（その３）である。 一般的なダマシン法による処理を説明するための図（その４）である。 本発明に係る半導体集積回路の設計方法を概略的に説明するための図（その１）である。 本発明に係る半導体集積回路の設計方法を概略的に説明するための図（その２）である。 本発明に係る半導体集積回路の設計方法を概略的に説明するための図（その３）である。 本発明に係る半導体集積回路の設計方法を概略的に説明するための図（その４）である。 本発明に係る半導体集積回路の設計方法における処理の一例を示すフローチャートである。 本発明に係る半導体集積回路の設計方法における処理の他の例を示すフローチャート（その１）である。 本発明に係る半導体集積回路の設計方法における処理の他の例を示すフローチャート（その２）である。 本発明で用いる銅の抵抗率モデルを説明するための図である。 本発明が適用される半導体集積回路の設計プログラムを記録した媒体の例を説明するための図である。

符号の説明

１０ 処理装置
１１ 演算処理装置本体
１２ 処理装置側メモリ
２０ プログラム（データ）提供者
２１ プログラムを格納する手段（回線先メモリ）
３０ 可搬型記録媒体

Claims (6)

1. プロセスばらつきのデータベースを作成するステップと、
   前記作成されたデータベースからウェーハ上のプロセスばらつきを算出するステップと、
   前記算出されたプロセスばらつきから、配線抵抗および配線容量のＲＣ定数を算出するステップと、
   前記ウェーハ上のプロセスばらつきに応じた配線幅を算出して配置するステップと、を備えることを特徴とする半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法において、
   前記配線は、銅を用いたダマシン構造の配線であることを特徴とする半導体集積回路の設計方法。
3. 請求項２に記載の半導体集積回路の設計方法において、
   前記データベースを作成するステップは、前記配線の幅および高さに関するデータベースを作成することを特徴とする半導体集積回路の設計方法。
4. 請求項２に記載の半導体集積回路の設計方法において、
   前記ＲＣ定数を算出するステップは、
   銅の抵抗計算に電子の粒界散乱と表面散乱のモデル、並びに、前記配線の幅および高さの変動に応じた粒径モデルを用いることを特徴とする半導体集積回路の設計方法。
5. プロセスばらつきのデータベースを作成するデータベース作成手段と、
   前記作成されたデータベースからウェーハ上のプロセスばらつきを算出するプロセスばらつき算出手段と、
   前記算出されたプロセスばらつきから、配線抵抗および配線容量のＲＣ定数を算出するＲＣ定数算出手段と、
   前記ウェーハ上のプロセスばらつきに応じた配線幅を算出して配置する配線幅算出配置手段と、を備えることを特徴とする半導体集積回路の設計装置。
6. 前工程のウェーハ内パターン寸法を測定する工程と、
   前記測定されたウェーハ内パターン寸法からＲＣ定数を計算する工程と、
   次工程のパターン寸法を、前記計算されたＲＣ定数が一定となるようにプロセス条件を選定する工程と、を備えることを特徴とする半導体集積回路の製造方法。

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