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JP2010118556A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2010118556A JP2008291475A JP2008291475A JP2010118556A JP 2010118556 A JP2010118556 A JP 2010118556A JP 2008291475 A JP2008291475 A JP 2008291475A JP 2008291475 A JP2008291475 A JP 2008291475A JP 2010118556 A JP2010118556 A JP 2010118556A
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insulating film
groove
layer
carrier
semiconductor device
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JP2008291475A
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Shigeaki Ikeda
成明 池田
Hidesuke Kaya
秀介 賀屋
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Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
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Abstract

【課題】耐圧特性の向上とオン抵抗の低減とが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】ＭＩＳ型ＨＥＭＴ１は、支持基板１０上に形成されたＩＩＩ族窒化物半導体よりなるキャリア走行層１２と、キャリア走行層１２上に形成されたＩＩＩ族窒化物半導体よりなるキャリア供給層１３と、キャリア供給層１３上に形成されたソース電極２２ｓおよびドレイン電極２２ｄと、キャリア供給層１３上に形成された絶縁膜（１４、１５）と、絶縁膜（１４、１５）上に形成されたゲート電極２１と、を備え、絶縁膜（１４、１５）は、ソース電極２２ｓとドレイン電極２２ｄとで挟まれた領域に形成され、溝ｔ１５の断面形状は、上部開口が底面よりも幅広な断面形状が逆台形状の部分を有しており、ゲート電極２１は、少なくとも溝ｔ１５の底面からドレイン電極２２ｄ側の絶縁膜（１４、１５）上にかけて形成されている。
【選択図】 図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に窒化ガリウム（ＧａＮ）系半導体材料を用いた半導体装置および半導体装置の製造方法に関する。
従来、窒化ガリウム（ＧａＮ）系電子デバイスは、砒化ガリウム（ＧａＡｓ）系の材料に比べてバンドギャップエネルギーが大きく、しかも耐熱性が優れ高温での動作が可能である。このような利点が存在するため、近年では、ＧａＮ系の半導体材料、特にＧａＮ／ＡｌＧａＮ（窒化ガリウムアルミニウム）系半導体材料を用いた半導体装置の開発が進められている。
また近年では、ゲートリーク電流を低減することを目的として、ＧａＮ／ＡｌＧａＮ系半導体材料を用いたトランジスタのゲート構造に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開発されている（例えば以下に示す特許文献１参照）。
特開平１１−２６１０５２号公報
ところで、近年におけるＧａＮ系半導体材料を用いたラテラル型の半導体素子として、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造を備えているものが存在する。このＨＥＭＴ構造を有するＧａＮ系半導体素子（以下、単にＧａＮ系ＨＥＭＴという）は、ヘテロ接合界面付近に発生する２次元電子ガスをキャリアとして利用することが可能であるため、オン抵抗の低減が可能である。また、ＧａＮ系ＨＥＭＴは、そのゲート構造にショットキー電極を用いているため、耐圧特性の向上が可能である。なお、オン抵抗とは、動作時におけるソース・ドレイン間の抵抗を指す。
ただし、ショットキー電極は、その構造上、ゲートリーク電流がＭＩＳ構造の半導体素子と比べて高いため、比較的高い耐圧特性が要求される半導体素子にＧａＮ系ＨＥＭＴを用いることが困難であるという問題が存在した。
また、ＧａＮ系ＨＥＭＴでは、ゲート・ドレイン間における電流コラプスの影響が増大し、オン抵抗が増大すると、ドレイン電流が大幅に低減してしまうという問題が存在する。
このような問題を解決する方法としては、上述した特許文献１が開示するところこのＭＩＳ構造をＧａＮ系ＨＥＭＴに適用することが考えられる。しかしながら、特許文献１が開示する構造では、ゲート・ドレイン間における電流コラプスの影響を十分に改善するには至っていない。このため従来のＧａＮ系ＨＥＭＴでは、近年のパワートランジスタ等で要求される程度の高耐圧特性および低オン抵抗を実現することができなかった。
そこで本発明は、上記の問題に鑑みてなされたものであり、耐圧特性の向上とオン抵抗の低減とが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
かかる目的を達成するために、本発明による半導体装置は、支持基板上に形成されたＩＩＩ族窒化物半導体よりなるキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層よりもバンドギャップエネルギーが大きなＩＩＩ族窒化物半導体よりなるキャリア供給層と、キャリア供給層とオーミック接触するソース電極およびドレイン電極と、前記キャリア供給層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、を備え、前記絶縁膜が、前記ソース電極と前記ドレイン電極とで挟まれた領域に形成された第１溝を含み、前記第１溝が、上部開口が底面よりも幅広な断面が逆台形状の形状を有し、前記ゲート電極が、少なくとも前記第１溝の底面から前記ドレイン電極側の前記絶縁膜上にかけて形成されていることを特徴としている。
上記した本発明による半導体装置は、前記絶縁膜は、前記キャリア供給層上に形成され、前記ソース電極と前記ドレイン電極との間に開口部が形成された第１絶縁膜と、少なくとも前記開口部によって露出された前記キャリア供給層上面を覆う第２絶縁膜と、を含み、前記第１溝は、少なくとも溝の底面が前記開口部内に形成された前記第２絶縁膜表面により形成されることを特徴としている。
上記した本発明による半導体装置は、前記第１溝が、溝両側面と底面とのなす角度がそれぞれ９０度以上であることを特徴としている。
上記した本発明による半導体装置は、前記絶縁膜が、少なくとも前記第１溝の底部が窒化膜であることを特徴としている。
上記した本発明による半導体装置は、前記絶縁膜上に形成された層間絶縁膜と、前記ソース電極と接触し、且つ、一部が前記層間絶縁膜上であって前記ゲート電極上方に延在する電極と、を備えたことを特徴としている。
上記した本発明による半導体装置は、前記第１溝がキャリア走行層内部に達しており、前記キャリア走行層が、キャリア走行層自体の上側部分に形成された第２溝を備え、前記第１溝が、第１溝自体の下部に前記第２溝を含むことを特徴としている。なお、本発明において、第１溝のキャリア走行層内部に位置する溝部を第２溝とする。第２溝は、第１溝がキャリア走行層内部に達している場合において形成される。従って、前記第１溝がキャリア走行層内部に達せず、キャリア走行層の表面に接して形成される場合は、第１溝には第２溝を含まず、溝は第１溝からなることになる。
また、本発明による半導体装置の製造方法は、キャリア走行層と前記キャリア走行層上のキャリア供給層と、前記キャリア走行層とオーミック接触するソース電極およびドレイン電極とを備えた支持基板の前記キャリア供給層上に第１溝を備えた絶縁膜を形成する絶縁膜形成工程と、少なくとも前記第１溝の底面から前記ドレイン電極側の前記絶縁膜上にかけてゲート電極を形成するゲート電極形成工程と、を含み、前記第１溝が、前記ソース電極と前記ドレイン電極とで挟まれた領域に形成され、前記第１溝の上部開口が、底面よりも幅広な断面が逆台形状の形状を有することを特徴としている。
上記した本発明による半導体装置の製造方法は、前記絶縁膜形成工程が、前記キャリア供給層上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記ソース電極と前記ドレイン電極とで挟まれた前記第１絶縁膜に前記キャリア供給層を露出させる開口部を形成する開口部形成工程と、前記第１絶縁膜上および前記開口部表面を覆う第２絶縁膜を形成する第２絶縁膜形成工程と、を含み、前記第１溝が、前記開口部内に形成された前記第２絶縁膜表面が形成する溝であることを特徴としている。
上記した本発明による半導体装置の製造方法は、前記絶縁膜形成工程が、前記キャリア供給層上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、前記ソース電極と前記ドレイン電極との間の前記第２絶縁膜に前記第１絶縁膜を露出させる開口部を形成する開口部形成工程と、を含み、前記第１溝が、前記開口部内の側面と前記第１絶縁膜上面とが形成する溝であることを特徴としている。
上記した本発明による半導体装置の製造方法は、前記第１溝が、ウェットエッチングにより前記絶縁膜の少なくとも一部を除去することで形成された溝であることを特徴としている。
上記した本発明による半導体装置の製造方法は、前記絶縁膜形成工程が、前記開口部形成工程で形成された前記開口部下に、前記キャリア走行層自体の上側部分まで到達する第２溝を形成する溝形成工程を含み、前記第１溝が、第１溝自体の下部が前記第２溝より構成されていることを特徴としている。
本発明によれば、キャリア走行層とキャリア供給層とが積層されたＨＥＭＴ構造の半導体装置において、ゲート電極下にゲート絶縁膜が介在する所謂ＭＩＳ構造を備えているため、優れた高温動作特性と低オン抵抗による大きな駆動電流とを実現できるＨＥＭＴ構造の半導体装置においてＭＩＳ構造による電流コラプスとゲートリーク電流との低減を図ることが可能となる。また、本発明による半導体装置は、ゲート電極がドレイン電極側へ延在した所謂ゲートフィールドプレート構造を備えているため、電流コラプスの更なる低減を図ることが可能となり、よりオン抵抗を低減することが可能となる。さらに、本発明による半導体装置は、溝（第１溝）の断面形状が上方に広がった逆台形状の形状を有しているため、これに形成されるゲート電極の角部に生じる電界集中を低減することが可能となり、この結果、絶縁破壊による素子の破損を抑制して耐圧特性をより向上することが可能となる。さらにまた、本発明によれば、上記のような効果を奏することが可能な半導体装置の製造方法を実現することができる。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらにまた、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
＜実施の形態１＞
以下、本発明の実施の形態１によるＧａＮ系半導体材料を用いた半導体装置としてのＭＩＳ型ＨＥＭＴ１を図面と共に詳細に説明する。
（構成）
図１は、本実施の形態によるＭＩＳ型ＨＥＭＴ１の概略構造を示す断面図である。なお、図１では、ゲート長方向（チャネル長方向ともいう）に沿い且つ支持基板１０に垂直な面でＭＩＳ型ＨＥＭＴ１を切断した場合の断面構造を示す。
図１に示すように、ＭＩＳ型ＨＥＭＴ１は、支持基板１０と、支持基板１０上のキャリア走行層１２と、支持基板１０とキャリア走行層１２との間に配置されたバッファ層１１と、キャリア走行層１２上のキャリア供給層１３と、キャリア供給層１３上に離間して配置されたソース電極２２ｓおよびドレイン電極２２ｄと、ソース電極２２ｓおよびドレイン電極２２ｄを覆い且つソース電極２２ｓとドレイン電極２２ｄとの間に形成された開口部ａ１４を備えるパッシベーション膜１４と、パッシベーション膜１４上面および開口部ａ１４内表面を覆うゲート絶縁膜１５と、少なくとも開口部ａ１４内のゲート絶縁膜１５表面が形成する溝ｔ１５の底面上に形成されたゲート電極２１と、を備える。また、ＭＩＳ型ＨＥＭＴ１は、ゲート絶縁膜１５上にゲート電極２１を覆うように形成された層間絶縁膜１６を備える。さらに、ＭＩＳ型ＨＥＭＴ１は、ソース電極２２ｓを層間絶縁膜１６上に電気的に引き出すフィールドプレート（ＦＰ）電極２３を備える。
この構成において、支持基板１０には、例えばシリコン（１１１）基板を用いることができる。ただし、これに限定されず、例えばサファイア基板や炭化シリコン（ＳｉＣ）基板や酸化マグネシウム（ＭｇＯ）基板や酸化亜鉛（ＺｎＯ）基板など、上層にキャリア走行層１２（あるいはバッファ層１１）を結晶成長可能な基板であれば如何なるものを用いてもよい。
キャリア走行層１２は、例えばドーパントとしての不純物を含まない所謂アンドープのＧａＮ層を用いることができる。ただし、これに限定されず、例えばＡｌＧａＮやＩｎＧａＮなど、後述するキャリア供給層１３よりもバンドギャップエネルギーの小さなＩＩＩ族窒化物半導体よりなる層であれば、如何なるものを用いてもよい。
キャリア供給層１３は、例えばドーパントとしての不純物を含まない所謂アンドープのＡｌＧａＮ層を用いることができる。ただし、これに限定されず、例えばｎ型の不純物をドーパントとして含むＡｌＧａＮやＢＡｌＧａＮやＩｎＢＡｌＮなど、上述したキャリア供給層１３との組合せに応じて種々変形することが可能である。
以上のように、キャリア走行層１２上面に、このキャリア走行層１２よりもバンドギャップエネルギーの大きな半導体よりなるキャリア供給層１３を接合することで、この接合面をヘテロ接合界面とすることができる。この結果、図１に示すように、ヘテロ接合界面付近のキャリア走行層１２に２次元電子ガス２ＤＥＧが発生する。本実施の形態によるＭＩＳ型ＨＥＭＴ１は、この２次元電子ガス２ＤＥＧをキャリアとして利用することが可能であるため、例えばＦＥＴ等と比較して低いオン抵抗を実現することが可能である。
また、バッファ層１１は、支持基板１０とキャリア走行層１２との密着性を確保するための層である。このバッファ層１１には、例えば窒化アルミニウム（ＡｌＮ）膜などを用いることができる。ただし、これに限定されず、例えばＡｌＮ薄膜とＧａＮ薄膜とが交互に成膜された積層膜など、支持基板１０とキャリア走行層１２とに用いた材料に応じてその構成材料および層構造を適宜変更することが可能である。
キャリア供給層１３上あるいはキャリア走行層に接する低抵抗層上には、キャリア供給層１３とオーミック接触するソース電極２２ｓおよびドレイン電極２２ｄが所定の距離を隔てて配置される。ソース電極２２ｓおよびドレイン電極２２ｄは、キャリア供給層１３とオーミック接触する導電体を用いて形成されることが好ましい。オーミック接触可能な導電体を用いることで、ＭＩＳ型ＨＥＭＴ１のソース・ドレイン間の抵抗を低減することができ、よりオン抵抗を低減することが可能となる。このような電極材料としては、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）との合金などが存在する。ただし、この合金や他のオーミック接触する金属等に限定されず、キャリア供給層１３との接合面に形成される抵抗が十分に小さい導電体材料であれば、如何なるものを用いてもよい。また、ソース電極２２ｓおよびドレイン電極２２ｄの低抵抗化を目的として、これらの上層に例えばタングステン（Ｗ）膜などを形成しても良い。
また、キャリア供給層１３上には、ソース電極２２ｓおよびドレイン電極２２ｄを覆うように、パッシベーション膜１４が形成される。このパッシベーション膜１４には、例えばシリコン酸化物（ＳｉＯ２）を用いて形成することができる。ただし、これに限定されず、例えばシリコン窒化物（ＳｉＮ）や、この他、酸化ガリウム（Ｇａ２Ｏ３）やハフニウム酸化物（ＨｆＯ２）やハフニウム珪化酸化窒化物（ＨｆＳｉＯＮ）やアルミナ（Ａｌ２Ｏ３）やジルコニウム酸化物（ＺｒＯ）等の高誘電体材料など、種々の絶縁体材料を用いて形成することが可能である。なお、例えばパッシベーション膜１４を屈折率が２．０〜２．２程度のＳｉＮ膜で構成した場合、パッシベーション膜１４下の半導体層（キャリア走行層１２およびキャリア供給層１３）における電流コラプスを低減するという効果が得られるため、より好ましい。
また、ソース電極２２ｄとドレイン電極２２ｄとの間に位置するパッシベーション膜１４（第１絶縁膜）の一部には、上述したように、キャリア供給層１３を露出させる開口部ａ１４が形成される。開口部ａ１４の断面形状は、例えば下部開口から上部開口にかけて広がった逆台形状の形状をしている。ここで、開口部ａ１４の両側面のなす角度は、９０度程度以上であることが好ましく、さらには、１３５度以上にすることが望ましい。これにより、開口部ａ１４内に形成されたゲート絶縁膜１５（第２絶縁膜）の表面である側面および底面により形成された溝ｔ１５を、同じく溝ｔ１５の両側面と底面とのなす角度が９０度程度以上の上方に大きく広がった断面が逆台形状の形状とすることが可能となる。また、この角度を１３５度以上とすると、電界集中を低減できるなどの点においてさらに効果的である。
ゲート絶縁膜１５は、少なくともパッシベーション膜１４の開口部ａ１４によって露出されるキャリア供給層１３上面を覆うように形成される。なお、ゲート絶縁膜１５は、図１に示すように、開口部ａ１４側面およびパッシベーション膜１４上面上に延在していてもよい。このゲート絶縁膜１５は、例えば２．０〜２．２程度の比較的高い屈折率を有するＳｉＮで形成することが好ましい。キャリア供給層１３上の絶縁膜（１４、１５）に形成された溝ｔ１５の少なくとも底部を屈折率が２．０〜２．２程度のＳｉＮで形成されたゲート絶縁膜１５とすることで、電流コラプスによるドレイン電流の低減を抑制することができるため、より低いオン抵抗を実現することが可能となる。ただし、これに限定されず、例えば屈折率が２．０〜２．２程度でないＳｉＮや、この他、ＳｉＯ２や上述したような高誘電体材料など、種々の絶縁体材料を用いて形成してもよい。
また、パッシベーション膜１４の開口部ａ１４内にゲート絶縁膜１５を形成することで、開口部ａ１５内には、ゲート絶縁膜１５表面によって溝ｔ１５が形成される。この溝ｔ１５は、上述したように、両側面と底面のなす角度が９０度程度以上という上方に大きく広がった断面が逆台形状の形状を有している。溝ｔ１５の形状をこのようにすることで、溝ｔ１５の底面からドレイン電極２２ｄ側のゲート絶縁膜１５上に形成されるゲート電極２１によって素子が大型化されることを抑制しつつ、溝ｔ１５の角部によってゲート電極２１に形成される角部に生じる電界集中を低減することが可能となり、この結果、絶縁破壊による素子の破損を抑制し、耐圧特性を向上することが可能となる。なお、より好ましい形状は、溝ｔ１５の各側面とパッシベーション膜１４上面とがなす角度（テーパ角）が１５０度程度となる形状である。ただし、本発明はこれに限定されず、溝ｔ１５によって後述するゲート電極２１に形成される角部に生じる電界集中を十分に低減することが可能な角度であれば種々変形することができる。すなわち、溝ｔ１５側面と底面とのなすテーパ角は９０度より大きければよく、特に１３５度以上であることが望ましい。
パッシベーション膜１４の開口部ａ１４内におけるゲート絶縁膜１５上には、ゲート電極２１が形成される。このように本実施の形態によるＭＩＳ型ＨＥＭＴ１は、キャリア走行層１２およびキャリア供給層１３が形成する半導体層（Ｓ）上にゲート絶縁膜１５（Ｉ）が配置され、さらにゲート絶縁膜１５（Ｉ）上にゲート電極２１（Ｍ）が配置された、いわゆるＭＩＳ構造を有している。この構造により、電流コラプスによる影響とゲートリーク電流とを低減することができるため、耐圧特性の向上とオン抵抗の低減とを実現することが可能となる。また、本実施の形態では、上述のように溝ｔ１５のテーパ角が９０度より大きいため、ゲート電極２１に形成される角部に生じる電界集中が低減されている。
ゲート電極２１は、例えばチタン（Ｔｉ）や白金（Ｐｔ）や金（Ａｕ）などの比較的電気伝導度の大きな導電体を用いて形成することが好ましい。本実施の形態では、下層から順にＴｉ膜とＰｔ膜とＡｕ膜とＴｉ膜とが積層された多層構造の導電体膜を用いる。
また、ゲート電極２１は、開口部ａ１４内からドレイン電極２２ｄ側のゲート絶縁膜１５上にかけて形成されたフィールドプレート（ＦＰ）部分２１ａを含んでいる。このＦＰ部分２１ａを備えることで、動作時にＦＰ部分２１ａ下へ駆動電圧による電界を発生させることが可能となるため、電流コラプスによる影響を低減し、より大きなドレイン電流を実現することが可能となる。
ゲート電極２１が形成されたゲート絶縁膜１５上は、例えば層間絶縁膜１６により覆われる。層間絶縁膜１６は、キャリア走行層１２とキャリア供給層１３とよりなる半導体層に形成された半導体素子（本実施の形態ではＨＥＭＴ）と上層の素子あるいは配線等とを電気的に分離するための層である。この層間絶縁膜１６は、例えばＳｉＯ２で形成することができる。ただし、これに限定されず、例えばＳｉＮなど、種々の絶縁体材料を用いて形成することが可能である。
また、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、キャリア供給層１３上のソース電極２２ｓを層間絶縁膜１６上に引き出すためのＦＰ電極２３を備える。ＦＰ電極２３は、層間絶縁膜１６とゲート絶縁膜１５とパッシベーション膜１４とを貫通するコンタクト部分２３ｂおよび層間絶縁膜１６上に形成されたフィールドプレート（ＦＰ）部分２３ａを含んでなる。ＦＰ部分２３ａは、少なくとも一部がゲート電極２１上方にまで延在する。これにより、サージ電流などの比較的大きな電流がソース電極２２ｓ側へ流れ込んだ場合でも、ゲート・ソース間に生じる電位差を緩和することができ、この結果、耐圧特性を向上させることが可能となる。なお、ＦＰ電極２３は、例えばＡｌなどの金属または合金を用いて形成することができる。ただし、これに限定されず、種々の導電体材料を用いて形成してもよい。
以上のように、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、キャリア供給層１３上にパッシベーション膜１４（例えば第１絶縁膜に相当）とゲート絶縁膜１５（例えば第２絶縁膜に相当）とからなる絶縁膜が形成される。また、この絶縁膜におけるソース電極２２ｓとドレイン電極２２ｄとで挟まれた領域には、上部開口が底面よりも幅広な断面の形状が逆台形状の溝ｔ１５が形成されており、この溝ｔ１５の底部からドレイン電極２２ｄ側の絶縁膜上にかけてゲート電極２１が形成されている。このような構成を備えることで、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、優れた高温動作特性と大きな駆動電流とを実現できるＨＥＭＴ構造の半導体装置において、ＭＩＳ構造による電流コラプスとゲートリーク電流との低減を図り、且つ、ゲートフィールドプレート構造による電流コラプスの更なる低減を図ることが可能であるため、更なる耐圧特性の向上とオン抵抗の低減とを実現することが可能となる。また、溝ｔ１５側面のテーパ角が９０度以上であるため、ゲート電極２１の角部に生じる電界集中を低減することが可能となり、この結果、絶縁破壊による素子の破損を抑制して耐圧特性をより向上させることが可能となる。
（製造方法）
次に、本実施の形態によるＭＩＳ型ＨＥＭＴ１の製造方法を、図面を用いて詳細に説明する。図２（ａ）〜図３（ｃ）は、本実施の形態によるＭＩＳ型ＨＥＭＴ１の製造方法を示すプロセス図である。なお、図２（ａ）〜図３（ｃ）では図１に対応する断面を示す。
本製造方法では、まず、シリコン（１１１）基板である支持基板１０をＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置内に導入し、この状態で、ターボポンプでＭＯＣＶＤ装置内を真空引きすることで、ＭＯＣＶＤ装置のチャンバ内圧力を１×１０−６ｈＰａ程度以下にまで減圧する。続いて、アンモニアを導入して、ＭＯＣＶＤ装置のチャンバ内の圧力を１００ｈＰａ程度まで昇圧させると共に、基板温度を１０５０℃とした後、基板温度が安定したところで、支持基板１０を９００ｒｐｍの回転数で回転させつつ、原料となる支持基板１０上面にトリメチルアルミニウム（ＴＭＡ）とアンモニアとをシリコン基板である支持基板１０上面に導入する。この際、ＴＭＡは１０ｃｍ３／分の流量で、アンモニアは例えば１２リットル／分の流量で導入される。また、成長時間は例えば４分程度とすることができる。これにより、支持基板１０上に膜厚が例えば５０ｎｍ程度の窒化アルミニウム膜（ＡｌＮ）が成膜される。続いて、同様のＭＯＣＶＤ装置を用いることで、例えば膜厚が２０nm 程度のＧａＮ層を形成し、その上にさらに、膜厚が例えば５nm程度のＡｌＮ層を形成することで、ＧａＮ層とＡｌＮ層とよりなる積層膜（以下、ＡｌＮ／ＧａＮ積層膜という）を上記で形成したＡｌＮ層上に形成する。ＡｌＮ／ＧａＮ積層膜を６０層程度重ねることで、合計の膜厚が例えば１５５０ｎｍ程度のバッファ層１１を形成する。
続いて、同一チャンバ内でアンモニアを例えば１２リットル／分の流量で導入しつつ、基板温度を１０５０℃に安定させたところで、原料となるトリメチルガリウム（ＴＭＧ）を例えば３００cm３／分の流量で導入する。この際の成長時間は、例えば２０００秒とすることができる。これにより、バッファ層１１上に膜厚が例えば３０００ｎｍ程度のアンドープのＧａＮ層よりなるキャリア走行層１２が成膜される。
続いて、基板温度を保ちつつ、トリメチルアルミニウム（ＴＭＡ）とトリメチルガリウム（ＴＭＧ）とアンモニアとをそれぞれ５０ｃｍ３／分、１００ｃｍ３／分、１２リットル／分の流量でキャリア走行層１２上面に導入する。これにより、キャリア走行層１２上に膜厚が例えば２０ｎｍ程度のアンドープのＡｌ０．２５Ｇａ０．７５Ｎよりなるキャリア供給層１３を成膜する。なお、この際の成長時間は例えば４０秒程度とすることができる。
以上の工程を経ることで、図２（ａ）に示すように、支持基板１０上にバッファ層１１とキャリア走行層１２とキャリア供給層１３とが順次成長される。
次に、例えばフォトリソグラフィ法にて支持基板１０をキャリア供給層１３表面からエッチングすることで、キャリア供給層１３とキャリア走行層１２とを含むアクティブ領域を素子分離する。なお、キャリア供給層１３とキャリア走行層１２とバッファ層１１と支持基板１０とのエッチングには、例えば塩素系ガスを用いたドライエッチングを適用することが可能である。また、この工程により形成される素子分離のためのトレンチは、少なくとも支持基板１０の上層にまで到達していることが好ましい。
次に、例えばリフトオフ法を用いることで、素子分離されたキャリア供給層１３上にこれとオーミック接触するソース電極２２ｓおよびドレイン電極２２ｄを形成する。本実施の形態では、例えばリフトオフに用いる犠牲層にシリコン酸化膜を用い、これの除去に例えばアンモニアなどでＰＨ（ペーハ）調整されたフッ酸系水溶液（以下、バッファドフッ酸という）を用いる。また、電極材料には、例えばＴｉとＡｌとＳｉとを含む合金を用いる。さらに、合金膜上にＷを蒸着することで、合金膜上面の抵抗値を低減する。なお、犠牲層の除去による不要な合金膜のリフトオフは、例えばＷ蒸着後に行なう方が好ましい。これは、不要なＷ膜の除去工程を省略することが可能となるためである。
次に、例えばＰＣＶＤ（Ｐｌａｓｍａ ＣＶＤ）法を用いてキャリア供給層１３上にＳｉＯ２を成膜することで、図２（ｂ）に示すように、キャリア供給層１３上に膜厚が例えば３００ｎｍ程度であってソース電極２２ｓおよびドレイン電極２２ｄを覆うパッシベーション膜１４を形成する（第１絶縁膜形成工程）。パッシベーション膜１４の厚さは、ここでは３００nｍとしたが、１００nmから５００nmの範囲であればよい。
次に、例えばフォトリソグラフィ法にてパッシベーション膜１４をパターニングすることで、図２（ｃ）に示すように、ゲート電極２１が形成される領域のキャリア供給層１３を露出させる開口部ａ１４を形成する（開口部形成工程）。なお、パッシベーション膜１４のエッチングには、例えば上述したようなバッファドフッ酸を用いたウェットエッチングを適用することが好ましい。この際のマスク膜Ｒ１には、例えばシリコン酸化膜や感光性樹脂膜などを用いることができる。バッファドフッ酸を用いたウェットエッチングでは等方的なエッチングが可能であるため、開口部ａ１４のテーパ角を９０度よりも小さくすることが可能となる。なお、ウェットエッチングに用いるバッファドフッ酸は、開口部の水平部分とテーパ部分のなすテーパ角が例えば１５０度程度となるようにＰＨ調整されている。
次に、例えばＰＣＶＤ法を用いることで、図３（ａ）に示すように、パッシベーション膜１４上およびこれの開口部ａ１４内に、膜厚が例えば５０ｎｍ程度であって開口部ａ１４から露出するキャリア供給層１３を覆うＳｉＮよりなるゲート絶縁膜１５を形成する（第２絶縁膜形成工程）。ゲート絶縁膜１５は、ここでは５０ｎｍとしたが、２０nm〜８０nmの範囲であればよい。なお、ＳｉＮを成膜するＰＣＶＤ法では、モノシラン（ＳｉＨ４）ガスと窒素ガスとの混合ガス、あるいは、ＳｉＨ４ガスと窒素ガスとアンモニアとの混合ガスを用いることができる。この際、窒素ガスおよび／またはアンモニアの流量を調整し、シリコンリッチの状態でＳｉＮが成膜されるように構成することで、２．０〜２．２程度の屈折率を有するゲート絶縁膜１５を形成することが可能である。
なお、上述におけるパッシベーション膜１４、開口部ａ１４およびゲート絶縁膜１５は、例えばキャリア走行層１２とキャリア走行層１２上のキャリア供給層１３とキャリア供給層１３上にソース電極２２ｓおよびドレイン電極２２ｄとを備え、ソース電極２２ｓとドレイン電極２２ｄとで挟まれものである。そして、パッシベーション膜１４、開口部ａ１４およびゲート絶縁膜１５の形成工程は、上部開口断面が底面よりも幅広な断面形状が逆台形状の溝ｔ１５を備えた絶縁膜（１４、１５）を形成する絶縁膜形成工程に相当する。
次に、例えばリフトオフ法を用いることで、図３（ｂ）に示すように、少なくとも開口部ａ１４内のゲート絶縁膜１５上にゲート電極２１を形成する（ゲート電極形成工程）。なお、リフトオフに用いる犠牲層およびこれの除去液には、上述のソース電極２２ｓおよびドレイン電極２２ｄの形成に使用したものと同様のものを使用することができる。ただし、本実施の形態では、ゲート電極２１を、蒸着により成膜されたＴｉ膜とＰｔ膜とＡｕ膜とＴｉ膜との積層膜で形成する。また、本実施の形態では、図３（ｂ）に示すように、開口部ａ１４内のゲート絶縁膜１５上からドレイン電極２２ｄ側パッシベーション膜１４上のゲート絶縁膜１５上にかけて延在するＦＰ部分２１ａを含むように、ゲート電極２１が形成される。
次に、例えばスパッタリング法を用いてＳｉＯ２を堆積することで、ゲート絶縁膜１５上にゲート電極２１を覆う層間絶縁膜１６を形成する。なお、層間絶縁膜１６の上面は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化されてもよい。
次に、例えばフォトレジストＲ２を用いるフォトリソグラフィ法にて層間絶縁膜１６とゲート絶縁膜１５とパッシベーション膜１４とを順次エッチングすることで、図３（ｃ）に示すように、ソース電極２２ｓ上面を露出させる開口部ａ２３を形成する。なお、層間絶縁膜１６とゲート絶縁膜１５とパッシベーション膜１４とのエッチングには、例えばフッ素系ガスを用いた異方性ドライエッチングを用いることが好ましい。
次に、例えばリフトオフ法を用いることで、開口部ａ２３内および層間絶縁膜１６上にソース電極２２ｓを層間絶縁膜１６上にまで電気的に引き出すＦＰ電極２３を形成する。ＦＰ電極２３は、上述したように、開口部ａ２３内のコンタクト部分２３ｂと、少なくとも一部がゲート電極２１上方にまで延在するＦＰ部分２３ａとを含んでいる。この電極材料には、例えばＡｌを用いることができる。以上の工程により、図１に示すＭＩＳ型ＨＥＭＴ１が形成される。なお、各層の形成順序は、上述した順序に限らず、適宜変更できることは言うまでもない。
以上のように、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、ゲート電極２１下にゲート絶縁膜１５が配置された構成を備えている。これにより本実施の形態では、従来のショットキー電極で構成されたＨＥＭＴと比較して、電流コラプスによる影響を低減することができる。
また、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、ゲート電極２１の一部がドレイン電極２２ｄ側へ延在した構成（ＦＰ部分２１ａ）を備えているため、電流コラプスによる影響をさらに低減することができる。
例えば、従来のショットキー電極で構成されたＨＥＭＴでは２００Ｖ程度で電流コラプス等の影響によりオン抵抗が増大してしまうのに対し、本実施の形態によるＭＩＳ構造およびゲートフィールドプレート構造を備えたＨＥＭＴ（ＭＩＳ型ＨＥＭＴ１）では８００Ｖ程度までオン抵抗の増大が見られないという結果が得られた。
また、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、ゲート電極２１が直接半導体層であるキャリア供給層１３に接触していない構造（ＭＩＳ構造）であるため、ゲートリーク電流を低減することが可能である。例えば、従来のショットキー電極で構成されたＨＥＭＴと比較して、本実施の形態によるＭＩＳ型ＨＥＭＴ１では、ゲートリーク電流を３桁程度低減することができた。この結果、従来のＨＥＭＴと比較して、大幅に改善された耐圧特性を実現することが可能となった。
以上のことから、本実施の形態によれば、優れた高温動作特性と大きな駆動電流とを実現できるＨＥＭＴ構造の半導体装置において、ＭＩＳ構造による電流コラプスとゲートリーク電流との低減を図り、且つ、ゲートフィールドプレート構造による電流コラプスの更なる低減を図ることが可能であるため、更なる耐圧特性の向上とオン抵抗の低減とが可能な半導体装置を実現することができる。
（変形例１）
また、図４に、本実施の形態によるＭＩＳ型ＨＥＭＴ１の変形例１としてのＭＩＳ型ＨＥＭＴ１Ａを示す。図４と図１とを比較すると明らかなように、本実施の形態によるＭＩＳ型ＨＥＭＴ１と本変形例によるＭＩＳ型ＨＥＭＴ１Ａとでは、パッシベーション膜１４とゲート絶縁膜１５との成膜順序が入れ替わっている。すなわち、本変形例では、ソース電極２２ｓおよびドレイン電極２２ｄが形成されたキャリア供給層１３上にゲート絶縁膜１５を形成し（第１絶縁膜形成工程）、続いてパッシベーション膜１４を形成した後（第２絶縁膜形成工程）、パッシベーション膜１４をパターニングすることでゲート電極２１が形成される領域にゲート絶縁膜１５を露出させる開口部ａ１４（溝ｔ１５に相当）を形成する（開口部形成工程）。
ここで、段落００４９から段落００５２では、パッシベーション膜１４の形成工程が第１絶縁膜形成工程で、ゲート絶縁膜１５の形成工程が第２絶縁膜形成工程であったのに対して、図４の半導体装置と図１の半導体装置の構造の相違により、本発明では、ゲート絶縁膜１５の形成工程が第１絶縁膜形成工程、パッシベーション膜１４の形成工程が第２絶縁膜形成工程となっている。
なお、開口ａ１４の形成では、ゲート絶縁膜１５との選択比が十分に取れる条件を用いてパッシベーション膜１４をエッチングすることが好ましい。例えばゲート絶縁膜１５をシリコンリッチのＳｉＮ膜とし、パッシベーション膜１４をＳｉＯ２膜とした場合、フッ酸系水溶液をエッチャントとして用いたウェットエッチングにより、ゲート絶縁膜１５に対する十分な選択比を得つつ、パッシベーション膜１４をエッチングすることが可能である。
以上のような変形例の構造を有するＭＩＳ型ＨＥＭＴ１Ａであっても、図１に示すＭＩＳ型ＨＥＭＴ１と同様の効果を得ることが可能である。
（変形例２）
また、図５に、本実施の形態によるＭＩＳ型ＨＥＭＴ１の他の変形例２としてのＭＩＳ型ＨＥＭＴ１Ｂを示す。図５と図１とを比較すると明らかなように、本実施の形態によるＭＩＳ型ＨＥＭＴ１と本変形例によるＭＩＳ型ＨＥＭＴ１Ｂとでは、パッシベーション膜１４とゲート絶縁膜１５とからなる多層の絶縁膜が単一の絶縁膜２４に置き換えられている。
絶縁膜２４は、例えばゲート絶縁膜１５と同様の材料を用いて形成される。また、絶縁膜２４には、ＭＩＳ型ＨＥＭＴ１における溝ｔ１５に対応する溝ｔ２４が形成されている。この溝ｔ２４は、例えばエッチャント濃度およびエッチング時間が制御されたウェットエッチングにより形成することが可能である。
以上のような変形例の構造を有するＭＩＳ型ＨＥＭＴ１Ｂであっても、図１に示すＭＩＳ型ＨＥＭＴ１と同様の効果を得ることが可能である。
＜実施の形態２＞
次に、本発明の実施の形態２によるＧａＮ系半導体材料を用いた半導体装置としてのＭＩＳ型ＨＥＭＴ２を図面と共に詳細に説明する。
（構成）
図６は、本実施の形態によるＭＩＳ型ＨＥＭＴ２の概略構造を示す断面図である。なお、図６では、図１と同様に、ゲート長方向に沿い且つ支持基板１０に垂直な面でＭＩＳ型ＨＥＭＴ２を切断した場合の断面構造を示す。
図６と図１とを比較すると明らかなように、本実施の形態によるＭＩＳ型ＨＥＭＴ２は、キャリア供給層１３自体の内部の上側部分に、パッシベーション膜１４の開口部ａ１４と連続する溝ｔ１３が形成された構成を備える。すなわち、本実施の形態では、本発明の実施の形態１における溝ｔ１５が、キャリア走行層１２自体の上側部分にまで達している構成を備える。このように本実施の形態によるＭＩＳ型ＨＥＭＴ２は、溝ｔ１３によってＭＩＳ構造を有するゲートがリセスされた、いわゆるゲートリセス構造を有している。
このように本実施の形態によるＭＩＳ型ＨＥＭＴ２は、キャリア供給層１３を貫通してキャリア走行層１２の上層部分（特に２次元電子ガス２ＤＥＧの発生層）にまで到達する溝ｔ１５（開口部ａ１４とキャリア走行層１２自体の上側部分に形成された溝ｔ１３とからなる溝）にゲート絶縁膜１５及びにゲート電極２１が形成された所謂ゲートリセス構造を備えているため、ノーマリーオフ型の素子を構成できる。
なお、他の構成は、本発明の実施の形態１によるＭＩＳ型ＨＥＭＴ１と同様であるため、ここでは詳細な説明を省略する。
（製造方法）
次に、本実施の形態によるＭＩＳ型ＨＥＭＴ２の製造方法を詳細に説明する。本製造方法では、本発明の実施の形態１において説明した工程と同様の工程を用いることで、支持基板１０上に、バッファ層１１とキャリア走行層１２とキャリア供給層１３とを順次成膜する（図２（ａ）参照）。
次に、例えばフォトリソグラフィ法にてキャリア供給層１３およびキャリア走行層１２の上層部分をエッチングすることで、この部分にゲートリセス用の溝ｔ１３を形成する（溝形成工程）。これにより、本発明の実施の形態１において図２（ｃ）を用いて説明した工程（開口部形成工程）で形成される開口部ａ１４下にキャリア走行層１２の上層部分にまで到達する溝ｔ１３（第２溝）が形成される。なお、キャリア供給層１３のエッチングには、例えば塩素系ガスを用いたドライエッチングを用いることができる。この際、溝ｔ１３は、後の工程において形成されるパッシベーション膜１４の開口部ａ１４側面と溝ｔ１３側面とをできる限り連続させるために、言い換えれば、開口部ａ１４とキャリア走行層１２自体の上側部分に形成された溝ｔ１３（第２溝）とからなる溝ｔ１５（第１溝）の側面に段が形成されないようにするために、断面形状が逆台形状に形成される。
以上のようにキャリア供給層１３に溝ｔ１３を形成すると、本製造方法では、本発明の実施の形態１において図２（ｂ）から図３（ｃ）を用いて説明した工程と同様の工程を用いることで、ソース電極２２ｓおよびドレイン電極２２ｄと、開口部ａ１４を有するパッシベーション膜１４と、ゲート絶縁膜１５と、ゲート電極２１と、層間絶縁膜１６と、ＦＰ電極２３とを順次形成する。これにより、図６に示すＭＩＳ型ＨＥＭＴ２が製造される。なお、各層の形成順序は、上述した順序に限らず、適宜変更できることは言うまでもない。
以上のような構成を備えることで、本実施の形態によるＭＩＳ型ＨＥＭＴ１は、本発明の実施の形態１によるＭＩＳ型ＨＥＭＴ１と同様の効果を奏することが可能となる。また、本実施の形態によるＭＩＳ型ＨＥＭＴ２は、ゲートリセス構造を有しているため、ゲート電極２１下の半導体層（１２、１３）に形成される電界を高電界化することが可能となり、この結果、ゲート電極２１下のキャリア濃度を増大させ、動作時のオン抵抗をより低減させることが可能となる。
また、上記各実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。
本発明の実施の形態１によるＭＩＳ型ＨＥＭＴの概略構造を示す断面図である。 本発明の実施の形態１または２によるＭＩＳ型ＨＥＭＴの製造方法を示すプロセス図である（その１）。 本発明の実施の形態１または２によるＭＩＳ型ＨＥＭＴの製造方法を示すプロセス図である（その２）。 本発明の実施の形態１によるＭＩＳ型ＨＥＭＴの変形例を示す断面図である。 本発明の実施の形態１によるＭＩＳ型ＨＥＭＴの他の変形例を示す断面図である。 本発明の実施の形態２によるＭＩＳ型ＨＥＭＴの概略構造を示す断面図である。
符号の説明
１、１Ａ、１Ｂ、２ ＭＩＳ型ＨＥＭＴ
１０ 支持基板
１１ バッファ層
１２ キャリア走行層
１３ キャリア供給層
１４ パッシベーション膜
１５ ゲート絶縁膜
１６ 層間絶縁膜
２１ ゲート電極
２１ａ、２３ａ ＦＰ部分
２２ｓ ソース電極
２２ｄ ドレイン電極
２３ ＦＰ電極
２３ｂ コンタクト部分
２４ 絶縁膜
ａ１４、ａ２３ 開口部
ｔ１３、ｔ１５、ｔ２４ 溝
２ＤＥＧ ２次元電子ガス

Claims (11)

  1. 支持基板上に形成されたＩＩＩ族窒化物半導体よりなるキャリア走行層と、
    前記キャリア走行層上に形成され、前記キャリア走行層よりもバンドギャップエネルギーが大きなＩＩＩ族窒化物半導体よりなるキャリア供給層と、
    前記キャリア供給層とオーミック接触するソース電極およびドレイン電極と、
    前記キャリア供給層上に形成された絶縁膜と、
    前記絶縁膜上に形成されたゲート電極と、
    を備え、
    前記絶縁膜は、前記ソース電極と前記ドレイン電極とで挟まれた領域に形成された第１溝を含み、
    前記第１溝は、上部開口が底面よりも幅広な断面が逆台形状の形状を有し、
    前記ゲート電極は、少なくとも前記第１溝の底面から前記ドレイン電極側の前記絶縁膜上にかけて形成されていることを特徴とする半導体装置。
  2. 前記絶縁膜は、前記キャリア供給層上に形成され、前記ソース電極と前記ドレイン電極との間に開口部が形成された第１絶縁膜と、少なくとも前記開口部によって露出された前記キャリア供給層上面を覆う第２絶縁膜と、を含み、
    前記第１溝は、少なくとも溝の底面が前記開口部内に形成された前記第２絶縁膜表面により形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１溝は、溝両側面と底面とのなす角度がそれぞれ９０度以上であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記絶縁膜は、少なくとも前記第１溝の底部が窒化膜であることを特徴とする請求項１〜請求項３のいずれか一つに記載の半導体装置。
  5. 前記絶縁膜上に形成された層間絶縁膜と、
    前記ソース電極と接触し、且つ、一部が前記層間絶縁膜上であって前記ゲート電極上方に延在する電極と、
    を備えたことを特徴とする請求項１〜請求項４のいずれか一つに記載の半導体装置。
  6. 前記第１溝がキャリア走行層内部に達する半導体装置において、
    前記キャリア走行層は、キャリア走行層自体の上側部分に形成された第２溝を備え、前記第１溝は、第１溝自体の下部に前記第２溝を含むことを特徴とする請求項１〜請求項５のいずれか一つに記載の半導体装置。
  7. キャリア走行層と前記キャリア走行層上のキャリア供給層と、前記キャリア走行層とオーミック接触するソース電極およびドレイン電極とを備えた支持基板の前記キャリア供給層上に第１溝を備えた絶縁膜を形成する絶縁膜形成工程と、
    少なくとも前記第１溝の底面から前記ドレイン電極側の前記絶縁膜上にかけてゲート電極を形成するゲート電極形成工程と、
    を含み、
    前記第１溝は、前記ソース電極と前記ドレイン電極とで挟まれた領域に形成され、
    前記第１溝の上部開口は、底面よりも幅広な断面が逆台形状の形状を有することを特徴とする半導体装置の製造方法。
  8. 前記絶縁膜形成工程は、
    前記キャリア供給層上に第１絶縁膜を形成する第１絶縁膜形成工程と、
    前記ソース電極と前記ドレイン電極とで挟まれた前記第１絶縁膜に前記キャリア供給層を露出させる開口部を形成する開口部形成工程と、
    前記第１絶縁膜上および前記開口部表面を覆う第２絶縁膜を形成する第２絶縁膜形成工程と、
    を含み、
    前記第１溝は、前記開口部内に形成された前記第２絶縁膜表面が形成する溝であることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記絶縁膜形成工程は、
    前記キャリア供給層上に第１絶縁膜を形成する第１絶縁膜形成工程と、
    前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
    前記ソース電極と前記ドレイン電極との間の前記第２絶縁膜に前記第１絶縁膜を露出させる開口部を形成する開口部形成工程と、
    を含み、
    前記第１溝は、前記開口部内の側面と前記第１絶縁膜上面とが形成する溝であることを特徴とする請求項７記載の半導体装置の製造方法。
  10. 前記第１溝は、ウェットエッチングにより前記絶縁膜の少なくとも一部を除去することで形成された溝であることを特徴とする請求項７〜請求項９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記絶縁膜形成工程は、前記開口部形成工程で形成された前記開口部の下に、前記キャリア走行層自体の上側部分まで到達する第２溝を形成する溝形成工程を含み、
    前記第１溝は、第１溝自体の下部が前記第２溝より構成されていることを特徴とする請求項７〜請求項１０のいずれか一つに記載の半導体装置の製造方法。
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