TWI668841B

TWI668841B - 半導體裝置之製造方法

Info

Publication number: TWI668841B
Application number: TW104130335A
Authority: TW
Inventors: Kazuharu Yamabe; 山部和治; Shinichiro Abe; 阿部真一郎; Shoji Yoshida; 吉田省史; Hideaki Yamakoshi; 山越英明; Toshio Kudo; 工藤敏生; Seiji Muranaka; 村中誠志; Fukuo Owada; 大和田福夫; Daisuke Okada; 岡田大介
Original assignee: Renesas Electronics Corporation; 日商瑞薩電子股份有限公司
Priority date: 2014-09-30
Filing date: 2015-09-14
Publication date: 2019-08-11
Also published as: US9508554B2; KR20160038769A; US20160093499A1; EP3002779B1; CN105470203A; CN105470203B; EP3002779A2; EP3002779A3; JP2016072470A; JP6420614B2; TW201618237A

Abstract

本發明係一方面使半導體裝置之性能提昇，一方面使半導體裝置之製造工序中之產能提昇。

於半導體基板SB上，形成包含絕緣膜IF1、電荷儲存膜EC1、絕緣膜IFE、電荷儲存膜EC2及絕緣膜IF2之絕緣膜部IFP。電荷儲存膜EC1含有矽及氮，絕緣膜IFE含有矽及氧，電荷儲存膜EC2含有矽及氮。絕緣膜IFE之厚度係薄於電荷儲存膜EC1之厚度，電荷儲存膜EC2之厚度係厚於電荷儲存膜EC1之厚度。又，絕緣膜IFE係藉由使用含水之處理液，對電荷儲存膜EC1之上表面進行處理而形成。

Description

半導體裝置之製造方法

本發明係關於一種半導體裝置之製造技術，例如，關於一種適用於混載非揮發性記憶體之半導體裝置之製造技術且有效之技術。

於形成有包含作為場效電晶體之MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)之主電路之半導體裝置中，存在與實現半導體裝置之主功能之主電路分開地形成附加於主電路之附加電路(附加式電路)之情形。例如，作為附加電路之一例，可列舉用於主電路之微調或恢復之電子保險絲或記憶微調資訊之記憶體等。

又，近年來，對於使用可重寫之非揮發性記憶體且可多次調整之MTP(Multi Time Programmable，可多次程式化)型之電子保險絲之需求提高。而且，目前，作為記憶微調資訊之記憶體，使用有適於與主電路中所含之場效電晶體之混載之浮動閘極結構之非揮發性記憶體(NV(non-volatile，非揮發性)記憶體)，但因記憶胞之尺寸變大，故正在研究向可將記憶胞之尺寸縮小之非揮發性記憶體之轉換。因如此之狀況，近年來，作為附加電路而言，正在研究使用MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮氧化物半導體)結構之非揮發性記憶體。

於日本專利特開2009-289823號公報(專利文獻1)中，揭示有關於在半導體基板表面上具有周邊電路區域及記憶胞區域之半導體積體電路裝置之技術。

於日本專利特開平5-160095號公報(專利文獻2)中，揭示有使用添加有氟化氫之去離子水進行半導體晶圓之水洗處理之技術。又，於日本專利特開平5-235265號公報(專利文獻3)中，揭示有於半導體裝置之製造方法中，具備將半導體晶圓洗淨之工序、將藉由該工序而洗淨之半導體晶圓上之自然氧化膜熱氮化使之變化為氮化物之工序之技術。

[先前技術文獻] [專利文獻]

[專利文獻1]

日本專利特開2009-289823號公報

[專利文獻2]

日本專利特開平5-160095號公報

[專利文獻3]

日本專利特開平5-235265號公報

混載有如此之非揮發性記憶體之半導體裝置係MONOS型電晶體之閘極絕緣膜具有作為底部氧化膜之絕緣膜、包含氮化膜之電荷儲存部、及作為頂部氧化膜之絕緣膜。

於電荷儲存部包含1層之電荷儲存膜之情形時，即便使寫入、抹除電壓下降，亦存在以電洞可將作為底部氧化膜之絕緣膜直接穿隧進行抹除動作之方式，使作為底部氧化膜之絕緣膜之厚度變薄之情形。然而，若使作為底部氧化膜之絕緣膜之厚度變薄，則於資料保持時，電子容易自電荷儲存部向半導體基板穿隧，故無法使資料保持特性提昇。

另一方面，亦考慮藉由於電荷儲存部之厚度方向之中途形成包含極薄之氧化膜之絕緣膜而使資料保持特性提昇。然而，於電荷儲存部之厚度方向之中途，難以短時間內膜厚控制性較佳地形成包含極薄之氧化膜之絕緣膜，從而半導體裝置之製造工序中之產能低下。因此，難以一邊使半導體裝置之性能提昇，一邊使半導體裝置之製造工序中之產能提昇。

其他之課題與新穎之特徵應可根據本說明書之記述及隨附圖式而清晰瞭解。

根據一實施形態，於半導體裝置之製造方法中，在半導體基板上，形成包含第1絕緣膜、第1絕緣膜上之第2絕緣膜、第2絕緣膜上之第3絕緣膜、第3絕緣膜上之第4絕緣膜、及第4絕緣膜上之第5絕緣膜之絕緣膜部。繼而，於絕緣膜部上形成導電膜，將導電膜及絕緣膜部圖案化，形成閘極電極及閘極絕緣膜。第2絕緣膜含有矽及氮，第3絕緣膜含有矽及氧，第4絕緣膜含有矽及氮。第3絕緣膜之厚度係薄於第2絕緣膜之厚度，第4絕緣膜之厚度係厚於第2絕緣膜之厚度。又，第3絕緣膜係藉由使用含水之處理液對第2絕緣膜之上表面進行處理而形成。

根據一實施形態，可一邊使半導體裝置之性能提昇，一邊使半導體裝置之製造工序中之產能提昇。

1‧‧‧CPU

2‧‧‧ROM

3‧‧‧RAM

4‧‧‧類比電路

5‧‧‧非揮發性記憶體

6‧‧‧I/O電路

10‧‧‧記憶體陣列

11‧‧‧直接周邊電路部

12‧‧‧間接周邊電路部

CF1‧‧‧導電膜

CG‧‧‧閘極電極

CHP1‧‧‧半導體晶片

CNT‧‧‧接觸電洞

CS‧‧‧矽化物膜

CT1~CT8‧‧‧單元電晶體

DL1~DL4‧‧‧資料線

DST‧‧‧距離

EC、EC1、EC100、EC2‧‧‧電荷儲存膜

ECP、ECP100‧‧‧電荷儲存部

ET1、ET2、ET100‧‧‧電子阱位置

GIM‧‧‧閘極絕緣膜

HL‧‧‧電洞

IF1、IF2、IFE‧‧‧絕緣膜

IFP‧‧‧絕緣膜部

IL1、IL2‧‧‧層間絕緣膜

LDM‧‧‧n^-型半導體區域

MC‧‧‧MONOS型電晶體

ML1‧‧‧配線

MR‧‧‧記憶體形成區域

NDM‧‧‧n⁺型半導體區域

PG‧‧‧插栓

PS‧‧‧上表面

PWM‧‧‧p型井

SB‧‧‧半導體基板

SL1~SL4‧‧‧源極線

SNF‧‧‧絕緣膜

STI‧‧‧元件分離區域

SW‧‧‧側壁間隔件

TH1、TH2、THE1、THE100、THE2、THIE‧‧‧厚度

VMG‧‧‧p型半導體區域

WE1、WE2‧‧‧井

WL1、WL2‧‧‧字元線

圖1係表示實施形態1中之半導體晶片之佈局構成例之圖。

圖2係表示非揮發性記憶體之電路區塊構成之一例之圖。

圖3係實施形態1之半導體裝置之主要部分剖視圖。

圖4係實施形態1之半導體裝置之主要部分剖視圖。

圖5係表示非揮發性記憶體之記憶體陣列結構與動作條件之一例之說明圖。

圖6係表示實施形態1之半導體裝置之製造工序之一部分之流程圖。

圖7係表示實施形態1之半導體裝置之製造工序之一部分之流程圖。

圖8係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖9係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖10係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖11係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖12係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖13係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖14係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖15係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖16係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖17係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖18係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖19係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。

圖20係比較例1之半導體裝置之主要部分剖視圖。

圖21係模式性地表示比較例1之半導體裝置之電荷儲存部中之電子阱位置之分佈之剖視圖。

圖22係表示比較例1之半導體裝置之寫入狀態下之能量分佈之能帶圖。

圖23係模式性表示實施形態1之半導體裝置之電荷儲存部中之電子阱位置之分佈之剖視圖。

圖24係表示實施形態1之半導體裝置之寫入狀態下之能量分佈之能帶圖。

圖25係表示比較例1之半導體裝置之抹除時之能量分佈之能帶圖。

圖26係表示比較例2之半導體裝置之抹除時之能量分佈之能帶圖。

圖27係表示比較例3之半導體裝置之抹除時之能量分佈之能帶圖。

圖28係表示實施形態1之半導體裝置之抹除時之能量分佈之能帶圖。

圖29係用以說明比較例1之半導體裝置中之閾值電壓之衰減率之圖表。

圖30係用以說明實施形態1之半導體裝置中之閾值電壓之衰減率之圖表。

圖31係用以說明寫入、抹除電壓、耐壓、及主電路之基礎製程之關係之表格。

圖32係表示實施形態2之半導體裝置之製造工序之一部分之流程圖。

圖33係表示實施形態3之半導體裝置之製造工序之一部分之流程圖。

於以下之實施形態中，為方便起見而於需要時，分割為複數個部分或實施形態進行說明，但除了特別明示之情形以外，其等並非彼此無關者，一者存在於另一者之一部分或全部之變化例、詳情、補充說明等關係中。

又，於以下之實施形態中，於提及要素之數等(包含個數，數值、量、範圍等)之情形時，除了特別明示之情形、及原理上明確限定於特定之數之情形等以外，並非限定於該特定之數，亦可為特定之數以上或以下。

進而，於以下之實施形態中，該構成要素(亦包含要素步驟等)係除了特別明示之情形、及原理上明確地認為必需之情形等以外，毋庸置疑並非一定必需者。

同樣地，於以下之實施形態中，提及構成要素等之形狀、位置關係等時，除了特別明示之情形、及原理上明確地認為並非如此之情形等以外，設為包含實質上與該形狀等近似或類似者等。此情況對於上述數值及範圍亦為相同。

又，於用以說明實施形態之全圖中，對於同一之構件，原則上標註同一之符號，且將其重複之說明省略。再者，為易於理解圖式而存在即便俯視圖亦標註影線之情形。

(實施形態1)本實施形態1中之技術性思想係關於一種半導體裝置之技術性思想，該半導體裝置係於同一之半導體晶片包含實現半導體晶片之主功能之主電路及附加於主電路之稱為附加式電路之附加電路者，且由MONOS型之可重寫之非揮發性記憶體構成附加式電路。

例如，以SOC(System On Chip，系統單晶片)為例進行列舉，作為主電路，可列舉以下者。即，作為主電路，可列舉DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等之類的記憶體電路、CPU(Central Processing Unit，中央處理單元)或MPU(Micro Processing Unit，微處理單元)等之類的邏輯電路、或該等記憶體電路及邏輯電路之混合電路等。

另一方面，作為附加式電路，可列舉與主電路相關之記憶相對小容量之資訊之記憶電路、或用於電路之恢復之電子保險絲等。例如，作為相對小容量之資訊，可列舉半導體晶片內之微調時所使用之元件之配置位址資訊、記憶體電路之恢復時所使用之記憶胞之配置位址資訊、及半導體裝置之製造編號等。又，於半導體晶片為LCD(Liquid Crystal Display，液晶顯示器)驅動器之情形時，作為相對小容量之資訊，可列舉LCD圖像調整時所使用之調整電壓之微調分接頭資訊。

<半導體晶片之佈局構成例>於以下所示之本實施形態1中，列舉形成有實現主功能之系統之半導體晶片為例進行說明。本實施形態1中之半導體晶片係包含以相對較低之電壓驅動之低耐壓MISFET、因設為可高電壓驅動而以相對較高之電壓驅動之高耐壓MISFET、及可重寫之非揮發性記憶胞。

於MISFET中，所謂耐壓係指於構成MISFET之源極區域與半導體基板(井)或汲極區域與半導體基板(井)之交界所產生之pn接合耐壓、或閘極絕緣膜之絕緣耐壓。此時，於本實施形態1中，相對耐壓較高之高耐壓MISFET與相對耐壓較低之低耐壓MISFET形成於半導體基板。

圖1係表示實施形態1中之半導體晶片之佈局構成例之圖。於圖1中，半導體晶片CHP1具有CPU1、ROM(Read Only Memory，唯讀記憶體)2、RAM3、類比電路4、非揮發性記憶體5及I/O(Input/Output，輸入/輸出)電路6。

CPU1亦稱為中央運算處理裝置，其相當於電腦等之心臟部。該CPU1係自記憶裝置將命令讀出並加以解讀，且基於該命令進行各式各樣之運算或控制者，且被要求處理之高速性。因此，對於構成CPU1之MISFET，在形成於半導體晶片CHP1之元件中，需要相對較大之電流驅動力。即，CPU1係由低耐壓MISFET構成。

ROM2係記憶資訊為固定而無法變更之記憶體，且稱為讀出專用記憶體。於ROM2之構成中，存在串聯連接有MISFET之NAND(反及)型、及並聯連接有MISFET之NOR(反或)型。NAND型係重視積體密度，相對於此，NOR型係大多以重視動作速度為目的而使用。該ROM2亦被要求動作之高速性，故對於構成ROM2之MISFET，要求相對較大之電流驅動力。即，ROM2係由低耐壓MISFET構成。

RAM3係將記憶資訊隨機讀出，即將隨時記憶之記憶資訊讀出、或重新寫入記憶資訊之記憶體，亦稱為可隨時寫入讀出之記憶體。於作為IC(integrated circuitry，積體電路)記憶體之RAM3中，有使用動態電路之DRAM(Dynamic RAM，動態隨機存取記憶體)與使用靜態電路之SRAM(Static RAM，靜態隨機存取記憶體)2種。DRAM係必須進行記憶保持動作之隨時寫入讀出記憶體，SRAM係無需進行記憶保持動作之隨時寫入讀出記憶體。該等RAM3亦被要求動作之高速性，故對於構成RAM3之MISFET，需要相對較大之電流驅動力。即，RAM3係由低耐壓MISFET構成。

類比電路4係處理時間性連續變化之電壓或電流之信號、即類比信號之電路，且例如包含放大電路、轉換電路、調變電路、振盪電路、電源電路等。該等類比電路4係使用形成於半導體晶片CHP1之元件中相對高耐壓之高耐壓MISFET。

非揮發性記憶體5係寫入動作及抹除動作均可電性地重寫之非揮發性記憶體之一種，亦稱為電性可抹除之可程式之讀出專用記憶體。於本實施形態1中，該非揮發性記憶體5包含MONOS型電晶體。MONOS型電晶體之寫入動作及抹除動作中，例如利用富爾諾罕(FN，Fowler-Nordheim)型穿隧現象。再者，亦可使用熱電子或熱電洞進行寫入動作或抹除動作。

於非揮發性記憶體5之寫入動作時等，因對MONOS型電晶體施加較高之電位差(12V左右)，故作為MONOS型電晶體，需要相對高耐壓之電晶體。

I/O電路6係輸入輸出電路，且係用以進行自半導體晶片CHP1內朝向與半導體晶片CHP1之外部連接之機器之資料輸出、或自與半導體晶片CHP1之外部連接之機器朝向半導體晶片CHP1內之資料輸入之電路。該I/O電路6係包含相對高耐壓之高耐壓MISFET。

此處，主電路包含CPU1、ROM2、RAM3及類比電路4，且附加式電路包含非揮發性記憶體5。即，於本實施形態1中之半導體晶片CHP1，形成有實現主功能之主電路、及附加於主電路之附加式電路。而且於本實施形態1中，藉由將MONOS型電晶體適用於該附加式電路而獲得以下所示之優點。

例如，藉由附加式電路包含電子保險絲，且由作為可重寫之非揮發性記憶體之MONOS型電晶體構成該電子保險絲，而獲得可實現於晶圓狀態或封裝狀態下能夠進行多次調整之MTP(Multi Time Programmable，多次可程式化)型之電子保險絲之優點。

又，例如，作為記憶微調資訊之記憶體，使用有適於與主電路中所含之場效電晶體混載之浮動閘極結構之非揮發性記憶體(NV記憶體)，但記憶胞之尺寸變大。關於該方面，可藉由取代浮動閘極結構之非揮發性記憶體(NV記憶體)，適用MONOS型電晶體，而獲得可將記憶胞之尺寸縮小之優點。進而，MONOS型電晶體係將FN穿隧電流用於資料之重寫，故能夠以低電流進行資料之重寫，從而可實現低耗電。

<非揮發性記憶體之電路區塊構成>繼而，圖2係表示非揮發性記憶體之電路區塊構成之一例之圖。於圖2中，非揮發性記憶體5具有記憶體陣列10、直接周邊電路部11、及間接周邊電路部12。

記憶體陣列10係相當於非揮發性記憶體5之記憶部，且以縱與橫之2維狀(陣列狀)多個地配置有記憶胞。記憶胞係用以記憶1位元之單位資訊之電路，且包含作為記憶部之MONOS型電晶體。

直接周邊電路部11係用以將記憶體陣列10驅動之電路、即驅動電路，且例如具有自電源電壓產生數倍之電壓之升壓電路、升壓用時脈產生電路、電壓箝位電路、選擇列或行之行解碼器或列位址解碼器、行鎖存電路及WELL控制電路等。構成該等直接周邊電路部11之MISFET係由形成於半導體晶片CHP1之元件中之需要相對高耐壓之高耐壓MISFET形成。

又，間接周邊電路部12係記憶體陣列之重寫控制電路，且具有設定電路、通常用重寫時脈產生部、高速用重寫時脈產生部及重寫時序控制部等。構成該等間接周邊電路部12之MISFET係由形成於半導體晶片CHP1之元件中之以相對較低之電壓進行驅動且可進行高速動作之低耐壓MISFET形成。

<半導體裝置之結構>繼而，參照圖式，說明作為實施形態1之半導體裝置之半導體晶片CHP1之結構。圖3及圖4係實施形態1之半導體裝置之主要部分剖視圖。圖4係實施形態1之半導體裝置之主要部分剖視圖中將閘極絕緣膜GIM之周邊放大表示之放大剖視圖。再者，於圖4中，為便於進行理解，而將層間絕緣膜IL1等MONOS型電晶體MC上之部分、及矽化物膜CS之圖示省略。

如圖3所示，作為實施形態1之半導體裝置之半導體晶片CHP1具有記憶體形成區域MR。

再者，雖未圖示，但半導體晶片CHP1亦具有主電路形成區域。於未進行該圖示之主電路形成區域，形成有為實現高速動作而需要較大之電流驅動力之低耐壓MISFET。作為形成有如此之低耐壓MISFET之區域，例如考量有CPU1、ROM2或RAM3之形成區域等。低耐壓MISFET係例如以1.5V左右之電源電壓進行動作。

又，於未圖示之主電路形成區域，形成有高耐壓MISFET。於高耐壓MISFET形成區域，形成有高耐壓MISFET。作為形成如此之高耐壓MISFET之區域，例如考量有類比電路4之形成區域或形成有I/O電路6之區域等。高耐壓MISFET係例如以5V左右之電源電壓進行動作。

於記憶體形成區域MR，形成有圖1所示之非揮發性記憶體5之記憶胞，且該記憶胞係由MONOS型電晶體MC所形成。

如圖3所示，半導體晶片CHP1具有半導體基板SB，且於半導體基板SB之作為主面之上表面PS，形成有將元件分離之元件分離區域STI。又，藉由元件分離區域STI而分離之活性區域成為記憶體形成區域MR。即，記憶體形成區域MR係半導體基板SB之上表面PS之一部分之區域。於記憶體形成區域MR中，在半導體基板SB之上表面PS側，形成有p型井PWM。又，於p型井PWM之上層部、即形成通道區域之部分，形成有p型半導體區域VMG。

再者，所謂「p型」係指主要之電荷載體為正孔即電洞之導電型。

繼而，對於圖3所示之MONOS型電晶體MC進行說明。MONOS型電晶體MC具有：p型井PWM、p型半導體區域VMG、閘極絕緣膜GIM、閘極電極CG、側壁間隔件SW、n^-型半導體區域LDM、及n⁺型半導體區域NDM。即，非揮發性記憶體係藉由閘極電極CG及閘極絕緣膜GIM而形成。又，非揮發性記憶體係對半導體基板SB與閘極電極CG之間施加電壓，自半導體基板SB之p型井PWM、即p型半導體區域VMG對閘極絕緣膜GIM注入電子，藉此，被寫入資料。又，非揮發性記憶體係對半導體基板SB與閘極電極CG之間施加電壓，自半導體基板SB之p型井PWM、即p型半導體區域VMG對閘極絕緣膜GIM注入電洞，藉此，被抹除資料。

再者，所謂「n^-型」及「n⁺型」係指主要之電荷載體為電子，且與p型相反之導電型。

於半導體基板SB之上表面PS側，形成有p型井PWM，且於p型井PWM上，形成有包含絕緣膜部IFP之閘極絕緣膜GIM。即，閘極絕緣膜GIM係形成於半導體基板SB之上表面PS。而且，於閘極絕緣膜GIM上，形成有包含導電膜CF1之閘極電極CG。閘極電極CG、即導電膜CF1係例如包含多晶矽膜。

於閘極電極CG之兩側面，為形成LDD(Lightly Doped Drain，輕微摻雜之汲極)結構，而例如形成有包含絕緣膜之作為側壁部之側壁間隔件SW。於位於側壁間隔件SW下之部分之p型井PWM之上層部，形成有n^-型半導體區域LDM，且於俯視下位於n^-型半導體區域LDM之外側之部分之p型井PWM之上層部，形成有n⁺型半導體區域NDM。n⁺型半導體區域NDM係與n^-型半導體區域LDM接觸，且n⁺型半導體區域NDM中之雜質濃度高於n^-型半導體區域LDM中之雜質濃度。又，於位於閘極絕緣膜GIM之正下方之部分之p型井PWM之上層部，形成有通道區域。於閘極電極CG之上表面、及n⁺型半導體區域NDM之上表面，為實現低電阻化而形成有矽化物膜CS。

側壁間隔件SW係為使作為MONOS型電晶體MC之半導體區域之源極區域及汲極區域成為LDD結構而形成者。即，MONOS型電晶體MC之源極區域及汲極區域各自由n^-型半導體區域LDM及n⁺型半導體區域NDM所形成。此時，可藉由使閘極電極CG下之部分之源極區域、及閘極電極CG之端部下之部分之汲極區域成為n^-型半導體區域LDM，而抑制閘極電極CG之端部下之電場集中。

閘極絕緣膜GIM包含：形成於半導體基板SB之上表面PS之絕緣膜IF1、形成於絕緣膜IF1上之作為絕緣膜之電荷儲存膜EC1、形成於電荷儲存膜EC1上之絕緣膜IFE、形成於絕緣膜IFE上之作為絕緣膜之電荷儲存膜EC2、及形成於電荷儲存膜EC2上之絕緣膜IF2。絕緣膜IF1係作為底部氧化膜之絕緣膜。藉由電荷儲存膜EC1、絕緣膜IFE、及電荷儲存膜EC2而形成電荷儲存部ECP。絕緣膜IF2係作為頂部氧化膜之絕緣膜。又，藉由絕緣膜IF1、電荷儲存部ECP、及絕緣膜IF2而形成絕緣膜部IFP。因此，如上所述，閘極絕緣膜GIM係包含絕緣膜部IFP。

電荷儲存膜EC1係儲存電荷之第1電荷儲存部，電荷儲存膜EC2係儲存電荷之第2電荷儲存部。如使用下述圖24所說明，絕緣膜IF1、IFE及IF2各自之帶隙大於電荷儲存膜EC1及EC2之任一個帶隙，且電荷儲存膜EC1及EC2之所有之帶隙中形成有雜質能階等之電子阱位置。於如此之情形時，電荷儲存膜EC1及EC2分別可儲存電荷。

絕緣膜IF1係含有矽及氧之絕緣膜，例如含有氧化矽。電荷儲存膜EC1係含有矽及氮之絕緣膜，例如含有氮化矽。絕緣膜IFE係含有矽及氧之絕緣膜，例如含有氧化矽或氮氧化矽。電荷儲存膜EC2係含有矽及氮之絕緣膜，例如含有氮化矽。絕緣膜IF2係含有矽及氧之絕緣膜，例如含有氧化矽。藉此，滿足上述帶隙之大小關係。

電荷儲存膜EC2之厚度THE2係厚於電荷儲存膜EC1之厚度THE1。藉此，可使將絕緣膜IFE配置於電荷儲存部ECP之厚度方向上之相較中央位置更半導體基板SB側之電荷儲存膜EC1之厚度THE1相對地變薄。

設置絕緣膜IFE之主要目的係使資料保持特性提昇。另一方面，雖與資料保持特性處於取捨之關係，但該主要目的在於電荷之注入效率。本實施形態1中之記憶胞係藉由使電荷儲存膜EC1之厚度THE1對於電荷儲存膜EC2之厚度THE2相對地變薄，而即便設置絕緣膜IFE時，亦可使自基板側對電荷儲存膜EC2注入電荷時之效率提昇。

又，絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1。藉此，可使絕緣膜IFE之厚度THIE相對地變薄。因此，可使電子或電洞容易地自半導體基板SB將絕緣膜IF1、電荷儲存膜EC1及絕緣膜IFE穿隧而注入至電荷儲存膜EC2。

再者，絕緣膜IFE之厚度THIE係薄於絕緣膜IF1之厚度TH1。藉此，便可確保作為底部氧化膜之絕緣膜IF1之厚度。

又，於圖4中，將絕緣膜IF2之厚度記載為厚度TH2。

於半導體基板SB上，以將MONOS型電晶體MC覆蓋之方式，形成有絕緣膜SNF。絕緣膜SNF係例如包含氮化矽等。

於絕緣膜SNF上，形成有層間絕緣膜IL1。層間絕緣膜IL1係例如包含氧化矽之絕緣膜、或包含氮化矽之絕緣膜與包含氧化矽之絕緣膜之積層膜等。層間絕緣膜IL1之上表面係被平坦化處理。

於層間絕緣膜IL1形成有接觸電洞CNT，且於該接觸電洞CNT內，嵌入有包含導體膜之插栓PG。插栓PG係由形成於接觸電洞CNT之底部、及側壁上即側面上之較薄之障壁導體膜、及以將接觸電洞CNT嵌入之方式形成於該障壁導體膜上之主導體膜所形成。於圖3 中，為將圖式簡化，而將構成插栓PG之障壁導體膜及主導體膜一體化地表示。再者，構成插栓PG之障壁導體膜例如可設為鈦(Ti)膜、氮化鈦(TiN)膜、或其等之積層膜，且構成插栓PG之主導體膜例如可設為鎢(W)膜。

插栓PG係形成於n⁺型半導體區域NDM上，且雖圖示省略，但亦形成於閘極電極CG上。而且，插栓PG係與n⁺型半導體區域NDM電性地連接，且雖圖示省略，但亦與閘極電極CG電性地連接。

於嵌入有插栓PG之層間絕緣膜IL1上，形成有層間絕緣膜IL2，且於形成於層間絕緣膜IL2之配線槽，形成有第1層之配線ML1作為例如將銅(Cu)設為主導電材料之作為嵌入配線之金屬鑲嵌配線。又，於第1層之配線上，亦形成有上層之配線作為金屬鑲嵌配線，但此處將其圖示及說明省略。又，第1層之配線及相較該第1層之配線更上層之配線並非限定於金屬鑲嵌配線，亦可將配線用之導電膜圖案化而形成，例如亦可設為鎢(W)配線或鋁(Al)配線等。

<非揮發性記憶體之動作>本實施形態1中之半導體裝置係以上述之方式構成，以下，對於該半導體裝置中所含之記憶胞(非揮發性記憶胞)之動作進行說明。

圖5係表示非揮發性記憶體之記憶體陣列結構與動作條件(1單元/1電晶體)之一例之說明圖。於圖5中，單元電晶體CT1~CT8各自對應於包含圖3所示之MONOS型電晶體MC之記憶胞。單元電晶體CT1~CT4各自之閘極電極係連接於字元線WL1，且單元電晶體CT5~CT8各自之閘極電極係連接於字元線WL2。

單元電晶體CT1及CT5各自之源極區域係連接於源極線SL1，且單元電晶體CT2及CT6各自之源極區域係連接於源極線SL2。又，單元電晶體CT3及CT7各自之源極區域係連接於源極線SL3，且單元電晶體CT4及CT8各自之源極區域係連接於源極線SL4。

單元電晶體CT1及CT5各自之汲極區域係連接於資料線DL1，且單元電晶體CT2及CT6各自之汲極區域係連接於資料線DL2。又，單元電晶體CT3及CT7各自之汲極區域係連接於資料線DL3，且單元電晶體CT4及CT8各自之汲極區域係連接於資料線DL4。

單元電晶體CT1、CT2、CT5及CT6各自之背閘極係連接於井WE1，且單元電晶體CT3、CT4、CT7及CT8各自之背閘極係連接於井WE2。

於圖5中，為便於進行說明，而表示將記憶胞排列成2列4行之情形，但並非限定於此情況，實際情況係矩陣狀地配置更多之記憶胞，而構成記憶體陣列。又，同一井及同一字元線上之記憶胞排列係於圖5中為例如單元電晶體CT1及CT2之2行構成，但於8位元(1位元組)構成之情形時，於同一井上形成有8行之單元電晶體。於該情形時，記憶胞之抹除及寫入係以1位元組為單位進行。

繼而，使用圖5，說明1單元1電晶體型之記憶胞之抹除、寫入及讀出動作。

首先，從抹除動作進行說明。例如，作為將資料抹除之記憶胞(選擇記憶胞)，考量將儲存於單元電晶體CT1及CT2中之資料抹除之情形。將被選擇之井WE1之電位設為1.5V，將字元線WL1之電位設為-8.5V，將源極線SL1及SL2之電位設為1.5V，且將資料線DL1及DL2設為浮動(圖5中記載為F)。如此般，將單元電晶體CT1及CT2之電荷儲存膜中所儲存之電荷提取至半導體基板側，從而將資料抹除。

此時，對於作為未進行抹除之其他記憶胞(非選擇記憶胞)之單元電晶體CT3~CT8，將未選擇之井WE2之電位設為-8.5V，將字元線WL2之電位設為1.5V，將源極線SL3及SL4之電位設為1.5V，且將資料線DL3及DL4之電位設為浮動。藉此，以不釋放單元電晶體CT3~CT8之電荷儲存膜中所儲存之電荷之方式不進行被抹除。

繼而，對寫入動作進行說明。例如，作為寫入資料之記憶胞(選擇記憶胞)，考量將資料寫入至單元電晶體CT1之情形。將被選擇之井WE1之電位設為-10.5V，將字元線WL1之電位設為1.5V，將源極線SL1之電位設為-10.5V，且將資料線DL1設為浮動。如此般，將電荷注入至單元電晶體CT1之電荷儲存膜，進行資料之寫入。

此時，對於未進行寫入之其他單元電晶體(非選擇記憶胞)CT2~CT8，將未選擇之井WE2之電位設為-10.5V，將字元線WL2之電位設為-10.5V，將源極線SL2~SL4之電位設為1.5V，且將資料線DL2~DL4之電位設為浮動。藉此，不將電荷注入至單元電晶體CT2~CT8之電荷儲存膜。

繼而，對於讀出動作進行說明。例如，設為將資料“0”寫入至單元電晶體CT1，電晶體之閾值電壓變高，單元電晶體CT2成為資料“1”，電晶體之閾值電壓變低。於將單元電晶體CT1及CT2之資料讀出之情形時，將被選擇之井WE1之電位設為-2V，將字元線WL1之電位設為0V，將源極線SL1及SL2之電位設為0V，且將資料線DL1及DL2之電位設為1.0V。藉此，將單元電晶體CT1及CT2之資料讀出。於該情形時，因單元電晶體CT1之閾值電壓變高，單元電晶體CT2之閾值電壓變低，因此，資料線DL1之電位不變，資料線DL2之電位下降。

又，對於未進行讀出之其他單元電晶體CT3~CT8，將未選擇之井WE2之電位設為-2V，將字元線WL2之電位設為-2V，將源極線SL3及SL4之電位設為0V，且將資料線DL3及DL4之電位設為0V，從而不使單元電晶體CT3~CT8接通。因讀出時使非選擇記憶胞之背閘極電位下降，故記憶胞中無需選擇電晶體。

<半導體裝置之製造方法>繼而，對本實施形態1之半導體裝置之製造方法進行說明。

圖6及圖7係表示實施形態1之半導體裝置之製造工序之一部分之流程圖。圖8~圖19係實施形態1之半導體裝置之製造工序中之主要部分剖視圖。圖7係表示圖6之步驟S4中所含之工序。圖9、圖11、圖13、圖15及圖17係實施形態1之半導體裝置之主要部分剖視圖中之將形成有閘極絕緣膜GIM之區域之周邊放大地表示之放大剖視圖。再者，於圖9、圖11、圖13、圖15及圖17中，為便於理解，而將層間絕緣膜IL1等MONOS型電晶體MC上之部分、及矽化物膜CS之圖示省略。

於本實施形態1中，對於記憶體形成區域MR上形成n通道型之MONOS型電晶體MC之情形進行說明，但亦可將導電型顛倒，形成p通道型之MONOS型電晶體MC(以下之實施形態中亦情況相同)。

首先，如圖8所示，準備即預備半導體基板SB(圖6之步驟S1)。於該步驟S1中，例如準備導入有硼(boron)等p型雜質且例如包含具有1~10Ωcm左右之比電阻之矽單晶之半導體基板SB。此時，半導體基板SB成為呈現大致圓盤形狀之半導體晶圓之狀態。

繼而，如圖8所示，形成元件分離區域STI(圖6之步驟S2)。於該步驟S2中，例如使用STI(Shallow Trench Isolation，淺溝槽隔離)法或LOCOS(Local Oxidation of Si，矽局部氧化)法，形成元件分離區域STI。以下，對於使用STI法形成元件分離區域STI之方法進行說明。

於該STI法中，首先，於半導體基板SB上，使用光微影技術及蝕刻技術形成元件分離槽。繼而，以將元件分離槽嵌入之方式，於半導體基板SB上，形成例如包含氧化矽膜之絕緣膜，此後，藉由化學機械研磨(Chemical Mechanical Polishing：CMP)法而將形成於半導體基板SB上之多餘之絕緣膜去除。藉此，形成僅於元件分離槽內嵌入有絕緣膜之元件分離區域STI。

繼而，如圖8及圖9所示，形成p型井PWM(圖6之步驟S3)。

於該步驟S3中，首先，如圖8及圖9所示，例如藉由將經圖案化之抗蝕膜(未圖示)作為遮罩之離子注入法而將例如硼(B)等p型雜質導入至半導體基板SB。

於該步驟S3中，繼而，如圖8及圖9所示，於半導體基板SB，例如藉由將砷(As)等n型雜質、或硼(B)等p型雜質進行離子注入，而於記憶體形成區域MR中形成p型井PWM之上層部、即通道區域之部分，形成p型半導體區域VMG。此時之p型雜質離子之注入能量例如可設為20KeV左右，且摻雜量例如可設為1.5×10¹³cm^-2左右。可藉由調整經該離子注入之雜質之種類、或離子注入之條件而調整MONOS型電晶體MC之閾值電壓。

再者，所謂「n型」係指主要之電荷載體為電子，且與p型相反之導電型。

繼而，如圖10~圖15所示，形成絕緣膜部IFP(圖6之步驟S4)。

絕緣膜部IFP係包含形成於半導體基板SB之上表面PS之絕緣膜IF1、形成於絕緣膜IF1上之作為絕緣膜之電荷儲存膜EC1、形成於電荷儲存膜EC1上之絕緣膜IFE、形成於絕緣膜IFE上之作為絕緣膜之電荷儲存膜EC2、及形成於電荷儲存膜EC2上之絕緣膜IF2。絕緣膜IF1係作為底部氧化膜之絕緣膜。藉由電荷儲存膜EC1、絕緣膜IFE、電荷儲存膜EC2而形成電荷儲存部ECP。絕緣膜IF2係作為頂部氧化膜之絕緣膜。電荷儲存膜EC1係儲存電荷之第1電荷儲存部，電荷儲存膜EC2係儲存電荷之第2電荷儲存部。

又，圖6之步驟S4之工序係包含於半導體基板SB之上表面PS形成絕緣膜IF1之工序(圖7之步驟S21)、於絕緣膜IF1上形成電荷儲存膜EC1之工序(圖7之步驟S22)、及於電荷儲存膜EC1上形成絕緣膜IFE之工序(圖7之步驟S23)。又，圖6之步驟S4之工序係包含於絕緣膜IFE上形成電荷儲存膜EC2之工序(圖7之步驟S24)、及於電荷儲存膜EC2上形成絕緣膜IF2之工序(圖7之步驟S25)。

首先，如圖10及圖11所示，形成絕緣膜IF1(圖7之步驟S21)。於該步驟S21中，在記憶體形成區域MR，於半導體基板SB之上表面PS、即p型井PWM上形成絕緣膜IF1。

絕緣膜IF1係含有矽及氧之絕緣膜，且例如包含氧化矽。較佳為，藉由ISSG(In Situ Steam Generation，臨場蒸氣產生)氧化法而形成絕緣膜IF1。ISSG氧化法係將氫與氧直接導入至減壓後之熱處理腔室內，於例如加熱至800~1100℃之溫度之包含矽等之半導體基板之表面，使之產生自由基氧化反應，藉此，於半導體基板之表面形成例如包含氧化矽之氧化膜之方法。ISSG氧化法中之氧化力因利用自由基氧化反應而高於例如熱氧化法等中之氧化力。因此，可藉由利用ISSG氧化法而形成包含緻密且優質之膜質之氧化矽之絕緣膜IF1。絕緣膜IF1之厚度TH1為例如2nm左右。

繼而，如圖12及圖13所示，形成電荷儲存膜EC1(圖7之步驟S22)。於該步驟S22中，在記憶體形成區域MR，於絕緣膜IF1上形成電荷儲存膜EC1。

電荷儲存膜EC1係含有矽及氮之絕緣膜，且例如包含氮化矽。可藉由例如化學氣相成長(Chemical Vapor Deposition：CVD)法而形成電荷儲存膜EC1，較佳為，例如藉由將二氯矽烷(SiH₂Cl₂)氣體與氨(NH₃)氣用作原料氣體之減壓化學氣相成長(Low Pressure Chemical Vapor Deposition：LPCVD)法而形成。或者，例如可藉由將矽烷(SiH₄)氣體與氨氣用作原料氣體之LPCVD法而形成電荷儲存膜EC1。電荷儲存膜EC1之厚度THE1為例如2nm左右。

進而較佳為，藉由原子層沈積(Atomic Layer Deposition：ALD)法而形成電荷儲存膜EC1。於ALD法中，例如藉由交替地重複進行使前驅物氣體之分子化學吸附形成1原子層之工序與將剩餘之前驅物氣體之分子吹拂去除之工序，而將1原子層逐層地堆積，使膜成膜。於 LPCVD法中，因形成例如包含氮化矽且均質之電荷儲存膜EC1，故通常需要600℃以上之溫度，而於ALD法中，即便未達600℃之例如400℃左右之低溫，亦可形成均質之電荷儲存膜EC1。

又，藉由ALD法而形成之例如包含氮化矽之電荷儲存膜EC1可藉由調整例如製程條件而以避免矽與氮之鍵變強之方式進行調整。於如此之情形時，可於下述步驟S23中，在電荷儲存膜EC1之上表面，藉由使用含水之處理液之液體處理、即濕式處理而容易地形成例如包含氧化矽或氮氧化矽之絕緣膜IFE。

再者，亦可取代ALD法，而藉由例如電漿化學氣相成長(Plasma-Enhanced Chemical Vapor Deposition：PECVD)法等，以作為LPCVD法或熱CVD法等中之成膜溫度之未達600℃之例如400℃之低溫，形成例如包含氮化矽之電荷儲存膜EC1。以下，將以如此之未達600℃之低溫形成電荷儲存膜EC1之成膜裝置稱為「低溫化成膜裝置」，且將使用如此之低溫化成膜裝置而形成之含有矽及氮之絕緣膜稱為「低溫化氮化膜」。此時，於步驟S22中，將使用低溫化成膜裝置，以未達600℃之例如400℃左右之低溫形成作為低溫化氮化膜之電荷儲存膜EC1。

繼而，如圖12及圖13所示，藉由使用有含水之處理液之液體處理、即濕式處理而形成絕緣膜IFE(圖7之步驟S23)。於該步驟S23中，在記憶體形成區域MR，於電荷儲存膜EC1上形成絕緣膜IFE。絕緣膜IFE係含有矽及氧之絕緣膜，且例如包含氧化矽或氮氧化矽。以下，對於使用單片式之液體處理裝置，將半導體基板逐片地進行液體處理、即濕式處理之方法進行說明。

首先，利用設置於液體處理裝置(未圖示)之晶圓載物台(未圖示)保持已進行步驟S22後之半導體基板SB。繼而，於使半導體基板SB與晶圓載物台一同地旋轉之狀態下，自設置於液體處理裝置之噴嘴(未圖示)對半導體基板SB之上表面PS，以例如30秒鐘左右供給作為處理液之例如維持於室溫即23℃之去離子水。繼而，藉由被供給之處理液而將例如包含氮化矽之電荷儲存膜EC1之上表面進行液體處理、即濕式處理，藉此，於電荷儲存膜EC1上，形成具有厚度THIE之絕緣膜IFE。即，含水之處理液係用以形成氧化膜之處理液。於將去離子水用作處理液之情形時，可於半導體基板SB，將供給至上表面PS之處理液之溫度設為室溫即23℃以上且100℃以下。又，雖為去離子水之定義，但室溫中之去離子水之比電阻較佳為設為10MΩcm以上，更佳為設為18MΩcm以上。

藉由如此之液體處理而形成之絕緣膜IFE之厚度THIE至少為1原子層以上、或厚於0.1nm。又，絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1。藉此，可容易地自半導體基板SB將電子或電洞注入至電荷儲存膜EC2(參照圖14)，從而可避免被注入之電子或電洞自電荷儲存膜EC2釋放至半導體基板SB。

再者，絕緣膜IFE之厚度THIE係薄於絕緣膜IF1之厚度TH1。藉此，可確保作為底部氧化膜之絕緣膜IF1之厚度。

即，於步驟S23中，藉由上述液體處理，而於短時間內膜厚控制性較佳地形成極薄之絕緣膜IFE。

繼而，於將處理液之供給停止後，例如以20秒鐘左右，進而使半導體基板SB旋轉進行甩水乾燥，從而進行乾燥處理。此後，使半導體基板SB之旋轉停止，自晶圓載物台取出半導體基板SB。

又，可藉由利用處理液將半導體基板SB進行液體處理而將附著於電荷儲存膜EC1之上表面之異物去除，從而可使電荷儲存膜EC1之上表面變得光滑。因此，可使MONOS型電晶體之可靠性提昇。

再者，作為用以形成氧化膜之處理液，如下述實施形態2中所說明，可使用含有臭氧(O₃)水、過氧化氫(H₂O₂)水之處理液等含水之各種處理液。或者，亦可交替地重複進行藉由形成如此之氧化膜之處理液而將半導體基板SB進行液體處理即濕式處理之工序、與藉由例如含氫氟酸之處理液等用以將所形成之氧化膜去除之處理液而將半導體基板SB進行液體處理即濕式處理之工序。

於上述之例中，對於使用單片式之液體處理裝置將半導體基板逐片地進行液體處理、即濕式處理之方法進行了說明。然而，亦可取代單片式之液體處理裝置，而使用分批式之液體處理裝置，將複數個半導體基板同時地進行液體處理、即濕式處理。

又，上述專利文獻2及專利文獻3中記載之技術係於半導體基板之水洗時形成於半導體基板之表面及半導體基板上之多晶矽膜之表面，形成自然氧化膜。然而，於上述專利文獻2及專利文獻3中，未記載於半導體基板之水洗時，在含有矽及氮之絕緣膜上形成含有矽及氧之絕緣膜之情形。

繼而，如圖14及圖15所示，形成電荷儲存膜EC2(圖7之步驟S24)。於該步驟S24中，在記憶體形成區域MR，於絕緣膜IFE上形成電荷儲存膜EC2。

電荷儲存膜EC2係含有矽及氮之絕緣膜，且例如包含氮化矽。可藉由例如CVD法而形成電荷儲存膜EC2，較佳為，例如可藉由將二氯矽烷(SiH₂Cl₂)氣體與氨(NH₃)氣用作原料氣體之LPCVD法而形成電荷儲存膜EC2。或者，可藉由例如將矽烷(SiH₄)氣體與氨氣用作原料氣體之LPCVD法而形成電荷儲存膜EC2。電荷儲存膜EC2之厚度THE2為例如9nm左右。

繼而，如圖14及圖15所示，形成絕緣膜IF2(圖7之步驟S25)。於該步驟S25中，在記憶體形成區域MR，於電荷儲存膜EC2上形成絕緣膜IF2。

絕緣膜IF2係含有矽及氧之絕緣膜，且例如包含氧化矽。較佳為，可藉由濕式氧化法等熱氧化法、或ISSG氧化法而形成絕緣膜IF2。濕式氧化法係於氧氣中添加有脫離子水蒸汽之氣體中進行熱處理之方法。或者，較佳為，可藉由HTO(High Temperature Oxide，高溫氧化物)法而形成絕緣膜IF1。藉此，便可形成包含緻密且優質之膜質之氧化矽之絕緣膜IF2。絕緣膜IF2之厚度TH2為例如3nm左右。

以如上之方式，可於半導體基板SB之上表面PS，形成包含絕緣膜IF1、電荷儲存膜EC1、絕緣膜IFE、電荷儲存膜EC2、及絕緣膜IF2之絕緣膜部IFP。又，藉由電荷儲存膜EC1、絕緣膜IFE及電荷儲存膜EC2而形成電荷儲存部ECP。

如上所述，設置絕緣膜IFE之主要目的係將半導體基板SB之上表面PS至電荷儲存膜EC2之下表面為止之距離DST保持為適度之距離，使資料保持特性提昇。同時地，電荷儲存膜EC2之厚度THE2可厚於電荷儲存膜EC1之厚度THE1，使電荷儲存膜EC1之厚度THE1相對地變薄。藉此，於將資料抹除時，可使自半導體基板SB之p型井PWM對電荷儲存膜EC2注入電洞之效率提昇。

即，可藉由設置絕緣膜IFE，且使電荷儲存膜EC1之厚度THE1變薄而將半導體基板SB之上表面PS至電荷儲存膜EC2之下表面為止之距離DST調整為可一邊提昇資料保持特性一邊使電子及電洞之注入效率提昇之適度之距離。

如使用下述圖21~圖28所說明，較佳為，可使絕緣膜IF1之厚度TH1、電荷儲存膜EC1之厚度THE1、絕緣膜IFE之厚度THIE之合計之厚度即距離DST遠離至例如相距4nm左右之位置為止。因此，於寫入狀態、即電子注入後之資料保持時，電子難以自電荷儲存膜EC2向半導體基板SB穿隧，從而可使資料保持特性提昇。

此處，於考慮到小數第1位為止之情形時，例如，可藉由將絕緣膜IF1之厚度TH1設為2.0nm，將電荷儲存膜EC1之厚度THE1設為2.0 nm，且將絕緣膜IFE之厚度THIE設為0.2nm而將絕緣膜IF1之厚度TH1、電荷儲存膜EC1之厚度THE1、絕緣膜IFE之厚度THIE之合計之厚度即距離DST設為4.2nm以上。藉此，如上所述，於寫入狀態、即電子注入後之資料保持時，電子難以自電荷儲存膜EC2向半導體基板SB穿隧，從而可使資料保持特性提昇。

又，絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1。藉此，可使絕緣膜IFE之厚度THIE相對地變薄。因此，可容易地使電子或電洞自半導體基板SB將絕緣膜IF1、電荷儲存膜EC1及絕緣膜IFE穿隧而注入至電荷儲存膜EC2。

繼而，如圖14及圖15所示，形成導電膜CF1(圖6之步驟S5)。於該步驟S5中，在記憶體形成區域MR，於絕緣膜部IFP上形成閘極電極用之導電膜CF1。

較佳為，導電膜CF1包含多晶矽膜、即polysilicon film。如此之導電膜CF1可利用CVD法等而形成。可將導電膜CF1之厚度以將絕緣膜部IFP覆蓋之方式設為充分程度之厚度。又，導電膜CF1之成膜時亦可將導電膜CF1以非晶矽膜進行成膜後，利用此後之熱處理使非晶矽膜成為多晶矽膜。

作為導電膜CF1，較佳為使用例如導入磷(P)或砷(As)等n型雜質而設為低電阻率者。

雜質可於導電膜CF1之成膜時或成膜後導入。於導電膜CF1之成膜時導入雜質之情形時，可藉由使導電膜CF1之成膜用之氣體中含有摻雜氣體，而將被導入有雜質之導電膜CF1成膜。

另一方面，於矽膜之成膜後導入雜質之情形時，可於有意地未導入雜質而將矽膜成膜後，藉由利用離子注入法等將雜質導入至該矽膜而形成被導入有雜質之導電膜CF1。

再者，於形成p通道型之MONOS型電晶體之情形時，較佳為，使用例如導入硼(B)等p型雜質而設為低電阻率者。

繼而，如圖16及圖17所示，於記憶體形成區域MR，將導電膜CF1及絕緣膜部IFP圖案化(圖6之步驟S6)。

於該步驟S6中，首先，於對半導體基板SB之上表面PS上塗佈抗蝕膜(未圖示)之後，藉由使用光微影技術而將抗蝕膜圖案化。抗蝕膜係以配置於記憶體形成區域MR中之形成閘極電極CG之區域之部分之導電膜CF1被抗蝕膜覆蓋，且配置於記憶體形成區域MR中之除了形成閘極電極CG之區域以外之區域之部分之導電膜CF1自抗蝕膜露出之方式進行圖案化。

於該步驟S6中，繼而，如圖16及圖17所示，將經圖案化之抗蝕膜(未圖示)用作遮罩，藉由例如乾式蝕刻等而將導電膜CF1及絕緣膜部IFP蝕刻進行圖案化。或者，亦可於藉由乾式蝕刻而將導電膜CF1蝕刻進行圖案化後，藉由濕式蝕刻而將絕緣膜部IFP蝕刻進行圖案化。

藉此，於記憶體形成區域MR，形成包含導電膜CF1之閘極電極CG，從而形成包含閘極電極CG與半導體基板SB之p型井PWM之間之部分之絕緣膜部IFP之閘極絕緣膜GIM。即，閘極電極CG係於記憶體形成區域MR，介隔閘極絕緣膜GIM形成於半導體基板SB之p型井PWM上。此後，藉由例如灰化而將經圖案化之抗蝕膜(未圖示)去除。

繼而，如圖18所示，形成n^-型半導體區域LDM(圖6之步驟S7)。於該步驟S7中，首先，如圖28所示，於記憶體形成區域MR，將閘極電極CG用作遮罩，藉由離子注入法而將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB。藉此，於記憶體形成區域MR，在俯視下夾隔閘極電極CG而位於兩側之部分之p型井PWM之上層部，分別形成n^-型半導體區域LDM。n^-型半導體區域LDM係分別對準地形成於閘極電極CG之兩側面。

再者，於形成p通道型之MONOS型電晶體之情形時，於記憶體形成區域MR，將閘極電極CG用作遮罩，藉由離子注入法而將例如硼(B)等p型雜質導入至半導體基板SB。

繼而，如圖19所示，形成側壁間隔件SW(圖6之步驟S8)。

於該步驟S8中，首先，於半導體基板SB之上表面PS整面，形成側壁間隔件用之絕緣膜。絕緣膜係含有例如包含氧化矽之絕緣膜、包含氮化矽之絕緣膜、或其等之積層膜等。此時，於記憶體形成區域MR，絕緣膜形成於n^-型半導體區域LDM之上表面、閘極絕緣膜GIM之側面、以及閘極電極CG之側面及上表面。

於該步驟S8中，繼而，如圖19所示，藉由例如各向異性蝕刻而將絕緣膜進行回蝕，於記憶體形成區域MR，將絕緣膜選擇性地殘留於閘極電極CG之側面，藉此，於閘極電極CG之側面，形成包含絕緣膜之側壁間隔件SW。藉此，將下述步驟S9中形成之n⁺型半導體區域NDM與閘極電極CG電性地絕緣。

繼而，如圖19所示，形成n⁺型半導體區域NDM(圖6之步驟S9)。於該步驟S9中，在記憶體形成區域MR，將閘極電極CG及側壁間隔件SW用作遮罩，藉由離子注入法而將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB。藉此，於記憶體形成區域MR，在俯視下夾隔側壁間隔件SW而位於與閘極電極CG相反側之部分之p型井PWM之上層部，形成n⁺型半導體區域NDM。n⁺型半導體區域NDM係於記憶體形成區域MR，對準地形成於側壁間隔件SW。

藉此，如圖19所示，於記憶體形成區域MR，藉由p型井PWM、p型半導體區域VMG、閘極絕緣膜GIM、閘極電極CG、側壁間隔件SW、n^-型半導體區域LDM、n⁺型半導體區域NDM而形成MONOS型電晶體MC。又，藉由MONOS型電晶體MC而形成作為非揮發性記憶體之記憶胞。

再者，於形成p通道型之MONOS型電晶體之情形時，於記憶體形成區域MR，將閘極電極CG及側壁間隔件SW用作遮罩，藉由離子注入法而將例如硼(B)等p型雜質導入至半導體基板SB。

繼而，如圖3所示，形成矽化物膜CS、絕緣膜SNF、層間絕緣膜IL1及插栓PG(圖6之步驟S10)。

於該步驟S10中，首先，如圖3所示，形成矽化物膜CS。於半導體基板SB之上表面PS整面，以將n⁺型半導體區域NDM、閘極電極CG、及側壁間隔件SW覆蓋之方式，形成金屬膜。金屬膜係例如包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜等，且可利用濺鍍法等而形成。繼而，藉由對半導體基板SB實施熱處理，而使n⁺型半導體區域NDM及閘極電極CG各自之上層部與金屬膜進行反應。此後，將未反應之金屬膜去除。

藉由進行如此之所謂之自對準矽化物製程，而如圖3所示，於n⁺型半導體區域NDM及閘極電極CG各自之上，分別形成矽化物膜CS。矽化物膜CS可設為例如鈷矽化物層、鎳矽化物層、或添加鉑之鎳矽化物層。

於該步驟S10中，繼而，如圖3所示，形成絕緣膜SNF。於半導體基板SB之上表面PS整面，以將n⁺型半導體區域NDM、閘極電極CG、及側壁間隔件SW覆蓋之方式，形成絕緣膜SNF。絕緣膜SNF係例如包含氮化矽。藉由例如CVD法而形成絕緣膜SNF。

於該步驟S10中，繼而，如圖3所示，於絕緣膜SNF上，形成層間絕緣膜IL1。層間絕緣膜IL1係含有例如包含氧化矽之絕緣膜、或包含氮化矽之絕緣膜與包含氧化矽之絕緣膜之積層膜等。於藉由例如CVD法而形成層間絕緣膜IL1後，將層間絕緣膜IL1之上表面進行平坦化處理。

於該步驟S10中，繼而，如圖3所示，形成將層間絕緣膜IL1貫通之插栓PG。首先，將利用光微影形成於層間絕緣膜IL1上之抗蝕圖案(未圖示)設為蝕刻遮罩，將層間絕緣膜IL1進行乾式蝕刻，藉此，於層間絕緣膜IL1形成接觸電洞CNT。繼而，於接觸電洞CNT內，形成包含鎢(W)等之導電性之插栓PG，作為例如導電體部。

為形成插栓PG，而例如於包含接觸電洞CNT之內部之層間絕緣膜IL1上，例如形成包含鈦(Ti)膜、氮化鈦(TiN)膜、或其等之積層膜之障壁導體膜。接著，於該障壁導體膜上，以將接觸電洞CNT嵌入之方式，形成例如包含鎢(W)膜等之主導體膜，且藉由CMP法或回蝕法等而將層間絕緣膜IL1上之多餘之主導體膜及障壁導體膜去除。藉此，形成插栓PG。再者，為簡化圖式，而於圖3中，一體化地表示構成插栓PG之障壁導體膜及主導體膜。

接觸電洞CNT及嵌入至該接觸電洞CNT之插栓PG係形成於n⁺型半導體區域NDM上，且雖圖示省略，但亦形成於閘極電極CG上等。於接觸電洞CNT之底部，使例如n⁺型半導體區域NDM上之矽化物膜CS之一部分露出，且雖圖示省略，但亦將閘極電極CG上之矽化物膜CS之一部分露出。

繼而，如圖3所示，形成層間絕緣膜IL2及配線ML1(圖6之步驟S11)。

於該步驟S11中，首先，如圖3所示，於形成有插栓PG之層間絕緣膜IL1上，形成例如包含氧化矽之層間絕緣膜IL2。繼而，藉由使用光微影技術及蝕刻技術而於層間絕緣膜IL2形成配線槽。此後，於包含配線槽內之層間絕緣膜IL2上形成銅(Cu)膜。此後，利用例如CMP法將配線槽之內部以外之層間絕緣膜IL2上所露出之銅膜研磨去除，藉此，僅於形成在層間絕緣膜IL2之配線槽內殘留銅膜。藉此，便可形成配線ML1。以此方式，便可形成本實施形態1之半導體裝置。

再者，於本實施形態1中，對形成包含銅膜之配線ML1之例進行了說明，但亦可形成例如包含鋁(Al)膜之配線ML1。

於本實施形態1之半導體裝置之製造方法中，藉由使用有處理液之液體處理、即濕式處理而形成絕緣膜IFE。藉此，例如與藉由熱氧化法或CVD法而形成絕緣膜IFE之情形相比，可使絕緣膜IFE之厚度厚於1原子層之厚度，且薄於因例如富爾諾罕(FN)型穿隧現象而可橫截絕緣膜IFE注入電子或電洞之上限之厚度。因此，如使用下述圖21~圖30所說明，可使寫入、抹除電壓即寫入電壓及抹除電壓之絕對值變小，且可使資料保持特性提昇。

又，根據本實施形態1之半導體裝置之製造方法，亦具有以下所述之效果。

例如，亦考量以下之方法：於步驟S22中，在設置於成膜裝置之成膜室內藉由ALD法而形成電荷儲存膜EC1後，於步驟S23中，於該成膜裝置之內部且該成膜室之內部或外部，將半導體基板SB置放於大氣中，藉此，於電荷儲存膜EC1上以自然氧化膜形成絕緣膜IFE。然而，於如此之方法中，因置放於大氣中形成自然氧化膜，故需要例如24小時左右之較長之時間，因此，半導體裝置之製造工序中之每一單位時間內可處理之半導體基板之片數、即產能低下。

另一方面，根據本實施形態1，於步驟S23中，使用例如上述單片式之液體處理裝置進行液體處理之情形時，在進行例如30秒鐘左右之液體處理後，進行例如20秒鐘左右之乾燥處理，藉此，以合計50秒鐘左右於電荷儲存膜EC1上形成絕緣膜IFE。即，於本實施形態1中，可藉由上述液體處理而於短時間內膜厚控制性較佳地形成極薄之絕緣膜IFE。

因此，於本實施形態1中，半導體裝置之製造工序中之產能大幅地提昇。又，藉由液體處理而形成絕緣膜IFE之工序係與例如使用去離子水之洗淨處理完全相同之工序，且作為半導體裝置之製造工序而言為現已確立之穩定之製程，故可期待良率之提昇。

又，根據本實施形態1，無需使例如包含氮化矽之電荷儲存膜EC1之例如2nm左右之厚度THE1減少，便可形成極薄之絕緣膜IFE。又，因藉由使用處理液之液體處理而形成絕緣膜IFE，故可容易地將電荷儲存膜EC1之上表面所附著之異物去除，從而可容易地使電荷儲存膜EC1之上表面平滑化，因此，可改善MONOS型電晶體中之電荷儲存部ECP之作為電荷儲存部之可靠性。

或者，例如藉由ALD法而以未達600℃之低溫形成之電荷儲存膜EC1容易與大氣中之氧等進行反應，即便僅置放於大氣中，表面之狀態亦產生變化。因此，於步驟S23中，可藉由使氧附著於電荷儲存膜EC1之表面而使電荷儲存膜EC1之表面穩定化。

又，根據本實施形態1，因於步驟S23中，例如以23℃以上100℃以下之低溫形成絕緣膜IFE，故賦予主電路之熱負荷較少，對主電路造成之影響亦較少。

又，如使用下述圖21~圖30所說明，根據本實施形態1，可使包含MONOS型電晶體MC之記憶胞之可靠性提昇。藉此，可將先前例如以要求特性之觀點而僅限用於消費品用途之主電路中附加有非揮發性記憶體之半導體裝置亦用於車載用途、產業用途或大功率用途。

又，如使用下述圖29及圖30所說明，根據本實施形態1，可使MONOS型電晶體MC之寫入、抹除電壓之絕對值小於例如10V。因此，亦可適應主電路之基礎製程為主電路之線寬極細之所謂之前端製程之情形至主電路之線寬並非如此細之先前製程之情形之多種多樣之情形，且可於主電路混載作為快閃記憶體之非揮發性記憶體。具體而言，如使用下述圖31所說明，即便使用具有5V之耐壓且具有3.3V之電源電壓之I/O電路、及具有4V之耐壓且具有2.5V之電源電壓之I/O電路之情形時，亦可混載非揮發性記憶體。

又，於本實施形態1中，無需為形成絕緣膜IFE而追加半導體裝置之製造工序中使用之光罩。藉此，可一邊抑制因對於作為現有製品之半導體裝置之製造工序附加新工序等而造成之製造負荷之增加，一邊於主電路附加作為快閃記憶體之非揮發性記憶體。因此，可於設計本實施形態1之半導體裝置時，沿用先前之半導體裝置之設計中所用之資產。

<關於資料保持特性>繼而，對於本實施形態1之半導體裝置中之資料保持特性、即保留特性，一邊與比較例1之半導體裝置進行對比一邊進行說明。

圖20係比較例1之半導體裝置之主要部分剖視圖。圖20係將比較例1之半導體裝置之主要部分剖視圖中之閘極絕緣膜GIM之周邊放大地表示之放大剖視圖，且係與圖4之放大剖視圖對應之剖視圖。

圖21係模式性地表示比較例1之半導體裝置之電荷儲存部中之電子阱位置之分佈之剖視圖。圖22係表示比較例1之半導體裝置之寫入狀態下之能量分佈之能帶圖。圖23係模式性地表示實施形態1之半導體裝置之電荷儲存部中之電子阱位置之分佈之剖視圖。圖24係表示實施形態1之半導體裝置之寫入狀態下之能量分佈之能帶圖。

於比較例1之半導體裝置中，閘極絕緣膜GIM包含形成於半導體基板SB之上表面PS之絕緣膜IF1、形成於絕緣膜IF1上之作為絕緣膜之電荷儲存膜EC100、及形成於電荷儲存膜EC100上之絕緣膜IF2。藉由電荷儲存膜EC100而形成電荷儲存部ECP100。絕緣膜IF1係包含例如氧化矽，電荷儲存膜EC100係包含例如氮化矽，絕緣膜IF2係包含例如氧化矽。因此，閘極絕緣膜GIM具有亦稱為ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜之結構。

作為底部氧化膜之絕緣膜IF1之厚度TH1係為了可進行電洞之自半導體基板SB向電荷儲存膜EC100之直接、穿隧抹除動作，而變得較薄，例如為2nm左右。又，作為電荷儲存部ECP100之電荷儲存膜EC100之厚度THE100係例如為16nm，作為頂部氧化膜之絕緣膜IF2之厚度TH2係例如為3nm左右。

於比較例1之半導體裝置中，電荷儲存部ECP100包含1層之電荷儲存膜EC100。於如此之情形時，為了可進行電洞將絕緣膜IF1直接穿隧進行抹除動作之動作、即直接、穿隧抹除動作，而使絕緣膜IF1之厚度TH1變薄為例如2nm左右。然而，若如此地使厚度TH1變薄，則電荷儲存膜EC100中之形成於與絕緣膜IF1之界面附近之電子阱位置ET100與半導體基板SB之上表面之距離變短。因此，於寫入狀態、即電子注入後之資料保持時，電子容易自電荷儲存膜EC100向半導體基板SB穿隧，從而無法使資料保持特性提昇。因此，比較例1之半導體裝置之適用範圍限定於可設為例如85℃之使用溫度、10年之資料保持期間及10萬次之資料重寫次數之所謂消費品用途。又，比較例1之半導體裝置係於抹除狀態下，電洞容易自電荷儲存膜EC100向半導體基板SB穿隧而釋放。

另一方面，若為使資料保持特性提昇而將電荷儲存膜EC100之厚度THE100較厚地設為例如16nm左右，則藉由使閘極絕緣膜GIM之厚度變薄而將寫入、抹除電壓之絕對值變小、即電壓調整受到阻礙。例如，於比較例1之半導體裝置中，作為寫入、抹除電壓，需要±13V左右之絕對值較大之電壓，故如下述圖31所說明，作為I/O電路之基礎製程，必須使用具有13.5V之耐壓且具有13.5V之電源電壓之I/O電路。

如此般，於比較例1之半導體裝置中，因電荷儲存膜EC100之電壓調整受到阻礙，因此，減小寫入、抹除電壓之絕對值、縮小 MONOS型電晶體之單元尺寸、及縮小含有I/O電路之主電路之面積變得困難。

另一方面，於本實施形態1之半導體裝置中，如圖24所示，電荷儲存部ECP包含2層之電荷儲存膜EC1及EC2、及配置於該等2層之電荷儲存膜EC1及EC2之間之1層絕緣膜IFE。如圖24所示，絕緣膜IF1、IFE及IF2各自之帶隙分別大於包含絕緣膜之電荷儲存膜EC1及EC2之任一個帶隙。而且，於作為絕緣膜之電荷儲存膜EC1之帶隙中，形成有包含雜質能階等之電子阱位置ET1，且於作為絕緣膜之電荷儲存膜EC2之帶隙中，形成有包含雜質能階等之電子阱位置ET2。藉此，電荷儲存膜EC1可於形成於電荷儲存膜EC1中之電子阱位置ET1，儲存包含電子之電荷，且電荷儲存膜EC2可於形成於電荷儲存膜EC2中之電子阱位置ET2，儲存包含電子之電荷。

因具有如此之結構，故於本實施形態1中，不僅可確保電荷儲存膜EC1中之形成於與絕緣膜IF1之界面附近之電子阱位置ET1，而且可確保電荷儲存膜EC2中之形成於與絕緣膜IFE之界面附近且利於資料保持特性之新的電子阱位置ET2。而且，可使比較例1中配置於自半導體基板SB之上表面相距例如2nm左右之位置之電子阱位置，於本實施形態1中遠離至自半導體基板SB之上表面相距例如4nm左右之位置為止。因此，於寫入狀態、即電子注入後之資料保持時，電子難以自電荷儲存膜EC2向半導體基板SB穿隧，從而可使資料保持特性提昇。

即，於本實施形態1中，包含MONOS型電晶體MC之非揮發性記憶體係於半導體基板SB與閘極電極CG之間被施加電壓，自半導體基板SB對閘極絕緣膜GIM注入電子，藉此，資料被寫入。又，包含MONOS型電晶體MC之非揮發性記憶體係於半導體基板SB與閘極電極CG之間被施加電壓，自半導體基板SB對閘極絕緣膜GIM注入電洞，藉此，資料被抹除。

<關於資料抹除效率>繼而，對於本實施形態1之半導體裝置中之資料抹除效率，一邊與比較例1~比較例3之半導體裝置進行對比一邊進行說明。

圖25係表示比較例1之半導體裝置之抹除時之能量分佈之能帶圖。圖26係表示比較例2之半導體裝置之抹除時之能量分佈之能帶圖。圖27係表示比較例3之半導體裝置之抹除時之能量分佈之能帶圖。圖28係表示實施形態1之半導體裝置之抹除時之能量分佈之能帶圖。

如圖25所示，於比較例1之半導體裝置中，電荷儲存部ECP100包含1層之電荷儲存膜EC100，但作為底部氧化膜之絕緣膜IF1之厚度TH1為例如2nm，相對較薄。因此，於抹除時，容易將電洞HL自半導體基板SB之通道區域注入至電荷儲存膜EC100，從而作為將電洞HL自半導體基板SB之通道區域注入至電荷儲存膜EC100之效率之電洞注入效率較高。因此，於比較例1之半導體裝置中，可容易地將資料抹除，從而作為將資料抹除之效率之資料抹除效率較高。

然而，於比較例1之半導體裝置中，如使用上述圖22所說明，資料保持特性、即保留特性較差。

如圖26所示，於比較例2之半導體裝置中，與比較例1之半導體裝置同樣地，電荷儲存部ECP100包含1層之電荷儲存膜EC100，但作為底部氧化膜之絕緣膜IF1之厚度TH1超過例如4nm左右，相對較厚。於如此之情形時，雖資料保持特性優異，但作為寫入、抹除電壓，需要例如±13V~±20V之絕對值較大之電壓，從而包含MONOS型電晶體之記憶胞之可靠性下降。

又，因使用絕對值較大之電壓作為寫入、抹除電壓，故例如p型之半導體區域與n型之半導體區域之間之接合界面中之漏電流、即pn 接合中之漏電流變大。因此，為抑制漏電流，而必須使包含MONOS型電晶體之記憶胞之陣列面積增大，因此，無法使用絕對值較大之電壓作為寫入、抹除電壓。

進而，於將絕對值較大之電壓用作寫入、抹除電壓之情形時，必須使主電路中所含之I/O電路之耐壓變高，從而主電路之面積增大，因此，無法使作為半導體裝置之半導體晶片之面積實現效率化。

即，於比較例2之半導體裝置中，雖資料保持特性優異，但抹除時，難以將電洞HL自通道區域注入至電荷儲存膜EC100，從而電洞注入效率較低。因此，於比較例2之半導體裝置中，無法容易地將資料抹除，從而資料抹除效率較低。

如圖27所示，於比較例3之半導體裝置中，電荷儲存部ECP包含2層之電荷儲存膜EC1及EC2、及配置於該等2層之電荷儲存膜EC1及EC2之間之1層之絕緣膜IFE，但與實施形態1不同，絕緣膜IFE之厚度為電荷儲存膜EC1之厚度以上。又，絕緣膜IF1、電荷儲存膜EC1及絕緣膜IFE之厚度之合計厚度即距離DST超過例如6nm左右，相對較厚。因此，於比較例3之半導體裝置中，雖資料保持特性優異，但抹除時，難以將電洞HL自半導體基板SB之通道區域注入至電荷儲存膜EC2，從而電洞注入效率較低。因此，於比較例3之半導體裝置中，無法容易地將資料抹除，從而資料抹除效率較低。

為解決上述比較例1~比較例3中之問題，而考慮抹除時藉由利用將絕緣膜IF1及絕緣膜IFE直接穿隧之直接、穿隧(DT，direct tunneling)而提昇電洞注入效率之結構。該結構係由圖28之能帶圖所示之本實施形態1之結構。藉此，作為寫入、抹除電壓而言，±12V之電壓便已足夠，因此，可將寫入、抹除電壓之絕對值減小。

如圖28所示，於本實施形態1之半導體裝置中，電荷儲存部ECP包含2層之電荷儲存膜EC1及EC2、及配置於該等2層之電荷儲存膜 EC1及EC2之間之1層絕緣膜IFE，但絕緣膜IF1、電荷儲存膜EC1及絕緣膜IFE之厚度之合計厚度即距離DST為例如4nm左右。

藉此，於電荷保持時，可使外觀上之底部氧化膜即絕緣膜IF1、電荷儲存膜EC1及絕緣膜IEE之厚度之合計厚度即距離DST一定程度地變厚，從而可使資料保持特性提昇。

又，於本實施形態1中，於電荷保持時，資料保持特性提昇，並且於抹除時，產生將具有例如2nm左右之厚度TH1之絕緣膜IF1直接穿隧之直接、穿隧(DT)，從而亦成為於電荷儲存膜EC1及EC2中可效率良好地且更多地儲存電洞HL之結構。

即，於本實施形態1之半導體裝置中，不僅資料保持特性優異，而且於抹除時，容易將電洞HL自半導體基板SB之通道區域注入至電荷儲存膜EC2，從而電洞注入效率較高。因此，於本實施形態1之半導體裝置中，可容易地將資料抹除，從而資料抹除效率較高。因此，於本實施形態1之半導體裝置中，可容易地將抹除電壓之絕對值減小。

<關於閾值電壓之衰減率>繼而，對於本實施形態1之半導體裝置中之閾值電壓之衰減率，一邊將比較例1之半導體裝置進行對比一邊進行說明。

圖29係用以說明比較例1之半導體裝置中之閾值電壓之衰減率之圖表。圖30係用以說明實施形態1之半導體裝置中之閾值電壓之衰減率之圖表。圖29及圖30之縱軸係表示寫入時及抹除時之閾值電壓，且圖29及圖30之橫軸係表示資料保持期間。

再者，於圖29及圖30中，寫入電壓超過10V之情形時，將已被寫入資料“0”之寫入狀態下之初始之閾值電壓記載為「“0”Vth」，且將資料成為“1”之抹除時之初始之閾值電壓記載為「“1”Vth」。

於比較例1之半導體裝置中，電荷儲存部ECP100包含1層之電荷儲存膜EC100(參照圖21)。於如此之情形時，使絕緣膜IF1之厚度TH1(參照圖22)變薄為例如2nm左右，以便可進行電洞將絕緣膜IF1直接穿隧進行抹除動作之動作、即直接、穿隧抹除動作。然而，若如此地使厚度TH1變薄，則電荷儲存膜EC100中之形成於與絕緣膜IF1之界面附近之電子阱位置ET100(參照圖22)與半導體基板SB之上表面之距離變短。因此，於寫入狀態、即電子注入後之資料保持時，電子容易自電荷儲存膜EC100向半導體基板SB穿隧。因此，比較例1之半導體裝置之適用範圍限定於可設為例如85℃之使用溫度、10年之資料保持期間及10萬次之資料重寫次數之所謂之消費品用途。

換言之，於比較例1之半導體裝置中，在將電子注入至電荷儲存膜EC100，被寫入資料“0”之寫入狀態下，雖容易將電子注入至電荷儲存膜EC100，但電子容易自電荷儲存膜EC100向半導體基板SB穿隧而釋放。因此，寫入電壓未達10V之情形係與寫入電壓超過10V之情形相比，電子僅少量地被注入至電荷儲存膜EC100，且注入至電荷儲存膜EC100之電子隨著時間經過而較多地向半導體基板SB不斷釋放。

因此，於寫入電壓未達10V之情形時，在例如10年之資料保持期間後，電洞被注入至電荷儲存膜EC100且資料“0”被抹除而成為“1”之抹除時之閾值電壓與寫入時之閾值電壓之電壓差相比寫入電壓超過10V之情形變小。又，於抹除狀態下，電洞容易自電荷儲存膜EC100向半導體基板SB穿隧而釋放。

另一方面，於本實施形態1之半導體裝置中，電荷儲存部ECP100包含2層之電荷儲存膜EC1及EC2、及配置於該等2層之電荷儲存膜EC1及EC2之間之1層之絕緣膜IFE。藉此，於本實施形態1中，可確保利於資料保持特性之新的電子阱位置ET2(參照圖23)。繼而，與比較例1相比，可使電子阱位置遠離至自半導體基板SB之上表面相距例如4nm左右之位置。

又，於本實施形態1之半導體裝置中，電子難以自該新設置之電子阱位置ET2向半導體基板SB釋放。因此，本實施形態1係與比較例1相比，寫入時之閾值電壓隨著資料保持期間之經過而衰減之比率即衰減率變小。

又，如圖30所示，寫入電壓未達10V之情形時之寫入時之閾值電壓之衰減率小於寫入電壓超過10V之情形時之寫入時之閾值電壓之衰減率。即，於本實施形態1中，與比較例1不同，寫入時之閾值電壓之衰減率變小之效果係隨著寫入電壓之絕對值變小而變大。

再者，因半導體裝置之製造工序之製程條件，而存在於電荷儲存膜EC2中之與絕緣膜IFE之界面附近產生負之固定電荷，從而固有之閾值電壓Vthi略微地變高之情形。此時，如圖29及圖30所示，實施形態1之閾值電壓Vthi係高於比較例1之閾值電壓Vthi。

又，於本實施形態1之半導體裝置中，電洞難以自該新設置之電子阱位置ET2向半導體基板SB釋放。因此，於本實施形態1中，與比較例1相比，抹除時之閾值電壓隨著資料保持期間之經過而衰減之比率、即衰減率變小。

因此，於本實施形態1中，於寫入電壓未達10V之情形時，在例如10年之資料保持期間後，將電洞注入至電荷儲存膜EC2且資料“0”被抹除從而成為“1”之抹除時之閾值電壓與寫入時之閾值電壓之電壓差與比較例1相比變大。

進而，於本實施形態1之半導體裝置中，可於將資料抹除時，容易地使電洞自半導體基板SB直接、穿隧至電荷儲存膜EC2。因此，可將電洞有效地注入至電荷儲存膜EC2，從而可更多地儲存電洞。

因該等效果，本實施形態1可與比較例1相比，主要使包含電荷儲存膜EC2之電荷儲存部ECP之厚度變得薄於比較例1中之電荷儲存部ECP100之厚度。因此，電可藉由使荷儲存部ECP之厚度變薄之調整之效果而將寫入電壓下降至例如10V左右以下。換言之，於本實施形態1中，可進行MFN(Modified Fowler-Nordheim，修正之富爾諾罕)低電壓寫入。

<關於I/O電路面積之減少>繼而，對本實施形態1之半導體裝置中之I/O電路面積之減少進行說明。此處，例示研究例1~研究例5，且研究於將包含MONOS型電晶體之記憶胞附加於主電路作為附加式電路之情形時，MONOS型電晶體所需之寫入、抹除電壓、對應於該寫入、抹除電壓之耐壓、及被附加之主電路之基礎製程之關係。

圖31係用以說明寫入、抹除電壓、耐壓、及主電路之基礎製程之關係之表格。所謂主電路之基礎製程係指I/O電路6(參照圖1)中所含之高耐壓MISFET之基礎製程，且該高耐壓MISFET之基礎製程係依存於I/O電路之電源電壓。而且，於圖31中，例如所謂13V-IO係指主電路之基礎製程為具有13V之電源電壓之I/O電路中所含之高耐壓MISFET之基礎製程。

於比較例1之半導體裝置中，電荷儲存部ECP100包含1層之電荷儲存膜EC100，故作為MONOS型電晶體之寫入、抹除電壓而言，需要絕對值相對較大之±13.5V之電壓。於如此之情形時，於使用如圖31之研究例1中以「13V-IO」所記載，具有13.5V之耐壓且具有13.5V之電源電壓之I/O電路之情形時，可進行MONOS型電晶體之寫入、抹除動作。又，藉由鑽研電路設計，而即便於使用如圖31之研究例2中以「5V-IO」所記載，具有8V之耐壓且具有5V之電源電壓之I/O電路之情形時，亦可進行MONOS型電晶體之寫入、抹除動作。

另一方面，於本實施形態1之半導體裝置中，電荷儲存部ECP包含2層之電荷儲存膜EC1及EC2、及配置於該等2層之電荷儲存膜EC1及EC2之間之1層之絕緣膜IFE。因此，MONOS型電晶體之寫入、抹除電壓為絕對值相對較小之±10V之電壓即可。於如此之情形時，使用如圖31之研究例3中以「3.3V-IO」所記載，具有5V之耐壓且具有3.3V之電源電壓之I/O電路之情形時，可進行MONOS型電晶體之寫入、抹除動作。

又，若可將MONOS型電晶體之寫入、抹除電壓進而降低至作為低電壓之±8V之電壓，則即便於使用如圖31之研究例5中以「2.5V-IO」所記載，具有4V之耐壓且具有2.5V之電源電壓之I/O電路之情形時，亦可進行MONOS型電晶體之寫入、抹除動作。再者，即便於MONOS型電晶體之寫入、抹除電壓為±10V之電壓之情形時，亦可藉由鑽研電路設計而於使用如圖31之研究例4中以「2.5V-IO」所記載，具有4V之耐壓且具有2.5V之電源電壓之I/O電路之情形時，進行MONOS型電晶體之寫入、抹除動作。

隨著I/O電路之電源電壓下降至13V、5V、3.3V、2.5V，包含I/O電路之主電路之面積縮小。因此，於本實施形態1之半導體裝置中，與I/O電路之電源電壓為13V或5V之比較例1相比，可將I/O電路之電源電壓減小至3.3V或2.5V，從而可將包含I/O電路之主電路之面積縮小。因此，可實現能夠附加與主電路之面積縮小之量相對應之具有其他功能之電路等半導體裝置之半導體晶片之面積之效率化。

<本實施形態之主要特徵與效果>本實施形態1之半導體裝置之製造方法係於半導體基板SB上，形成包含絕緣膜IF1、絕緣膜IF1上之電荷儲存膜EC1、電荷儲存膜EC1上之絕緣膜IFE、絕緣膜IFE上之電荷儲存膜EC2、及電荷儲存膜EC2上之絕緣膜IF2之絕緣膜部IFP。繼而，於絕緣膜部IFP上，形成導電膜CF1，將導電膜CF1及絕緣膜部IFP圖案化，形成閘極電極CG及閘極絕緣膜GIM。電荷儲存膜EC1係含有矽及氮，絕緣膜IFE係含有矽及氧，且電荷儲存膜EC2係含有矽及氮。絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1，且電荷儲存膜EC2之厚度THE2係厚於電荷儲存膜EC1之厚度THE1。又，絕緣膜IFE係藉由使用含水之處理液，將電荷儲存膜EC1之上表面進行處理而形成。

藉此，可於電荷儲存部ECP之厚度方向上之相較中心位置更半導體基板SB側，短時間內膜厚控制性較佳地形成含有矽與氧之絕緣膜IFE。因此，於具備包含MONOS型電晶體之記憶胞之半導體裝置中，可減小寫入、抹除電壓之絕對值，使資料保持特性提昇，且使半導體裝置之製造工序中之產能提昇。

(實施形態2)實施形態1之半導體裝置之製造方法係藉由將去離子水用作處理液，將半導體基板SB進行液體處理，而於電荷儲存膜EC1上，形成絕緣膜IFE。相對於此，實施形態2之半導體裝置之製造方法係使用包含臭氧水、過氧化氫水之處理液等含水之各種處理液，將半導體基板SB進行液體處理，而於電荷儲存膜EC1上形成絕緣膜IFE。

再者，本實施形態2之半導體裝置之結構係與實施形態1之半導體裝置之結構相同。

<半導體裝置之製造工序>圖32係表示實施形態2之半導體裝置之製造工序之一部分之流程圖。圖32係表示圖6之步驟S4中所含之工序。

本實施形態2之半導體裝置之製造方法係與實施形態1之半導體裝置之製造方法同樣地，首先，進行圖6之步驟S1~步驟S3之工序後，進行與圖7之步驟S21及步驟S22相同之工序(圖32之步驟S31及步驟S32)。藉此，如圖10~圖13所示，形成絕緣膜部IFP中之絕緣膜IF1與電荷儲存膜EC1。

繼而，如圖12及圖13所示，藉由使用有含水之處理液之液體處理、即濕式處理而形成絕緣膜IFE(圖32之步驟S33)。該步驟S33係與圖7之步驟S23之工序同樣地，於記憶體形成區域MR，在電荷儲存膜 EC1上形成絕緣膜IFE。絕緣膜IFE係含有矽及氧之絕緣膜，且例如包含氧化矽或氮氧化矽。

即便該步驟S33，亦與圖7之步驟S23之工序同樣地，首先，藉由設置於液體處理裝置(未圖示)之晶圓載物台(未圖示)而保持進行步驟S32後之半導體基板SB。繼而，於使半導體基板SB與晶圓載物台一同地旋轉之狀態下，自設置於液體處理裝置之噴嘴(未圖示)對半導體基板SB之上表面PS，以例如30秒鐘左右，供給例如維持為室溫即23℃左右之處理液。繼而，藉由被供給之處理液而將例如包含氮化矽之電荷儲存膜EC1之上表面進行液體處理、即濕式處理，藉此，於電荷儲存膜EC1上，形成具有厚度THIE之絕緣膜IFE。

另一方面，於本實施形態2中，作為處理液，可使用含有臭氧(O₃)水及過氧化氫(H₂O₂)水之處理液、含有氫氟酸之處理液等含水之各種之處理液。其中，含有臭氧(O₃)水及過氧化氫(H₂O₂)水之處理液係用以形成氧化膜之處理液，且含有氫氟酸之處理液係用以將氧化膜去除之處理液。

於將臭氧水用作處理液之情形時，可對於半導體基板SB之上表面PS，以例如10秒鐘左右，供給例如維持為室溫即23℃之處理液。又，可將臭氧水之濃度設為1~100mg/L。

又，作為含有過氧化氫水之處理液而言，可使用硫酸過氧化氫混合物(Sulfuric acid-Hydrogen Peroxide Mixture：SPM)、氨水過氧化氫混合物(Ammonium Hydroxide-Hydrogen Peroxide Mixture：APM)、或鹽酸過氧化氫混合物(Hydrochloride-Hydrogen Peroxide Mixture：HPM)。繼而，於使用含有過氧化氫水之處理液之情形時，可對於半導體基板SB之上表面PS，以例如10分鐘左右，供給例如維持為23~160℃左右之處理液。

步驟S33中用作處理液之包含臭氧水及含有過氧化氫水之處理液係氧化力均強於作為步驟S23中使用之處理液之去離子水。即，步驟S33中之絕緣膜IFE之形成方法係與步驟S23中之絕緣膜IFE之形成方法相比，於電荷儲存膜EC1之上表面，更主動地形成作為氧化膜之絕緣膜IFE者。因此，於將包含臭氧水、及過氧化氫水之處理液用作處理液之情形時，可將例如供給處理液之時間縮短。

再者，作為步驟S33之第1變化例而言，亦可將使用含有臭氧水及過氧化氫水之處理液中之某一種處理液將電荷儲存膜EC1之上表面進行液體處理之工序、與使用其他種類之處理液或去離子水將電荷儲存膜EC1之上表面進行液體處理之工序進行組合。

或者，作為步驟S33之第2變化例而言，亦可將使用包含去離子水、臭氧水、或過氧化氫水之處理液中之任一處理液將電荷儲存膜EC1之上表面進行液體處理之工序(第1工序)、與使用含有氫氟酸之處理液將電荷儲存膜EC1之上表面進行液體處理之工序(第2工序)進行組合。作為含有氫氟酸之處理液而言，亦可使用例如緩衝氫氟酸(Buffered Hydrofluoric Acid：BHF)。

可於第2工序中，藉由使用含有氫氟酸之處理液，將電荷儲存膜EC1之上表面進行液體處理，而將第1工序中形成於電荷儲存膜EC1之上表面之極薄之氧化膜去除。因此，例如可於進行第2工序，將電荷儲存膜EC1之上表面淨化後，藉由進行第1工序形成氧化膜而一邊使電荷儲存膜EC1與絕緣膜IFE之接合變得良好，一邊於電荷儲存膜EC1上形成絕緣膜IFE。

又，例如亦可藉由交替地重複進行第1工序與第2工序而於電荷儲存膜EC1上形成絕緣膜IFE。藉此，可於電荷儲存膜EC1之上表面一邊將表層進行蝕刻一邊形成絕緣膜IFE，因此，可一邊使電荷儲存膜EC1與絕緣膜IFE之接合進而變得良好，一邊於電荷儲存膜EC1上形成絕緣膜IFE。

即便步驟S33，亦與步驟S23同樣地，絕緣膜IFE之厚度為至少1原子層以上或厚於0.1nm。又，絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1。進而，絕緣膜IFE之厚度THIE係薄於絕緣膜IF1之厚度TH1。

即，即便步驟S33，亦與步驟S23同樣地，可藉由上述液體處理而短時間內膜厚控制性較佳地形成極薄之絕緣膜IFE。

繼而，於停止去離子水之供給後，以例如20秒鐘左右，進而使半導體基板SB旋轉進行甩水乾燥，進行乾燥處理。此後，使半導體基板SB之旋轉停止，將半導體基板SB自晶圓載物台取出。

又，可藉由利用處理液將半導體基板SB進行液體處理，而將附著於電荷儲存膜EC1之上表面之異物去除，從而可使電荷儲存膜EC1之上表面變得光滑。因此，可使MONOS型電晶體之可靠性提昇。

繼而，進行與圖7之步驟S24及步驟S25相同之工序(圖32之步驟S34及步驟S35)，形成包含絕緣膜IF1、電荷儲存膜EC1、絕緣膜IFE、電荷儲存膜EC2、及絕緣膜IF2之絕緣膜部IFP。

此後，可進行圖6之步驟S5~步驟S11之工序，形成與圖3中所示之實施形態1之半導體裝置相同之半導體裝置。

<本實施形態之主要特徵效果>本實施形態2之半導體裝置之製造方法係與實施形態1之半導體裝置之製造方法同樣地，絕緣膜IFE係藉由使用含水之處理液將電荷儲存膜EC1之上表面進行處理而形成。因此，即便本實施形態2，亦具有與實施形態1相同之效果。

另一方面，於本實施形態2中，作為處理液而言，可使用含有臭氧水或過氧化氫水之處理液。含有臭氧水及過氧化氫水之處理液係氧化力均強於作為實施形態1中使用之處理液之去離子水。因此，本實施形態2係與實施形態1相比，可將供給處理液之時間縮短。或者，本實施形態2係與實施形態1相比，可使資料保持特性進而提昇，從而可使半導體裝置之性能進而提昇。

或者，於本實施形態2中，作為處理液，亦可使用含有氫氟酸之處理液。因此，可藉由將進行用以形成氧化膜之液體處理之工序與供給用以將氧化膜去除之含有氫氟酸之處理液進行液體處理之工序進行組合，而使電荷儲存膜EC1與絕緣膜IFE之接合變得良好。

(實施形態3)實施形態1之半導體裝置之製造方法係藉由使用處理液，將半導體基板SB進行液體處理，而於電荷儲存膜EC1上形成絕緣膜IFE。相對於此，實施形態3之半導體裝置之製造方法係使用成膜裝置，形成絕緣膜IFE。

再者，本實施形態3之半導體裝置之結構係與實施形態1之半導體裝置之結構相同。

<半導體裝置之製造工序>圖33係表示實施形態3之半導體裝置之製造工序之一部分之流程圖。圖33係表示圖6之步驟S4中所含之工序。

本實施形態3之半導體裝置之製造方法係與實施形態1之半導體裝置之製造方法同樣地，首先，進行圖6之步驟S1~步驟S3之工序後，進行與圖7之步驟S21及步驟S22相同之工序(圖33之步驟S41及步驟S42)。藉此，如圖10~圖13所示，形成絕緣膜部IFP中之絕緣膜IF1、電荷儲存膜EC1。

繼而，如圖12及圖13所示，形成絕緣膜IFE(圖33之步驟S43)。該步驟S43係不同於圖7之步驟S23之工序地於記憶體形成區域MR，在半導體基板SB之上表面PS，使用成膜裝置形成絕緣膜IFE。絕緣膜IFE係含有矽及氧之絕緣膜，且例如包含氧化矽或氮氧化矽。

較佳為，藉由ALD法而形成絕緣膜IFE。於ALD法中，例如藉由交替地重複進行使前驅物氣體之分子化學吸附形成1原子層之工序、與將剩餘之前驅物氣體之分子吹拂去除之工序，而將1原子層逐層地堆積使膜進行成膜。於LPCVD法中，因形成例如包含氧化矽且均質之絕緣膜IFE，故通常需要600℃以上之溫度，而於ALD法中，即便未達600℃之例如400℃左右之低溫，亦可形成包含氧化矽且均質之絕緣膜IFE。

又，與圖7之步驟S22同樣地，於步驟S42中，於設置於成膜裝置之內部之成膜室之內部，藉由ALD法而以未達600℃之例如400℃左右之低溫形成電荷儲存膜EC1之情形時，可於步驟S43中，在該成膜室之內部連續地形成絕緣膜IFE。因此，可使半導體裝置之製造工序中之每一單位時間內可處理之半導體基板之片數、即產能提昇，從而可將接受訂單至供給製品之所需時間即TAT(Turn Around Time，周轉時間)縮短。

即便步驟S43，亦與步驟S23同樣地，絕緣膜IFE之厚度為至少1原子層以上、或厚於0.1nm。又，絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1。

即，即便步驟S43，亦與步驟S23同樣地，可短時間內膜厚控制性較佳地形成極薄之絕緣膜IFE。

再者，可取代ALD法，藉由例如PECVD法等而以LPCVD法或熱CVD法等中之成膜溫度即未達600℃之例如400℃左右之低溫，形成例如包含氮化矽之絕緣膜IFE。關於電荷儲存膜EC1，與上述情況同樣地，將如此之利用以未達600℃之低溫形成絕緣膜IFE之成膜裝置、即低溫化成膜裝置而形成之含有矽及氧化之絕緣膜稱為「低溫化氧化膜」。此時，於步驟S43中，可使用低溫化成膜裝置，以未達600℃之例如400℃左右之低溫形成作為低溫化氧化膜之電荷儲存膜EC1。

繼而，進行與圖7之步驟S24及步驟S25相同之工序(圖33之步驟S44及步驟S45)，形成包含絕緣膜IF1、電荷儲存膜EC1、絕緣膜IFE、電荷儲存膜EC2、及絕緣膜IF2之絕緣膜部IFP。

此後，進行圖6之步驟S5~步驟S11之工序，形成與圖3中所示之實施形態1之半導體裝置相同之半導體裝置。

<本實施形態之主要特徵效果>本實施形態3之半導體裝置之製造方法係於半導體基板SB上，形成包含絕緣膜IF1、絕緣膜IF1上之電荷儲存膜EC1、電荷儲存膜EC1上之絕緣膜IFE、絕緣膜IFE上之電荷儲存膜EC2、及電荷儲存膜EC2上之絕緣膜IF2之絕緣膜部IFP。繼而，於絕緣膜部IFP上，形成導電膜CF1，將導電膜CF1及絕緣膜部IFP圖案化，形成閘極電極CG及閘極絕緣膜GIM。電荷儲存膜EC1係含有矽及氮，絕緣膜IFE係含有矽及氧，電荷儲存膜EC2係含有矽及氮。絕緣膜IFE之厚度THIE係薄於電荷儲存膜EC1之厚度THE1，且電荷儲存膜EC2之厚度THE2係厚於電荷儲存膜EC1之厚度THE1。又，絕緣膜IFE係於未達600℃之溫度下藉由CVD法而形成。

藉此，即便本實施形態3，亦可與實施形態1同樣地，可於電荷儲存部ECP之厚度方向上之相較中心位置更半導體基板SB側，短時間內膜厚控制性較佳地形成含有矽與氧之絕緣膜IFE。因此，即便本實施形態3，亦可與實施形態1同樣地，於具備包含MONOS型電晶體之記憶胞之半導體裝置中，減小寫入、抹除電壓之絕對值，使資料保持特性提昇，且使半導體裝置之製造工序中之產能提昇。

另一方面，於本實施形態3中，可於在設置於成膜裝置之內部之成膜室之內部形成電荷儲存膜EC1後，於該成膜室之內部連續地形成絕緣膜IFE。因此，與實施形態1相比，可使半導體裝置之製造工序中之產能進而提昇。

以上，基於實施形態，對由本發明者研製而成之發明具體地進行了說明，但本發明並非限定於上述實施形態，毋庸置疑，於不脫離本發明精神之範圍內可進行各種變更。

Claims

一種半導體裝置之製造方法，其具有如下工序：(a)準備半導體基板；(b)於上述半導體基板之主面，形成絕緣膜部；(c)於上述絕緣膜部上，形成導電膜；及(d)將上述導電膜及上述絕緣膜部圖案化，形成閘極電極，且於上述閘極電極與上述半導體基板之間形成閘極絕緣膜；上述(b)工序包含如下上序：(b1)於上述半導體基板之上述主面，形成含有矽及氧之第1絕緣膜；(b2)於上述第1絕緣膜上，形成含有矽及氮之第2絕緣膜；(b3)於上述第2絕緣膜上，形成含有矽及氧之第3絕緣膜；(b4)於上述第3絕緣膜上，形成含有矽及氮之第4絕緣膜；及(b5)於上述第4絕緣膜上，形成含有矽及氧之第5絕緣膜，而形成包含上述第1絕緣膜、上述第2絕緣膜、上述第3絕緣膜、上述第4絕緣膜及上述第5絕緣膜之上述絕緣膜部；且上述第3絕緣膜之厚度係薄於上述第2絕緣膜之厚度，上述第4絕緣膜之厚度係厚於上述第2絕緣膜之厚度；於上述(b2)工序中，上述第2絕緣膜係氮化矽膜；於上述(b3)工序中，藉由使用第1處理液將上述第2絕緣膜之上表面直接進行處理而形成上述第3絕緣膜；上述第1處理液係於室溫時比電阻至少為10MΩ cm以上之純水。
如請求項1之半導體裝置之製造方法，其中上述(b2)工序中係藉由原子層沈積法而形成上述第2絕緣膜。
如請求項1之半導體裝置之製造方法，其中上述閘極電極及上述閘極絕緣膜係非揮發性記憶體之一部分，且上述非揮發性記憶體係構成為：藉由自上述半導體基板對上述閘極絕緣膜注入電子而被寫入資料，且藉由自上述半導體基板對上述閘極絕緣膜注入電洞而被抹除資料。
如請求項1之半導體裝置之製造方法，其中上述(b3)工序包含：(b6)使用上述第1處理液將上述第2絕緣膜之上表面進行處理之工序；及(b7)使用含有氫氟酸之第2處理液將上述第2絕緣膜之上表面進行處理之工序；且於上述(b3)工序中，藉由交替地重複進行上述(b6)工序與上述(b7)工序而形成上述第3絕緣膜。
如請求項1之半導體裝置之製造方法，其中上述第1絕緣膜包含氧化矽，上述第3絕緣膜包含氧化矽，上述第4絕緣膜包含氮化矽，上述第5絕緣膜包含氧化矽。
如請求項1之半導體裝置之製造方法，其中上述第2絕緣膜係第1電荷儲存膜，上述第4絕緣膜係第2電荷儲存膜。
如請求項2之半導體裝置之製造方法，其中上述(b2)工序中，上述原子層沈積法係於未達600℃之溫度而進行。
如請求項1之半導體裝置之製造方法，其中上述純水係：比電阻至少為18MΩcm以上。
如請求項1之半導體裝置之製造方法，其中上述(b3)工序係於上述第1處理液為液體之狀態下進行。
如請求項1之半導體裝置之製造方法，其中上述(b3)工序係於23℃以上且未達100℃之溫度而進行。