CN105470203B - 制造半导体器件的方法 - Google Patents

Abstract

本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。

Description

制造半导体器件的方法

相关申请交叉参考

包括说明书、附图和摘要在内的于2014年9月30日递交的日本专利申请No.2014-201387整体以引入方式并入本文。

技术领域

本发明涉及半导体器件的制造技术，例如，一种当应用于具有混合装载在其中的非易失性存储器的半导体器件的制造技术时有效的技术。

背景技术

具有包括作为场效应晶体管的MISFET(金属绝缘体半导体场效应晶体管)的主电路的半导体器件除了用于实现半导体器件的主要功能的主电路外有时还具有被添加到主电路的附加电路(附电路)。附加电路的实例包括将用于主电路的修整或释放的电子熔丝和用于在其中存储修整信息的存储器。

近年来，出现了对利用可编程非易失性存储器以允许重复的调整的MTP(多次性编程)型电子熔丝的日益增加的需求。现在，作为用于存储修整信息的存储器，使用的是具有浮置栅极结构并且适合与包括在主电路中的场效应晶体管混合装载的非易失性存储器(NV存储器)。使用这样的非易失性存储器会增加存储器单元的大小，因此向能够使存储器单元小型化的非易失性存储器的转变正在研究中。在这样的情况下，已经对使用具有MONOS(金属氧化物氮化物氧化物半导体)结构作为附加电路的非易失性存储器进行了研究。

日本未审查专利申请公开No.2009-289823(专利文献1)公开了一种半导体集成电路器件的技术，所述半导体集成电路器件在其半导体衬底的表面中具有周边电路区和存储器单元区。

日本未审查专利申请公开No.Hei 5(1993)-160095(专利文献2)公开了一种用加入氟化氢的纯水清洗半导体晶片的技术。日本未审查专利申请公开No.Hei 5(1993-235265)(专利文献3)公开了一种技术，其在制造半导体器件的方法中具有清洗半导体晶片的步骤和将经清洗的半导体晶片上的自然氧化物膜热氮化成相应的氮化物的步骤。

[专利文献1]日本未审查专利申请公开No.2009-289823

[专利文献2]日本未审查专利申请公开No.Hei 5(1993)-160095

[专利文献3]日本未审查专利申请公开No.Hei 5(1993)-235265

发明内容

作为MONOS晶体管的栅极绝缘膜，其中混合装载有非易失性存储器的这样的半导体器件具有：用作底部氧化物膜的绝缘膜、包含氮化物膜的电荷存储部、和用作顶部氧化物膜的绝缘膜。

当电荷存储部由单层电荷存储膜构成时，有时减小用作底部氧化物膜的绝缘膜的厚度，以便使空穴能够直接隧穿用作底部氧化物膜的绝缘膜并且即使减小写入/擦除电压也允许执行擦除操作。然而，用作底部氧化物膜的绝缘膜的厚度的减小在数据保持期间促进了电子从电荷存储部到半导体衬底的隧穿，因此不能实现数据保持特性的改善。

可以通过在电荷存储部的厚度方向的中间形成由超薄氧化物膜制成的绝缘膜来实现数据保持特性的改善。然而，难以在短时间内以良好的膜厚度可控制性在电荷存储部的厚度方向的中间形成由超薄氧化物膜制成的绝缘膜，并且这降低了半导体器件的制造步骤的吞吐量。因此不能容易地实现在改善半导体器件的性能的同时改善半导体器件的制造步骤的吞吐量。

另外的问题和新颖特征从本文的说明和附图中将显而易见。

在一种模式中，一种制造半导体器件的方法包括：在半导体衬底上形成由第一绝缘膜、第一绝缘膜上的第二绝缘膜、第二绝缘膜上的第三绝缘膜、第三绝缘膜上的第四绝缘膜以及第四绝缘膜上的第五绝缘膜构成的绝缘膜部。然后，当在绝缘膜部上形成导电膜之后，将导电膜和绝缘膜部图案化以形成栅电极和栅极绝缘膜。第二绝缘膜含有硅和氮，第三绝缘膜含有硅和氧，并且第四绝缘膜含有硅和氮。第三绝缘膜的厚度小于第二绝缘膜的厚度，并且第四绝缘膜的厚度大于第二绝缘膜的厚度。第三绝缘膜是通过用含水的处理液对第二绝缘膜的上表面进行处理来形成的。

根据该模式，可以实现半导体器件的性能的改善，同时改善半导体器件的制造步骤的吞吐量。

附图说明

图1示出了根据第一实施例的半导体芯片的布局构造实例；

图2示出了非易失性存储器的电路块构造的一个实例；

图3是第一实施例的半导体器件的局部剖视图；

图4是第一实施例的半导体器件的局部剖视图；

图5是示出非易失性存储器的存储器阵列结构及其操作条件的一个实例的说明图；

图6是示出了第一实施例的半导体器件的一些制造步骤的工艺流程图；

图7是示出了第一实施例的半导体器件的一些制造步骤的工艺流程图；

图8是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图9是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图10是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图11是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图12是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图13是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图14是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图15是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图16是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图17是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图18是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图19是第一实施例的半导体器件在其制造步骤期间的局部剖视图；

图20是比较例1的半导体器件的局部剖视图；

图21是示意性地示出比较例1的半导体器件的电荷存储部中的电子捕获位置的分布的剖视图。

图22是示出比较例1的半导体器件的写入状态下的能量分布的能带图；

图23是示意性地示出第一实施例的半导体器件的电荷存储部中的电子捕获位置的分布的剖视图；

图24是示出第一实施例的半导体器件的写入状态下的能量分布的能带图；

图25是示出比较例1的半导体器件在擦除时间的能量分布的能带图；

图26是示出比较例2的半导体器件在擦除时间的能量分布的能带图；

图27是示出比较例3的半导体器件在擦除时间的能量分布的能带图；

图28是示出第一实施例的半导体器件在擦除时间的能量分布的能带图；

图29是用于说明比较例1的半导体器件中的阈值电压的衰减比的图表；

图30是用于说明第一实施例的半导体器件中的阈值电压的衰减比的图表；

图31是用于说明主电路的写入/擦除电压、击穿电压和基础工艺之间的关系的表；

图32是示出第二实施例的半导体器件的一些制造步骤的工艺流程图；以及

图33是示出第三实施例的半导体器件的一些制造步骤的工艺流程图。

具体实施方式

在下面的实施例中，如果为了方便起见需要的话，可以在将说明分成多个节段或实施例之后来进行。除非另外特别指明，否则这些节段或实施例不是彼此独立的，而是其中的一个节段或实施例可以是另一个节段或实施例的一部分或整体的修改实例、细节、补充说明等。

在下面的实施例中，当提及元件的数(包括数目、值、量、范围等)时，除非另外特别指明或大体上显而易见的是该数限定于特定数，否则该数并不限定于该特定数，而是可以大于或小于该特定数。

此外，无需赘言，在下面的实施例中，构成成分(包括组成步骤等)不一定是必不可少的，除非另外特别指明或大体上显而易见的是其为必不可少的。

同样，在下面的实施例中，当提及构成成分的形状、位置关系等时，也包含基本上接近或类似于该形状、位置关系等的形状、位置关系等，除非另外特别指明或大体上显而易见的是事实并非如此。这也适用于上述的值或范围。

在用于说明实施例的所有附图中，相同的部件将用相同的标号来标识并且将省略重复的说明。甚至可以在平面图上使用阴影以便于对它的理解。

(第一实施例)

第一实施例的技术概念涉及一种在一个半导体芯片中具有用于实现半导体芯片的主要功能的主电路和将被添加到主电路的称为“附电路”的附加电路的半导体器件，并且在这个概念中，附电路由MONOS型可编程非易失性存储器构成。

例如，举SOC(片上系统)为例。主电路的实例包括：存储器电路例如DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)，逻辑电路例如CPU(中央处理单元)或MPU(微处理单元)，或者这样的存储电路和逻辑电路的混合电路。

另一方面，附电路的实例包括用于存储与主电路相关的相对小容量的信息的存储器电路和将被用于电路的释放的电子熔丝。相对小容量的信息的实例包括半导体芯片中的将被用于修整的元件的位置地址信息、将被用于存储器电路的释放的存储器单元的位置地址信息、以及半导体器件的产品编号。当半导体芯片是LCD(液晶显示器)驱动器时，相对小容量的信息的实例包括将被用于LCD图像调整的调整电压的修整分支信息。

<半导体芯片的布局构造实例>

下面将使用具有用于实现主要功能的系统的半导体芯片作为实例对第一实施例进行说明。第一实施例中的半导体芯片中包括以相对低的电压驱动的低击穿电压MISFET、以相对高的电压驱动以允许高电压驱动的高击穿电压MISFET和可编程非易失性存储器单元。

用于MISFET中的术语“击穿电压”是指在源极区与半导体衬底(阱)之间或漏极区与半导体衬底(阱)之间的MISFET的边界处产生的pn结击穿电压或者栅极绝缘膜的介电击穿电压。在第一实施例中，半导体衬底上具有具有相对高的击穿电压的高击穿电压MISFET和具有相对低的击穿电压的低击穿电压MISFET。

图1示出了第一实施例的半导体芯片的布局构造实例。在图1中，半导体芯片CHP1具有CPU1、ROM(只读存储器)2、RAM 3、模拟电路4、非易失性存储器5和I/O(输入/输出)电路6。

CPU 1也称为中央处理单元并且是计算机的心脏。CPU 1从存储器器件读取并解码指令，并且基于它们来执行各种操作或控制。它需要具有高速处理特性。用于构造CPU 1的MISFET在半导体芯片CHP1的元件中需要相对大的电流驱动力。这意味着CPU 1由低击穿电压MISFET构成。

ROM 2是其中存储器信息以不可变的方式被固定的存储器并且被称为只读存储器。ROM具有两种构造类型，也就是，其中MISFET串联连接的NAND型和其中MISFET并联连接的NOR型。NAND型和NOR型通常分别用于集成度至上的宗旨和操作率至上的宗旨。ROM 2也需要具有高速度操作，使得用于构造ROM 2的MISFET需要相对大的电流驱动力。这意味着ROM2由低击穿电压MISFET构成。

RAM 3是能够随机读取存储的信息——这意味着在任何时间读取存储的信息，或能够重新写入存储的信息的存储器。它也被称为随机存取存储器。作为IC存储器的RAM 3具有两种类型，即，使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)。DRAM是需要存储保持操作的随机存取存储器，而SRAM是不需要存储保持操作的随机存取存储器。由于RAM 3需要高速度操作，因此用于构造RAM 3的MISFET需要相对大的电流驱动力。这意味着RAM 3由低击穿电压MISFET构成。

模拟电路4是处置展现出连续的时间依存的变化的电压或电流的信号也就是模拟信号的电路。它由例如放大电路、转换电路、调制电路、振荡电路和电源电路构成。这种模拟电路4在半导体芯片CHP1的元件中使用具有相对高的击穿电压的高击穿电压MISFET。

非易失性存储器5是能够电编程写入操作和擦除操作两者的非易失性存储器中的一种并且也被称为“电可擦除可编程只读存储器”。在第一实施例中，此非易失性存储器5由MONOS晶体管构成。MONOS晶体管利用例如福勒-诺德海姆隧穿现象用于它的写入操作和擦除操作。它也可以利用热电子或热空穴用于它的写入操作或擦除操作。

当非易失性存储器5执行写入操作时，高电位差(约12V)被施加到MONOS晶体管，使得必需具有相对高的击穿电压的晶体管作为MONOS晶体管。

I/O电路6是输入/输出电路。其为用于从半导体芯片CHP1向连接到半导体芯片CHP1的外部的器件输出数据或从连接到半导体芯片CHP1的外部的器件向半导体芯片CHP1输入数据的电路。此I/O电路6由具有相对高的击穿电压的高击穿电压MISFET构成。

在本实施例中，主电路由CPU 1、ROM 2、RAM 3和模拟电路4构成，而附电路由非易失性存储器5构成。这意味着第一实施例的半导体芯片CHP1具有用于实现主要功能的主电路和被添加到主电路的附电路。在第一实施例中，使用MONOS晶体管作为附电路可以带来以下优点。

例如，当附电路包括电子熔丝并且此电子熔丝由作为可编程非易失性存储器的MONOS晶体管构成时，可以实现可以以晶片形式或封装形式反复调整的MTP(可多次编程)型电子熔丝。

一直以来使用具有浮置栅极结构并且适合与包括在主电路中的场效应晶体管混合装载的非易失性存储器(NV)存储器作为用于存储修整信息的存储器，但是它增加存储器单元的大小。通过使用MONOS晶体管代替具有浮置栅极结构的非易失性存储器(NV存储器)，可以使存储器单元小型化。除了这些优点，MONOS晶体管使得能够以低电流来编程数据，从而减少电力消耗，因为它使用FN隧穿电流用于数据的编程。

<非易失性存储器的电路块的构成>

接下来，图2示出了非易失性存储器的电路块构造的一个实例。在图2中，非易失性存储器5具有存储器阵列10、直接外围电路部分11和间接外围电路部分12。

存储器阵列10是非易失性存储器5的存储器部，并且它具有以二维方式布置成行和列(以阵列形式)的许多存储器单元。每个存储器单元是用于存储1位作为信息的单位的电路并且它由作为存储器部的MONOS晶体管构成。

直接外围电路部分11是用于驱动存储器阵列10的电路，也就是驱动电路，并且它具有例如用于使电压电平从电源电压升高若干倍的升压电路、用于升压的时钟发生器电路、电压钳位电路、用于选择一列或一行的列解码器或行地址解码器、列锁存器电路、阱控制电路等。用于构造直接外围电路部分11的MISFET由在半导体芯片CHP1所具有的元件中需要相对高的击穿电压的高击穿电压MISFET构成。

间接外围电路部分12是存储器阵列的可编程控制电路，并且它由设定电路、用于常规使用的可编程时钟发生器单元、用于高速使用的可编程时钟发生器单元、可编程定时控制单元等构成。用于构造间接外围电路部分12的MISFET由在半导体芯片CHP1所具有的元件中可以以相对低的电压驱动并且可以以高速操作的低击穿电压MISFET构成。

<半导体器件的结构>

接下来，将参照一些附图对作为第一实施例的半导体器件的半导体芯片CHP1的结构进行说明。图3和图4是第一实施例的半导体器件的局部剖视图。在第一实施例的半导体器件的这些局部剖视图中，图4是示出栅极绝缘膜GIM的周边的放大剖视图。为了便于理解，图4省略了MONOS晶体管MC上的若干部分，诸如，层间绝缘膜IL1和硅化物膜CS。

如图3中所示，作为第一实施例的半导体器件的半导体芯片CHP1具有存储器形成区MR。

虽然在该图中未示出，但是半导体芯片CHP1也具有主电路形成区。该图中未示出的主电路形成区中具有需要大电流驱动力以实现高速操作的低击穿电压MISFET。要在其中形成低击穿电压MISFET的区可以是例如CPU 1、ROM 2或RAM 3的形成区。低击穿电压MISFET以例如约1.5V的电源电压操作。

也未示出的主电路形成区中具有高击穿电压MISFET。高击穿电压MISFET形成区中具有高击穿电压MISFET。要在其中形成这样的高击穿电压MISFET的区可以是例如模拟电路4的形成区或I/O电路6在其中形成的区。高击穿电压MISFET以例如约5V的电源电压操作。

存储器形成区MR中具有图1中示出的非易失性存储器5的存储器单元并且该存储器单元由MONOS晶体管MC构成。

如图3中所示，半导体芯片CHP1具有半导体衬底SB并且半导体衬底SB在作为主表面的其上表面PS中具有用于将元件彼此隔离的元件隔离区STI。由元件隔离区STI隔离的有源区是存储器形成区MR。这意味着，存储器形成区MR是半导体衬底SB的上表面PS的一部分的区。在存储器形成区MR中，半导体衬底SB在其上表面PS的侧具有p阱PWM。p阱PWM在其上层部分中，也就是沟道区在其中形成的部分中具有p型半导体区VMG。

术语“p型”是指其中主要载流子是空穴的导电类型。

接下来，将对图3中所示的MONOS晶体管MC进行说明。MONOS晶体管MC具有p阱PWM、p型半导体区VMG、栅极绝缘膜GIM、栅电极CG、侧壁SW、n^-型半导体区LDM和n⁺型半导体区NDM。这意味着，非易失性存储器由栅电极CG和栅极绝缘膜GIM构成。在非易失性存储器中，将电压施加到半导体衬底SB和栅电极CG之间，电子从半导体衬底SB的p阱PWM，也就是从p型半导体区VMG，被注入到栅极绝缘膜GIM中，并且因此写入数据。另一方面，在非易失性存储器中，将电压施加到半导体衬底SB和栅电极CG之间，空穴从半导体衬底SB的p阱PWM，也就是从p型半导体区VMG被注入到栅极绝缘膜GIM中，因此擦除数据。

“n^-型”和“n⁺型”是具有电子作为主要载流子的部件的导电类型，并且这些导电类型与p型相反。

半导体衬底SB在其上表面PS侧具有p阱PWM并且p阱PWM上具有由绝缘膜部IFP构成的栅极绝缘膜GIM。这意味着，栅极绝缘膜GIM位于半导体衬底SB的上表面PS中。栅极绝缘膜GIM上具有由导电膜CF1构成的栅电极CG。栅电极CG，也就是导电膜CF1由例如多晶硅膜制成。

栅电极CG在其两个侧表面上具有由例如绝缘膜制成的作为侧壁部分的侧壁间隔物SW，以形成LDD(轻掺杂漏极)结构。p阱PWM的位于侧壁间隔物SW下方的一部分在上层部分中具有n^-型半导体区LDM，并且在平面图中，p阱PWM的位于n^-型半导体区LDM外部的一部分在其上层部分中具有n⁺型半导体区NDM。n⁺型半导体区NDM与n^-型半导体区LDM接触并且n⁺型半导体区NDM具有高于n^-型半导体区LDM的杂质浓度的杂质浓度。p阱PWM的位于栅极绝缘膜GIM正下方的一部分在其上层部分中具有沟道区。栅电极CG和n⁺型半导体区NDM各自在其上表面上中具有用于实现电阻降低的硅化物膜CS。

侧壁间隔物SW用于使作为MONOS晶体管MC的半导体区的源极区和漏极区具有LDD结构。这意味着，MONOS晶体管MC的源极区和漏极区各自由n^-型半导体区LDM和n⁺型半导体区NDM构成。通过形成n^-型半导体区LDM作为源极区的在栅电极CG下方的一部分和作为漏极区的在栅电极CG的端部分下方的一部分，可以抑制栅电极CG的端部分下方的电场集中。

栅极绝缘膜GIM包括在半导体衬底SB的上表面PS上形成的绝缘膜IF1、在绝缘膜IF1上形成的作为绝缘膜的电荷存储膜EC1、在电荷存储膜EC1上形成的绝缘膜IFE、在绝缘膜IFE上形成的作为绝缘膜的电荷存储膜EC2以及在电荷存储膜EC2上形成的绝缘膜IF2。绝缘膜IF1是作为底部氧化物膜的绝缘膜。电荷存储膜EC1、绝缘膜IFE和电荷存储膜EC2构造电荷存储部ECP。绝缘膜IF2是作为顶部氧化物膜的绝缘膜。绝缘膜IF1、电荷存储部ECP和绝缘膜IF2构造绝缘膜部IFP。如上所述，因此，栅极绝缘膜GIM由绝缘膜部IFP构成。

电荷存储膜EC1是用于在其中累积电荷的第一电荷存储部，而电荷存储膜EC2是用于在其中累积电荷的第二电荷存储部。如后面将参照图24进行说明，绝缘膜IF1、IFE和IF2中的每一个的带隙大于电荷存储膜EC1和EC2中的每一个的带隙，并且电荷存储膜EC1和EC2在其带隙中具有电子捕获位置，例如杂质能级。在这种情况下，电荷存储膜EC1和EC2可以在其中存储电荷。

绝缘膜IF1是含有硅和氧并且由例如氧化硅制成的绝缘膜。电荷存储膜EC1是含有硅和氮并且由例如氮化硅制成的绝缘膜。绝缘膜IFE是含有硅和氧并且由例如氧化硅或氮氧化硅制成的绝缘膜。电荷存储膜EC2是含有硅和氮并且由例如氮化硅制成的绝缘膜。绝缘膜IF2是含有硅和氧并且由例如氧化硅制成的绝缘膜。这样的构造可以满足带隙的上述量值关系。

电荷存储膜EC2的厚度THE2大于电荷存储膜EC1的厚度THE1。这使得可以使绝缘膜IFE的厚度小于在电荷存储部ECP的厚度方向上相对于中心位置放置在更靠近半导体衬底SB的侧的电荷存储膜EC1的厚度THE1。

提供绝缘膜IFE主要是为了改善数据保持特性。另一方面，电荷注入效率与数据保持特性是折衷关系。在第一实施例的存储器单元中，通过使电荷存储膜EC1的厚度THE1小于电荷存储膜EC2的厚度THE2，即使当提供绝缘膜IFE时，可以以改善的效率将电荷从衬底侧注入到电荷存储膜EC2。

绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1。这使得绝缘膜IFE具有较小的厚度THIE。因此，可以使电子或空穴隧穿绝缘膜IF1、电荷存储膜EC1和绝缘膜IFE并且容易地从半导体衬底SB注入到电荷存储膜EC2。

绝缘膜IFE的厚度THIE小于绝缘膜IF1的厚度TH1。绝缘膜IF1可因此具有作为底部氧化物膜的足够的厚度。

在图4中，绝缘膜IF2的厚度由厚度TH2表示。

半导体衬底SB上具有绝缘膜SNF以便覆盖MONOS晶体管MC。绝缘膜SNF由例如氮化硅制成。

绝缘膜SNF上具有层间绝缘膜IL1。层间绝缘膜IL1是例如由氧化硅制成的绝缘膜，或由氮化硅制成的绝缘膜和由氧化硅制成的绝缘膜的堆叠膜。层间绝缘膜IL1具有经平坦化的上表面。

层间绝缘膜IL1中具有接触孔CNT并且接触孔CNT填充有由导体膜构成的插塞PG。插塞PG由在底部和侧壁，也就是接触孔CNT的侧表面上形成的薄的阻挡导体膜和在该阻挡导体膜上形成的主要导体膜构成以填充接触孔CNT。为了简化图3，将构造插塞PG的阻挡导体膜和主要导体膜示为一个膜。作为构造插塞PG的阻挡导体膜，例如，可以使用钛(Ti)膜或氮化钛(TiN)膜，或它们的堆叠膜，而作为构造插塞PG的主要导体膜，例如，可以使用钨(W)膜。

插塞PG位于n⁺型半导体区NDM上。虽然该图中未示出，但它也位于栅电极CG上。插塞PG电连接到n⁺型半导体区NDM。虽然该图中未示出，但它也电连接到栅电极CG。

其中掩埋有插塞PG的层间绝缘膜IL1上具有层间绝缘膜IL2，并且在层间绝缘膜IL2中形成的布线沟槽中具有由例如铜(Cu)作为主要导电材料制成的第一层布线ML1作为镶嵌掩埋布线。第一层布线上具有上层布线作为镶嵌布线，但这里省略了对它们的图示和说明。第一层布线和其上的布线不限于镶嵌布线并且也可以通过将布线导电膜图案化来形成。例如，它可以是钨(W)布线或铝(Al)布线来代替。

<非易失性存储器的操作>

第一实施例的半导体器件具有上述的构造。接下来将对包括在该半导体器件中的存储器单元(非易失性存储器单元)的操作进行说明。

图5是示出非易失性存储器的存储器阵列结构和操作条件(1单元/1晶体管)的一个实例的说明图。图5中的单元晶体管CT1到CT8各自对应于由图3中所示的MONOS晶体管MC构成的存储器单元。单元晶体管CT1到CT4中的每一个的栅电极连接到字线WL1并且单元晶体管CT5到CT8中的每一个的栅电极连接到字线WL2。

单元晶体管CT1和CT5中的每一个的源极区连接到源极线SL1，并且单元晶体管CT2和CT6中的每一个的源极区连接到源极线SL2。单元晶体管CT3和CT7中的每一个的源极区连接到源极线SL3并且单元晶体管CT4和CT8中的每一个的源极区连接到源极线SL4。

单元晶体管CT1和CT5中的每一个的漏极区连接到数据线DL1并且单元晶体管CT2和CT6中的每一个的漏极区连接到数据线DL2。单元晶体管CT3和CT7中的每一个的漏极区连接到数据线DL3并且单元晶体管CT4和CT8中的每一个的漏极区连接到数据线DL4。

单元晶体管CT1、CT2、CT5和CT6中的每一个的背栅连接到阱WE1并且单元晶体管CT3、CT4、CT7和CT8中的每一个的背栅连接到阱WE2。

为了简化说明，图5中示出存储器单元被布置成两行和四列，但是它们不限于此。更多的存储器单元布置成矩阵形式并且构造实际的存储器阵列。在图5中，共享相同的阱和相同的字线的存储器单元布置是例如单元晶体管CT1和CT2的两列构造。在8位(1字节)构造中，一个阱上具有八列单元晶体管。在这种情况下，逐字节地执行存储器单元的擦除和写入。

接下来，参照图5，将对1单元/1晶体管型存储器单元的擦除、写入和读取操作进行说明。

首先，将对擦除操作进行说明。例如，假设作为将从其擦除数据的存储器单元(选择的存储器单元)，单元晶体管CT1和CT2经受存储在其中的数据的擦除。将选择的阱WE1、字线WL1、源极线SL1和SL2以及数据线DL1和DL2的电位分别设定为1.5V、-8.5V、1.5V和浮置电位(图5中的F指示的)。存储在单元晶体管CT1和CT2的电荷存储膜中的电荷然后被汲取到半导体衬底侧并且数据被擦除。

对于作为不从其擦除数据的其他存储器单元(未选择的存储器单元)的单元晶体管CT3到CT8，将未选择的阱WE2、字线WL2、源极线SL3和SL4以及数据线DL3和DL4的电位分别设定为-8.5V、1.5V、1.5V和浮置电位。因此防止存储在单元晶体管CT3到CT8的电荷存储膜中的电荷的逃脱，从而不擦除数据。

接下来，将对写入操作进行说明。例如，假设作为将被写入数据的存储器单元(选择的存储器单元)，单元晶体管CT1经受数据写入。将选择的阱WE1、字线WL1、源极线SL1和数据线DL1的电位分别设定为-10.5V、1.5V、-10.5V和浮置电位。然后电荷被注入到单元晶体管CT1的电荷存储膜中并且数据被写入其中。

对于不被写入数据的其他单元晶体管CT2到CT8(未选择的存储器单元)，将未选择的阱WE2、字线WL2、源极线SL2到SL4以及数据线DL2到DL4的电位分别设定为-10.5V、-10.5V、1.5V和浮置电位。因此防止将电荷注入到单元晶体管CT2到CT8的电荷存储膜中。

接下来，将对读取操作进行说明。例如，假设已被写入数据“0”的单元晶体管CT1具有增加的阈值电压，而具有数据“1”的单元晶体管CT2具有降低的阈值电压。当从单元晶体管CT1和CT2读出数据时，将选择的阱WE1、字线WL1、源极线SL1和SL2以及数据线DL1和DL2的电位分别设定为-2V、0V、0V和1.0V。以这样的方式，从单元晶体管CT1和CT2读出数据。在这种情况下，由于单元晶体管CT1的阈值电压高并且单元晶体管CT2的阈值电压低，因此数据线DL2的电位降低，而数据线DL1的电位不变。

对于不从中读出数据的其他存储器单元CT3到CT8，将未选择的阱WE2、字线WL2、源极线SL3和SL4以及数据线DL3和DL4的电位分别设定为-2V、-2V、0V和0V，由此防止接通单元晶体管CT3到CT8。通过在读取操作期间减小未选择的存储器单元的背栅电位，存储器单元不需要选择的晶体管。

<制造半导体器件的方法>

接下来，将对制造根据第一实施例的半导体器件的方法进行说明。

图6和图7是示出第一实施例的半导体器件的一些制造步骤的工艺流程图。图8到图19是第一实施例的半导体器件在制造步骤期间的局部剖视图。图7示出了包括在图6的步骤S4中的步骤。图9、图11、图13、图15和图17是第一实施例的半导体器件的局部剖视图中的示出将在那里形成栅极绝缘膜GIM的区的周边的放大剖视图。在图9、图11、图13、图15和图17中，为了便于理解，从图中省略了MONOS晶体管MC上的一部分例如层间绝缘膜IL1和硅化物膜CS。

在第一实施例中，对n沟道型MONOS晶体管在存储器形成区MR中的形成进行说明，但是可以形成具有与n沟道型相反的导电类型的p沟道型MONOS晶体管MC(这将同样适用于以下的实施例)来代替。

首先，如图8中所示，提供半导体衬底SB(图6中的步骤S1)。在该步骤S1中，提供其中引入有例如p型杂质例如硼(B)并且由例如具有约1到10Ωcm的电阻率的硅单晶制成的半导体衬底SB。此时半导体衬底SB是具有大致圆盘状的半导体晶片的形式。

接下来，如图8中所示，形成元件隔离区STI(图6中的步骤S2)。在该步骤S2中，例如使用STI(浅沟槽隔离)或LOCOS(Si的局部氧化)形成元件隔离区STI。下面将对形成元件隔离区STI的方法进行说明。

在STI中，首先，通过使用光刻和蚀刻在半导体衬底SB中形成元件隔离沟槽。然后，在半导体衬底SB上形成由例如氧化硅膜制成的绝缘膜以便填充元件隔离沟槽。然后执行化学机械抛光(CMP)以除去在半导体衬底SB上形成的绝缘膜的不需要的部分。这使得可以用绝缘膜只填充元件隔离沟槽，从而形成元件隔离区STI。

接下来，如图8和图9中所示，形成p阱PWM(图6中的步骤S3)。

在该步骤S3中，如图8和图9中所示，使用经图案化的抗蚀剂膜(未示出)作为掩膜例如通过离子注入将p型杂质例如硼(B)引入到半导体衬底SB中。

在该步骤S3中，如图8和图9中所示，例如，在存储器形成区MR中，将p型杂质例如硼(B)离子注入到半导体衬底SB中以在p阱PWM的上层部分中，也就是在将在那里形成沟道区的一部分中形成p型半导体区VMG。此时，可以将p型杂质离子的注入能量设定为例如约20KeV并且可以将剂量设定为例如约1.5×10¹³cm^-2。可以通过调整将离子注入的杂质的种类或离子注入条件来控制MONOS晶体管MC的阈值电压。

术语“n型”是与p型相反的导电类型并且n型部件具有电子作为其主要载流子。

接下来，如图10到图15中所示，形成绝缘膜部IFP(图6中的步骤S4)。

绝缘膜部IFP包括在半导体衬底的上表面PS上形成的绝缘膜IF1、在绝缘膜IF1上形成的作为绝缘膜的电荷存储膜EC1、在电荷存储膜EC1上形成的绝缘膜IFE、在绝缘膜IFE上形成的作为绝缘膜的电荷存储膜EC2以及在电荷存储膜EC2上形成的绝缘膜IF2。绝缘膜IF1是作为底部氧化物膜的绝缘膜。电荷存储膜EC1、绝缘膜IFE和电荷存储膜EC2构造电荷存储部ECP。绝缘膜IF2是作为顶部氧化物膜的绝缘膜。电荷存储膜EC1是用于在其中存储电荷的第一电荷存储部并且电荷存储膜EC2是用于在其中存储电荷的第二电荷存储部。

图6中的步骤S4包括在半导体衬底SB的上表面PS上形成绝缘膜IF1的步骤(图7中的步骤S21)、在绝缘膜IF1上形成电荷存储膜EC1的步骤(图7中的步骤S22)和在电荷存储膜EC1上形成绝缘膜IFE的步骤(图7中的步骤S23)。图6的步骤S4包括在绝缘膜IFE上形成电荷存储膜EC2的步骤(图7中的步骤S24)和在电荷存储膜EC2上形成绝缘膜IF2的步骤(图7中的步骤S25)。

首先，如图10和图11中所示，形成绝缘膜IF1(图7中的步骤S21)。在该步骤S21中，在存储器形成区MR中，在半导体衬底SB的上表面PS上，也就是在p阱PWM上，形成绝缘膜IF1。

绝缘膜IF1是含有硅和氧的绝缘膜并且它由例如氧化硅制成。优选地可以通过ISSG(原位蒸汽产生)氧化来形成绝缘膜IF1。ISSG氧化是这样的一种方法，其将氢和氧直接引入到减压热处理室中，从而引发在例如由硅制成并且被加热到例如800℃到1100℃的温度的半导体衬底的表面上的自由基氧化反应，并且从而在半导体衬底的表面上形成由例如氧化硅制成的氧化物膜。ISSG氧化中的氧化能力比例如热氧化中的氧化能力高，因为它使用自由基氧化反应。通过使用ISSG氧化获得的绝缘膜IF1因此由氧化硅制成、致密并且具有良好的膜质量。绝缘膜IF1具有例如约2nm的厚度TH1。

接下来，如图12和图13中所示，形成电荷存储膜EC1(图7中的步骤S22)。在该步骤S22中，在存储器形成区MR中，在绝缘膜IF1上形成电荷存储膜EC1。

电荷存储膜EC1是含有硅和氮并且由例如氮化硅制成的绝缘膜。可以例如通过化学气相沉积(CVD)，优选通过使用例如二氯硅烷(SiH₂Cl₂)气体和氨(NH₃)气体作为原料气体的低压化学气相沉积(LPCVD)形成电荷存储膜EC1。或者，可以通过使用例如硅烷(SiH₄)气体和氨气作为原料气体的LPCVD形成电荷存储膜EC1。电荷存储膜EC1具有例如约2nm的厚度THE1。

可以通过原子层沉积(ALD)形成电荷存储膜EC1。在ALD中，交替地重复引起前驱体气体的分子的化学吸附以形成一个原子层的步骤和吹扫前驱体气体的过量分子以将其除去的步骤，以一个接一个地堆叠所得的原子层，以形成膜。在LPCVD中，通常需要600℃或更高的温度用于形成均匀并且由例如氮化硅制成的电荷存储膜EC1，但在ALD中，甚至可以在低于600℃的温度，例如低至约400℃或以下的温度下形成均匀的电荷存储膜EC1。

此外，当通过ALD形成由例如氮化硅制成的电荷存储膜EC1时，可以通过控制例如加工条件来调整硅和氮之间的键合强度，以便使其不会太高。在这样的情况下，在将在后面说明的步骤S23中，可以很容易地通过用含水的处理液的液体处理，也就是通过湿处理形成由例如氧化硅或氮氧化硅制成的绝缘膜IFE。

通过使用等离子体增强化学汽相沉积(PECVD)来代替ALD，可以在低至低于600℃，也就是LPCVD或热CVD的膜形成温度的温度下，例如在400℃的温度下，形成由例如氮化硅制成的电荷存储膜EC1。用于在低至低于600℃的温度下形成电荷存储膜EC1的膜形成装置在下文中将称为“降低温度的膜形成装置”并且使用这种降低温度的膜形成装置形成并且含有硅和氮的膜在下文中将称为“降低温度的氮化物膜”。在步骤S22中，通过使用降低温度的膜形成装置在低至低于600℃的温度下，例如在约400℃下形成作为降低温度的氮化物膜的电荷存储膜EC1。

接下来，如图12和图13中所示，通过使用含水的处理液的液体处理，也就是湿处理形成绝缘膜IFE(图7中的步骤S23)。在该步骤S23中，在存储器形成区MR中，在电荷存储膜EC1上形成绝缘膜IFE。绝缘膜IFE是含有硅和氧并且由例如氧化硅或氮氧化硅制成的绝缘膜。将在下文对通过使用单晶片液体处理装置一个接一个地液体处理，也就是湿处理半导体衬底的方法进行说明。

首先，由提供在液体处理装置(未示出)中的晶片载台(未示出)支承步骤S22之后的半导体衬底SB。接下来，在使半导体衬底SB与晶片载台一起旋转的同时从提供在液体处理装置中的喷嘴(未示出)将被保持在例如室温，也就是23℃的纯水作为处理液供应到半导体衬底SB的上表面PS例如约30秒。通过这样供应的处理液，对由例如氮化硅制成的电荷存储膜EC1的上表面进行液体处理，也就是湿处理，以在电荷存储膜EC1上形成具有厚度THIE的绝缘膜IFE。所使用的含水的处理液是用于形成氧化物膜的处理液。当使用纯水作为处理液时，可以将供应到半导体衬底SB的上表面PS的处理液的温度设定为室温，也就是说23℃或更高，但不超过100℃。对于纯水的定义，纯水在室温下具有优选10MΩcm或以上、更优选18MΩcm或以上的电阻率。

通过这样的液体处理形成的绝缘膜IFE具有至少一个原子层或以上或大于0.1nm的厚度THIE。绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1。这促进电子或空穴从半导体衬底SB到电荷存储膜EC2(参照图14)中的注入，并且同时使得可以防止被注入的电子或空穴从电荷存储膜EC2逃脱到半导体衬底SB。

绝缘膜IFE的厚度THIE小于绝缘膜IF1的厚度TH1。因此可以保证作为底部氧化物膜的绝缘膜IF1的厚度。

以这样的方式，可以通过上述液体处理在短时间内并且以良好的膜厚度可控制性形成超薄绝缘膜IFE。

在停止处理液的供应之后，通过使半导体衬底SB旋转并且从其摆脱液体例如约20秒来执行干燥处理。然后，停止半导体衬底SB的旋转并且从晶片载台除去半导体衬底SB。

通过用处理液对半导体衬底SB进行液体处理，可以除去附着在电荷存储膜EC1的上表面的异物并且从而可以使电荷存储膜EC1的上表面平滑。这样获得的MONOS晶体管可因此具有改善的可靠性。

作为用于形成氧化物膜的处理液，可以使用各种含水的处理液，例如含有臭氧(O₃)水或过氧化氢(H₂O₂)水的处理液，后面将在第二实施例中进行说明。或者，可以交替地重复使半导体衬底SB经历使用用于形成氧化物膜的这样的处理液的液体处理，也就是湿处理的步骤和使半导体衬底SB经历使用用于除去氧化物膜的处理液例如含氢氟酸的处理液的液体处理，也就是湿处理的步骤。

在上述的实例中，已经对使用单晶片型液体处理装置一个接一个地液体处理半导体衬底的方法进行了说明。代替单晶片型液体处理装置，可以使用批次型液体处理装置，用于多个半导体衬底的同时液体处理，也就是同时湿处理。

在专利文献2或专利文献3中所公开的技术中，在用水清洗半导体衬底期间在半导体衬底的表面和形成于半导体衬底上的多晶硅膜上形成自然氧化物膜。然而，专利文献2和专利文献3均没有对在用水清洗半导体衬底期间在含有硅和氮的绝缘膜上的形成含有硅和氧的绝缘膜进行说明。

接下来，如图14和图15中所示，形成电荷存储膜EC2(图7中的步骤S24)。在该步骤S24中，在存储器形成区MR中，在绝缘膜IFE上形成电荷存储膜EC2。

电荷存储膜EC2是含有硅和氮并且由例如氮化硅制成的绝缘膜。可以例如通过CVD，优选通过使用例如二氯硅烷(SiH₂Cl₂)气体和氨(NH₃)气体作为原料气体的LPCVD形成电荷存储膜EC2。或者，可以通过使用例如硅烷(SiH₄)气体和氨气作为原料气体的LPCVD形成电荷存储膜EC2。电荷存储膜EC2具有例如约9nm的厚度THE2。

接下来，如图14和图15中所示，形成绝缘膜IF2(图7中的步骤S25)。在该步骤S25中，在存储器形成区MR中，在电荷存储膜EC2上形成绝缘膜IF2。

绝缘膜IF2是含有硅和氧并且由例如氧化硅制成的绝缘膜。优选地，可以通过热氧化诸如湿氧化或ISSG氧化，形成绝缘膜IF2。湿氧化是在通过向氧气中加入去离子水蒸汽获得的气体中实施热处理的一种方法。优选地，也可以通过HTO(高温氧化物)形成绝缘膜IF1。通过该方法，可以形成由氧化硅制成、致密化并且具有良好的膜质量的绝缘膜IF2。绝缘膜IF2具有例如约3nm的厚度TH2。

以这样的方式，可以在半导体衬底SB的上表面PS上形成包括绝缘膜IF1、电荷存储膜EC1、绝缘膜IFE、电荷存储膜EC2和绝缘膜IF2的绝缘膜部IFP。电荷存储膜EC1、绝缘膜IFE和电荷存储膜EC2构造电荷存储部ECP。

如上所述，提供绝缘膜IFE主要是为了保持从半导体衬底SB的上表面PS到电荷存储膜EC2的下表面的足够的距离作为距离DST，并且从而改善数据保持特性的目的。同时，可以使电荷存储膜EC2的厚度THE2大于电荷存储膜EC1的厚度THE1并且因此可以使电荷存储膜EC1的厚度THE1相对小。这使得可以改善在擦除数据期间从半导体衬底SB的p阱PWM向电荷存储膜EC2注入空穴的效率。

通过提供绝缘膜IFE并且从而降低电荷存储膜EC1的厚度THE1，可以将从半导体衬底SB的上表面的PS到电荷存储膜EC2的下表面的距离DST调整到适当的距离，该距离允许改善电子或空穴注入效率，同时改善数据保持性。

如后面将参照图21到图28进行说明，可以将距离DST，也就是绝缘膜IF1的厚度TH1、电荷存储膜EC1的厚度THE1和绝缘膜IFE的厚度THIE的总数，增加到例如约4nm。在写入状态下，也就是在电子注入之后的保持时间期间，电子不容易从电荷存储膜EC2隧穿到半导体衬底SB，从而改善数据保持特性。

当将数字分别四舍五入到小数点后第一位并且例如将绝缘膜IF1的厚度TH1、电荷存储膜EC1的厚度THIE和绝缘膜IFE的厚度THIE分别设定为2.0nm、2.0nm和0.2nm时，可以将距离DST，也就是绝缘膜IF1的厚度TH1、电荷存储膜EC1的厚度THE1和绝缘膜IFE的厚度THIE的总和设定为4.2nm或更多。如上所述，因此，在写入状态，也就是在电子注入之后的数据保持时间期间，电子不容易从电荷存储膜EC2隧穿到半导体衬底SB，从而改善数据保持特性。

绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1。可因此使绝缘膜IFE的厚度THIE相对小。这使得电子或空穴能够在隧穿绝缘膜IF1、电荷存储膜EC1和绝缘膜IFE时容易地从半导体衬底SB注入到电荷存储膜EC2。

绝缘膜IFE的厚度THIE小于绝缘膜IF1的厚度TH1。绝缘膜IF1可因此确保作为底部氧化物膜的厚度。

接下来，如图14和图15中所示，形成导电膜CF1(图6中的步骤S5)。在该步骤S5中，在存储器形成区MR中，在绝缘膜部IFP上形成用于栅电极的导电膜CF1。

导电膜CF1优选由多晶的硅膜，也就是多晶硅膜制成。可以通过CVD等形成这样的导电膜CF1。导电膜CF1可以足够厚，以覆盖绝缘膜部IFP。当形成导电膜CF1的时候，也可以通过形成非晶硅膜并且然后将所得的非晶硅膜热处理成多晶硅膜来获得导电膜CF1。

作为导电膜CF1，通过引入n型杂质例如磷(P)或砷(As)以减小其电阻率而获得的导电膜CF1是优选的。

可以在导电膜CF1的形成期间或之后引入杂质。当在导电膜CF1的形成期间引入杂质时，可以通过在用于导电膜CF1的膜形成气体中包含掺杂气体来形成其中引入有杂质的导电膜CF1。

当在形成硅膜之后引入杂质时，在非有意地在其中引入杂质的情况下形成硅膜并且然后通过离子注入等将杂质引入到该硅膜中，以形成其中引入有杂质的导电膜CF1。

对于p沟道型MONOS晶体管的形成，优选使用其中引入有p型杂质例如硼(B)以具有低电阻率的导电膜。

接下来，如图16和图17中所示，在存储器形成区MR中，将导电膜CF1和绝缘膜部IFP图案化(图6中的步骤S6)。

在该步骤S6中，通过涂敷，在半导体衬底SB的上表面PS上形成抗蚀剂膜(未示出)，随后通过光刻将该抗蚀剂膜图案化。将抗蚀剂膜图案化为，使得用抗蚀剂膜覆盖导电膜CF1的放置在存储器形成区MR中的栅电极CG的形成区中的一部分，并且从抗蚀剂膜暴露导电膜CF1的放置在存储器形成区MR中的除了栅电极CG的形成区以外的一部分。

在该步骤S6中，如图16和图17中所示，以经图案化的抗蚀剂膜(未示出)作为掩膜通过蚀刻例如干蚀刻将导电膜CF1和绝缘膜部IFP图案化。或者，在通过蚀刻，更具体地讲为干蚀刻，来将导电膜CF1图案化之后，可以通过蚀刻，更具体地讲为湿蚀刻，将绝缘膜部IFP图案化。

通过该图案化，在存储器形成区MR中，形成由导电膜CF1制成的栅电极CG，并且形成由绝缘膜部IFP的在栅电极CG和半导体衬底SB的p阱PWM之间的一部分制成的栅极绝缘膜GIM。这意味着，在存储器形成区MR中，经由栅极绝缘膜GIM在半导体衬底SB的p阱PWM上形成栅电极CG。然后，例如通过灰化除去经图案化的抗蚀剂膜(未示出)。

接下来，如图18中所示，形成n^-型半导体区LDM(图6中的步骤S7)。在该步骤S7中，如图28中所示，在使用栅电极CG作为掩膜的同时通过离子注入将n型杂质诸如砷(As)或磷(P)引入到半导体衬底SB中。因此，在存储器形成区MR中，在平面图中分别位于其间具有栅电极CG的两侧的p阱PWM的上层部分中形成n^-型半导体区LDM。分别与栅电极CG的侧表面对准形成n^-型半导体区LDM。

另一方面，当形成p沟道型MONOS晶体管时，在使用栅电极CG作为掩膜的同时在存储器形成区MR中通过离子注入将p型杂质例如硼(B)引入到半导体衬底SB中。

接下来，如图19中所示，形成侧壁间隔物SW(图6中的步骤S8)。

在该步骤S8中，在半导体衬底SB的整个上表面PS上形成用于侧壁间隔物的绝缘膜。该绝缘膜是例如由氧化硅制成的绝缘膜或由氮化硅制成的绝缘膜或它们的堆叠膜。在存储器形成区MR中，绝缘膜位于n^-型半导体区LDM的上表面、栅极绝缘膜GIM的侧表面以及栅电极CG的侧表面和上表面上。

在该步骤S8中，如图19中所示，在存储器形成区MR中，例如通过各向异性蚀刻对绝缘膜进行回蚀以选择性地留下在存储器形成区MR中的栅电极CG的侧表面上的绝缘膜，以分别在栅电极CG的侧表面上形成由绝缘膜制成的侧壁间隔物SW。通过所得的侧壁间隔物，将后面将在步骤S9中形成的n⁺型半导体区NDM与栅电极CG电隔离。

接下来，如图19中所示，形成n⁺型半导体区NDM(图6的步骤S9)。在该步骤S9中，在存储器形成区MR中，在使用栅电极CG和侧壁间隔物SW作为掩膜的同时通过离子注入将n型杂质诸如砷(As)或磷(P)引入到半导体衬底SB中。因此，在存储器形成区MR中，在平面图中位于与栅电极CG相对的侧上的p型阱PWM的上层部分中形成n⁺型半导体区NDM，同时它们之间具有侧壁间隔物SW。在存储器形成区MR中，分别与侧壁间隔物SW对准形成n⁺型半导体区NDM。

因此，如图19中所示，在存储器形成区MR中，MONOS晶体管MC由p阱PWM、p型半导体区VMG、栅极绝缘膜GIM、栅电极CG、侧壁间隔物SW、n^-型半导体区LDM和n⁺型半导体区NDM形成。非易失性存储器的存储器单元由MONOS晶体管MC形成。

当形成P沟道型MONOS晶体管时，以栅电极CG和侧壁间隔物SW作为掩膜通过离子注入在存储器形成区MR中将p型杂质例如硼(B)引入到半导体衬底SB中。

接下来，如图3中所示，形成硅化物膜CS、绝缘膜SNF、层间绝缘膜IL1和插塞PG(图6中的步骤S10)。

在该步骤S10中，首先，如图3中所示，形成硅化物膜CS。具体地说明，在半导体衬底SB的整个上表面PS上形成金属膜，以便覆盖n⁺型半导体区NDM、栅电极CG和侧壁间隔物SW。金属膜由例如钴(Co)膜、镍(Ni)膜或镍铂合金膜制成，并且可以使用溅射等形成。然后对所得的半导体衬底SB进行热处理，以引起n⁺型半导体区NDM和栅电极CG中的每一个的上层部分与金属膜之间的反应。然后，除去金属膜的未反应的部分。

执行这种所谓的自对准硅化工艺，以在n⁺型半导体区NDM和栅电极CG中的每一个上形成硅化物膜CS，如图3中所示。可以将硅化物膜CS提供例如为硅化钴层、硅化镍层或加入铂的硅化镍层。

在该步骤S10中，如图3中所示，此后形成绝缘膜SNF。具体地说明，在半导体衬底SB的整个上表面PS上形成绝缘膜SNF以便覆盖n⁺型半导体区NDM、栅电极CG和侧壁间隔物SW。绝缘膜SNF由例如氮化硅制成。可以例如通过CVD形成绝缘膜SNF。

在该步骤S10中，如图3中所示，然后在绝缘膜SNF上形成层间绝缘膜IL1。层间绝缘膜IL1是例如由氧化硅制成的绝缘膜，或由氮化硅制成的绝缘膜和由氧化硅制成的绝缘膜的堆叠膜。在例如通过CVD形成层间绝缘膜IL1之后，将层间绝缘膜IL1的上表面平坦化。

在该步骤S10中，如图3中所示，然后形成穿过层间绝缘膜IL1的插塞PG。首先，用通过光刻形成的在层间绝缘膜IL1上形成的抗蚀剂图案(未示出)作为蚀刻掩膜，对层间绝缘膜IL1进行干蚀刻以在层间绝缘膜IL1中形成接触孔CNT。接下来，例如，形成由钨(W)等制成的导电插塞PG，作为接触孔CNT中的导体部。

例如通过以下方式形成插塞PG：在包括接触孔CNT的内部的层间绝缘膜IL1上形成由例如钛(Ti)膜或氮化钛(TiN)膜或它们的堆叠膜制成的阻挡导体膜；在阻挡导体膜上形成由例如钨(W)膜制成的主要导体膜以便填充接触孔CNT；并且然后通过CMP、回蚀或类似方法除去层间绝缘膜IL1上的主要导体膜和阻挡导体膜的不需要的部分。可以以这样的方式形成插塞PG。为了简化附图，图3将构造插塞PG的阻挡导体膜和主要导体膜示为一个膜。

在n⁺型半导体区NDM上形成接触孔CNT和掩埋于其中的插塞PG。虽然未示出，但它们也在栅电极CG上形成。从接触孔CNT的底部，例如，暴露硅化物膜CS在n⁺型半导体区NDM上的一部分。虽然未示出，硅化物膜CS在栅电极CG上的一部分也从接触孔的底部暴露。

接下来，如图3中所示，形成层间绝缘膜IL2和布线ML1(图6中的步骤S11)。

在该步骤S11中，首先，如图3中所示，在其中具有插塞PG的层间绝缘膜IL1上形成由例如氧化硅制成的层间绝缘膜IL2。然后，通过光刻和蚀刻在层间绝缘膜IL2中形成布线沟槽。然后，在包括布线沟槽的内部的层间绝缘膜IL2上形成铜(Cu)膜。例如通过以CMP进行的抛光除去除了布线沟槽的内部以外的、在层间绝缘膜IL2上暴露的铜膜。因此，可以形成导线ML1。因此，可以形成第一实施例的半导体器件。

在第一实施例中，已经对形成由铜膜制成的布线ML1的实例进行了说明，但可以例如由铝(Al)膜形成布线ML1。

在第一实施例的半导体器件的制造方法中，通过用处理液的液体处理，也就是湿处理形成绝缘膜IFE。与例如通过热氧化或CVD形成绝缘膜IFE相比，可以使绝缘膜IFE的厚度大于单个原子层的厚度，并且同时可以使绝缘膜IFE的厚度小于电子或空穴可以例如通过福勒-诺德海姆(FN)现象跨越绝缘膜IFE并且被注入的厚度上限。如后面将参照图21到图30进行说明，可以降低写入/擦除电压，也就是写入电压或者擦除电压的绝对值，并且同时可以改善数据保持特性。

第一实施例的半导体器件的制造方法还具有以下优点。

例如，在步骤S22中可以在提供在膜形成装置中的膜形成室中通过ALD形成电荷存储膜EC1，并且然后，将所得的半导体衬底SB留在膜形成装置内部的空气中，并且同时，在膜形成室内部或外面，从而在步骤S23中在电荷存储膜EC1上形成作为自然氧化物膜的绝缘膜IFE。然而，在这样的方法中，通过将半导体衬底留在空气中形成自然氧化物膜需要例如长达约24小时的时间，从而导致吞吐量降低，也就是在半导体器件的制造步骤中每小时可以处理的半导体衬底的数量减少。

在第一实施例中，另一方面，当例如通过执行使用上述的单晶片液体处理装置的液体处理实现步骤23时，通过实施液体处理约30秒并且然后实施干燥处理约20秒而在总共约50秒内可以在电荷存储膜EC1上形成绝缘膜IFE。简而言之，在第一实施例中，通过上述的液体处理，可以在短时间内以良好的膜厚度可控制性形成超薄绝缘膜IFE。

因此，在第一实施例中，在半导体器件的制造步骤中实现吞吐量的大幅改善。此外，通过液体处理形成绝缘膜IFE的步骤是完全类似于例如用纯水的清洗处理的步骤。该工艺是已经被确认为半导体器件的制造步骤的稳定工艺，因此可以预期产量的改善。

另外，根据第一实施例，可以在不减小由例如氮化硅制成的电荷存储膜EC1的例如约2nm的厚度THE1情况下形成超薄绝缘膜IFE。由于通过用处理液的液体处理形成绝缘膜IFE，因此可以容易地除去附着在电荷存储膜EC1的上表面的异物，并且可以容易地使电荷存储膜IC1的上表面平滑。作为MONOS晶体管中的电荷存储部，电荷存储部ECP可以具有改善的可靠性。

在低至低于600℃的温度下例如通过ALD形成的电荷存储膜EC1有可能与空气中的氧发生反应，并且仅仅通过将其留在空气中，其表面条件改变。在步骤S23中，因此，可以通过使氧附着到电荷存储膜EC1的表面来使电荷存储膜EC1的表面稳定。

根据第一实施例，在步骤S23中，可以在低温度，例如，23℃或更高但不高于100℃下形成绝缘膜IFE，使得可以减小施加到主电路的热负荷，并且对主电路的影响可因此更小。

如后面将参照图21到图30进行说明，第一实施例可以改善由MONOS晶体管MC构成的存储器单元的可靠性。虽然例如从所要求的特性的观点来看，具有主电路和非易失性存储器作为附加电路的半导体器件传统上仅用于消费者产品，但是本实施例使得也可以将其用于大功率电器，例如机载电器和工业电器。

如后面将参照图29到图30进行说明，在第一实施例中，可以使MONOS晶体管的写入/擦除电压的绝对值小于例如10V。这使得可以在各种情况下与主电路混合装载作为快闪存储器的非易失性存储器，例如，从其中主电路的基础工艺是主电路的线宽极窄的所谓的最新工艺的情况到其中基础工艺是主电路的线宽不是特窄的常规工艺的情况。更具体地，如后面将参照图31进行说明，即使在使用具有5V的击穿电压和3.3V的电源电压的I/O电路或具有4V的击穿电压和2.5V的电源电压的I/O电路时，可以混合装载非易失性存储器。

在第一实施例中，不需要另外的用于在半导体器件的制造步骤中形成绝缘膜IFE的光掩膜。这使得可以与主电路混合装载作为快闪存储器的非易失性存储器，同时抑制由于向作为现有产品的半导体器件的制造步骤添加新的步骤而导致的制造负载的增加。在设计第一实施例的半导体器件时，可以转用用于常规半导体器件的设计的特性。

<数据保持特性>

接下来，将在与比较例1的半导体器件的数据保持特性进行比较的同时对第一实施例的半导体器件的数据保持特性进行说明。

图20是比较例1的半导体器件的局部剖视图。图20是比较例1的半导体器件的局部剖视图，并且同时是示出栅极绝缘膜GIM和其周围的放大剖视图。它是对应于图4的作为放大剖视图的剖视图。

图21是示意性地示出比较例1的半导体器件的电荷存储部中的电子捕获位置的分布的剖视图。图22是示出比较例1的半导体器件的写入状态下的能量分布的能带图。图23是示意性地示出第一实施例的半导体器件的电荷存储部中的电子捕获位置的分布的剖视图。图24是示出第一实施例的半导体器件的写入状态下的能量分布的能带图。

在比较例1的半导体器件中，栅极绝缘膜GIM包括在半导体衬底SB的上表面PS上形成的绝缘膜IF1、作为在绝缘膜IF1上形成的绝缘膜的电荷存储膜EC100和在电荷存储膜EC100上形成的绝缘膜IF2。电荷存储膜EC100构造电荷存储部ECP100。绝缘膜IF1由例如氧化硅制成，电荷存储膜EC100由例如氮化硅制成，并且绝缘膜IF2由例如氧化硅制成。因此，栅极绝缘膜GIM具有称为“ONO(氧化物-氮化物-氧化物)膜”的结构。

将作为底部氧化物膜的绝缘膜IF1的厚度TH1设定得较小，以允许空穴从半导体衬底SB到电荷存储膜EC100的直接隧穿擦除操作，并且作为底部氧化物膜的绝缘膜IF1的厚度TH1是例如约2nm。作为电荷存储部ECP100的一部分的电荷存储膜EC100的厚度THE100是例如16nm，并且作为顶部氧化物膜的绝缘膜IF2的厚度THE2是例如约3nm。

在比较例1的半导体器件中，电荷存储部ECP100由单层电荷存储膜EC100构成。在这样的情况下，使绝缘膜IF1的厚度TH1薄至约2nm，以使得空穴能够直接隧穿绝缘膜IF1并且执行擦除操作，也就是，以使得空穴能够执行直接隧穿擦除操作。然而，厚度TH1的这种减小缩短在绝缘膜IF1和电荷存储膜EC100之间的界面附近形成的电子捕获位置ET100与半导体衬底SB的上表面之间的距离。因此在写入状态下，也就是在电子注入之后的数据保持的时间，电子极可能从电荷存储膜EC100隧穿到半导体衬底SB，并且不能改善数据保持特性。对于到所谓的允许10年的数据保持期和在85℃的使用温度下100000次的编程频率的消费者产品而言，这限制了比较例1的半导体器件的应用范围。此外，在比较例1的半导体器件中，在擦除状态下，空穴有可能从电荷存储膜EC100隧穿和逃脱到半导体衬底SB。

为改善数据保持特性而将电荷存储膜EC100的厚度THE100增加到例如约16nm抑制了所谓的电压缩放，更具体地讲，抑制了用于减小写入/擦除电压的绝对值的栅极绝缘膜GIM的厚度的减小。例如，比较例1的半导体器件需要大的绝对值的电压，约±13V，作为写入/擦除电压，使得如后面将参照图31进行说明地，作为I/O电路的基础工艺，必需使用具有13.5V的击穿电压和13.5V的电源电压的I/O电路。

因此，在比较例1的半导体器件中，抑制电荷存储膜EC100的电压缩放，使得难以减小写入/擦除电压的绝对值、减小MONOS晶体管的单元尺寸和减小包括I/O电路的主电路的面积。

在第一实施例的半导体器件中，另一方面，如图24中所示，电荷存储部ECP具有两层电荷存储膜EC1和EC2并且单层绝缘膜IFE置于其间。如图24中所示，绝缘膜IF1、IFE和IF2中的每一个的带隙大于由绝缘膜构成的电荷存储膜EC1和EC2中的每一个的带隙。作为绝缘膜的电荷存储膜EC1在其带隙中具有由杂质能级等构成的电子捕获位置ET1，而作为绝缘膜的电荷存储膜EC2在其带隙中具有由杂质能级等构成的电子捕获位置ET2。电荷存储膜EC1可因此存储由在电荷存储膜EC1中形成的电子捕获位置ET1中的电子构成的电荷，并且电荷存储膜EC2可因此存储由在电荷存储电影EC2中形成的电子捕获位置ET2中的电子构成的电荷。

由于第一实施例的这样的结构以及在绝缘膜IF1和电荷存储膜EC1之间的界面附近形成的电子捕获位置ET1，可以保证在绝缘膜IFE和电荷存储膜EC2之间的界面附近形成并且对数据保持特性有用的新电子捕获位置ET2。在比较例1中，将电子捕获位置放置在距离半导体衬底SB的上表面例如约2nm的位置处。在第一实施例中，可以将与半导体衬底SB的上表面的距离增加到例如约4nm。这样的增加的距离使得在写入状态下，也就是在电子注入之后的数据保持期间，电子难以从电荷存储膜EC2隧穿到半导体衬底SB，从而改善数据保持特性。

在第一实施例中，当将电压施加到半导体衬底SB和栅电极CG之间并且电子从半导体衬底SB注入到栅极绝缘膜GIM时，将数据写入MONOS晶体管MC构成的非易失性存储器。另一方面，当将电压施加到半导体衬底SB和栅电极CG之间并且空穴从半导体衬底SB注入到栅极绝缘膜GIM时，从由MONOS晶体管MC构成的非易失性存储器擦除数据。

<数据擦除效率>

接下来将在与比较例1到3的半导体器件进行比较的同时对第一实施例的半导体器件的数据擦除效率进行说明。

图25是示出比较例1的半导体器件在擦除时间的能量分布的能带图。图26是示出比较例2的半导体器件在擦除时间的能量分布的能带图。图27是示出比较例3的半导体器件在擦除时间的能量分布的能带图。图28是示出第一实施例的半导体器件在擦除时间的能量分布的能带图。

如图25中所示，比较例1的半导体器件的电荷存储部ECP100由单层电荷存储膜EC100构成。作为底部氧化物膜的绝缘膜IF1的厚度TH1是例如2nm并且是相对薄的。因此在擦除时间，空穴HL容易从半导体衬底SB的沟道区注入到电荷存储膜EC100中，并且空穴注入效率，也就是空穴HL从半导体衬底SB的沟道区到电荷存储膜EC100的注入效率是高的。在比较例1的半导体器件中，可以容易地擦除数据并且数据擦除效率，也就是擦除数据的效率是高的。

如上面参照图22说明，然而，比较例1的半导体器件在数据保持特性，也就是保持特性上较差。

如图26中所示，在比较例2的半导体器件中，类似于比较例1的半导体器件，电荷存储部ECP100由单层电荷存储膜EC100构成，但作为底部氧化物膜的绝缘膜IF1的厚度TH1超过例如约4nm并且相对较厚。在这样的情况下，由MONOS晶体管构成的存储器单元的可靠性劣化，因为尽管数据保持特性优良，但是必需大的绝对值的电压，例如从±13V到±20V，作为写入/擦除电压。

使用大的绝对值的电压作为写入/擦除电压例如增加p型半导体区和n型半导体区之间的结界面处的泄漏电流，也就是pn结处的泄漏电流。必需增加由MONOS晶体管构成的存储器单元的阵列区域，用于抑制泄漏电流，因此不能使用大的绝对值的电压作为写入/擦除电压。

另外，当使用大的绝对值的电压作为写入/擦除电压时，包括在主电路中的I/O电路必须具有增大的击穿电压。这增加主电路的面积，使得不可能改善作为半导体器件的半导体芯片的面积的效率。

简而言之，比较例2的半导体器件具有优良的数据保持特性，但仅具有低的空穴注入效率，因为在擦除时间，空穴HL不容易从沟道区注入到电荷存储膜EC100。在比较例2的半导体器件中，不能容易地擦除数据，并且因此数据擦除效率较低。

如图27中所示，比较例3的半导体器件的电荷存储部ECP由两层电荷存储膜EC1和EC2构成并且单层绝缘膜IFE置于其间。然而，与第一实施例不同，绝缘膜IFE的厚度等于或大于电荷存储膜EC1的厚度。距离DST，绝缘膜IF1、电荷存储膜EC1和绝缘膜IFE的总厚度超过例如约6nm并且相对较厚。比较例3的半导体器件具有优良的数据保持特性，但仅具有低空穴注入效率，因为在擦除时间空穴HL不容易从半导体衬底SB的沟道区注入到电荷存储膜EC2。在比较例3的半导体器件中，不能容易地擦除数据，并且因此数据擦除效率较低。

作为用于克服比较例1到3的上述问题的措施，可以考虑在擦除时间能够通过利用穿过绝缘膜IF1和绝缘膜IFE的直接隧穿(DT)来增强空穴注入效率的结构。这是图28的能带图中示出的第一实施例的结构。这种结构可以减小写入/擦除电压的绝对值，因为±12V的电压作为写入/擦除电压是足够的。

如图28中所示，在第一实施例的半导体器件中，电荷存储部ECP由两层电荷存储膜EC1和EC2构成并且单层绝缘膜IFE置于其间。作为绝缘膜IF1、电荷存储膜EC1和绝缘膜IFE的总厚度的距离DST是例如约4nm。

在电荷保持的时间，可以将作为表观底部氧化物膜也就是绝缘膜IF1、电荷存储膜EC1和绝缘膜IFE的总厚度的距离DST增加到一定程度并且可以提高数据保持特性。

第一实施例提供在电荷保持的时间改善数据保持特性并且在擦除时间通过利用穿过具有例如约2nm的厚度TH1的绝缘膜IF1的直接隧穿(DT)而可以高效率地在电荷存储膜EC1和EC2中累积更多空穴HL的结构。

在第一实施例的半导体器件中，除了其优良的数据保持特性，而且在擦除时间可以容易地将空穴从半导体衬底SB的沟道区注入到电荷存储膜EC2，并且因此空穴注入效率较高。因此，在第一实施例的半导体器件中，可以容易地擦除数据并且数据擦除效率较高。在第一实施例的半导体器件中，因此，可以容易地减小擦除电压的绝对值。

<阈值电压的衰减比>

接下来，将在与比较例1的半导体器件进行比较的同时对第一实施例的半导体器件的阈值电压的衰减比进行说明。

图29是用于说明比较例1的半导体器件中的阈值电压的衰减比的图表。图30是用于说明第一实施例的半导体器件中的阈值电压的衰减比的图表。沿着图29和图30中的纵坐标绘制写入时间和擦除时间的相应阈值电压并且沿着图29和图30中的横坐标绘制数据保持时间。

在图29和图30中，当写入电压超过10V时，其中数据“0”被写入的写入状态下的初始阈值电压由“0”Vth指示并且数据“1”被写入的擦除时间的初始阈值电压由“1”Vth指示。

在比较例1的半导体器件中，电荷存储部ECP100由单层电荷存储膜EC100(参照图21)构成。在这种情况下，将绝缘膜IF1的厚度TH1(参照图22)减小到例如约2nm，以便允许直接隧穿擦除操作，也就是空穴穿过绝缘膜IF1的直接隧穿，以执行擦除操作。然而，厚度TH1的这种减小会缩短在绝缘膜IF1和电荷存储膜EC100之间的界面附近形成的电子捕获位置ET100(参照图22)与半导体衬底SB的上表面之间的距离。因此，在写入状态，也就是在电子注入之后的数据保持的时间，电子极可能从电荷存储膜EC100隧穿到半导体衬底SB。这限制了比较例1的半导体器件到所谓的允许10年的数据保持时间和例如在85℃的使用温度下100000次的编程频率的消费者产品的应用范围。

换句话说，在比较例1的半导体器件中，在其中电子被注入到电荷存储膜EC100中并且数据“0”被写入的写入状态下，电子容易地注入到电荷存储膜EC100中，但是电子极可能从电荷存储膜EC100隧穿和逃脱到半导体衬底SB。在小于10V的写入电压下，与超过10V的写入电压相比，因此，没有很多电子被注入到电荷存储膜EC100中，并且随着时间的流逝被注入到电荷存储膜EC100中的电子逃脱到半导体衬底SB。

在写入电压小于10V的例如10年的数据保持时间之后，与超过10V的写入电压相比，在数据“0”被擦除并且由于空穴到电荷存储膜EC100中的注入导致的变成“1”的擦除时间的阈值电压与写入状态下的阈值电压之间的差变得较小。在擦除状态下，空穴极可能从电荷存储膜EC100隧穿和逃脱到半导体衬底SB。

在第一实施例的半导体器件中，另一方面，电荷存储部ECP100由两层电荷存储膜EC1和EC2构成并且单层绝缘膜IFE置于其间。在第一实施例中，可以保证对数据保持特性有用的新电子捕获位置ET2(参照图23)。与比较例1相比，可以将电子捕获位置保持到与半导体衬底SB的上表面相距约4nm的位置。

在第一实施例的半导体器件中，不太可能发生电子从新提供的电子捕获位置ET2到半导体衬底SB的逃脱。在第一实施例中，因此，衰减比，也就是写入时间的阈值电压随着数据保持时间的流逝而衰减的比减小。

如图30中所示，当写入电压低于10V时的写入时间的阈值电压的衰减比小于当写入电压超过10V时的写入时间的阈值电压的衰减比。这意味着，在第一实施例中，不同于比较例1，减小写入时间的阈值电压的衰减比的效果随着写入电压的绝对值的减小而增加。

取决于半导体器件的制造步骤中的工艺条件，在电荷存储膜EC2和绝缘膜IFE之间的界面附近产生负固定电荷并且本征阈值电压Vthi可以变得高一点。此时，如图29和图30中所示，第一实施例的阈值电压Vthi高于比较例1的阈值电压Vthi。

此外，在第一实施例的半导体器件中，不太可能发生空穴从新提供的电子捕获位置ET2到半导体衬底SB的逃脱。在第一实施例中，与比较例1相比，因此，擦除时间的阈值电压随着数据保持时间的流逝而衰减的比，也就是衰减比减小。

在第一实施例中，例如，在写入电压小于10V的10年的数据保持时间之后，空穴被注入到电荷存储膜EC2中并且数据“0”被擦除而变成“1”的擦除时间的阈值电压与写入时间的阈值电压之间的差变得比在比较例1中大。

此外，在第一实施例的半导体器件中，在数据擦除期间，可以容易地执行空穴从半导体衬底SB到电荷存储膜EC2的直接隧穿。可因此将空穴高效率地注入到电荷存储膜EC2中并且可以存储更大数量的空穴。

由于这些效果，在第一实施例中，与比较例1相比，可以使主要由电荷存储膜EC2构成的电荷存储部ECP的厚度小于比较例1中的电荷存储部ECP100的厚度。由于用于减小电荷存储部ECP的厚度的缩放效果，可以将写入电压降低到例如约10V或更小。换句话说，第一实施例实现MFN(改性福勒-诺德海姆)低电压写入。

<I/O电路面积的减小>

接下来，将对第一实施例的半导体器件中的I/O电路面积的减小进行说明。在这里，示出研究例1到5，以研究当使用由MONOS晶体管构成的存储器单元作为用于主电路的附电路时MONOS晶体管所必需的写入/擦除电压、对应于写入/擦除电压的击穿电压以及附电路被添加到的主电路的基础工艺之间的关系。

图31示出了用于说明写入/擦除电压、击穿电压以及主电路的基础工艺之间的关系的表。术语“主电路的基础工艺”是指包括在I/O电路6(参照图1)中的高击穿电压MISFET的基础工艺，并且该高击穿电压MISFET的基础工艺取决于I/O电路的电源电压。在图31中，例如，“13V-IO”意味着主电路的基础工艺是包括在具有13V的电源电压的I/O电路中的高击穿电压MISFET的基础工艺。

在比较例1的半导体器件中，由于电荷存储部ECP100由单层电荷存储膜EC100构成，因此需要±13.5V的电压，也就是相对大的绝对值的电压作为MONOS晶体管的写入/擦除电压。在这样的情况下，使用如由图31的研究例1中的“13V-IO”指示的具有13.5V的击穿电压和13.5V的电源电压的I/O电路允许MONOS晶体管的写入/擦除操作。通过改善电路设计，即使使用如由图31的研究例2中的“5V-IO”指示的具有8V的击穿电压和5V的电源电压的I/O电路，也允许MONOS晶体管的写入/擦除操作。

在第一实施例的半导体器件中，另一方面，电荷存储部ECP由两层电荷存储膜EC1和EC2构成并且单层绝缘膜IFE置于其间。MONOS晶体管的写入/擦除电压是足够的，即使当它的绝对值相对小，±10V时。在这样的情况下，使用如由图31的研究例3中的“3.3V-IO”指示的具有5V的击穿电压和3.3V的电源电压的I/O电路允许MONOS晶体管的写入/擦除操作。

如果可以将MONOS晶体管的写入/擦除电压降低更多到±8V，则即使使用如由图31的研究例5中的“2.5V-IO”指示的具有4V的击穿电压和2.5V的电源电压的I/O电路，也允许MONOS晶体管的写入/擦除操作。通过改善电路设计，即使当MONOS晶体管的写入/擦除电压为±10V时，使用如由图31的研究例4中的“2.5V-IO”指示的具有4V的击穿电压和2.5V的电源电压的I/O电路，也允许MONOS晶体管的擦除/写入操作。

在I/O电路的电源电压降低到13V、5V、3.3V或2.5V的情况下，包括I/O电路的主电路的面积减小。在第一实施例的半导体器件中，因此，与其中I/O电路的电源电压为13V或5V的比较例1相比，可以将I/O电路的电源电压降低到3.3V或2.5V并且可以减小包括I/O电路的主电路的面积。由于主电路的面积的减小，因此可以高效率地使用作为半导体器件的半导体芯片的面积。例如，可以装载具有其他功能的电路作为附电路。

<本实施例的主要特点和优点>

在制造根据第一实施例的半导体器件的方法中，在半导体衬底SB上形成由绝缘膜IF1、绝缘膜IF1上的电荷存储膜EC1、电荷存储膜EC1上的绝缘膜IFE、绝缘膜IFE上的电荷存储膜EC2和电荷存储膜EC2上的绝缘膜IF2构成的绝缘膜部IFP。然后，在绝缘膜部IFP上形成导电膜CF1，随后将导电膜CF1和绝缘膜部IFP图案化以形成栅电极CG和栅极绝缘膜GIM。电荷存储膜EC1含有硅和氮；绝缘膜IFE含有硅和氧；并且电荷存储膜EC2含有硅和氮。绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1并且电荷存储膜EC2的厚度THE2大于电荷存储膜EC1的厚度THE1。通过用含水的处理液对电荷存储膜EC1的上表面进行处理来形成绝缘膜IFE。

因此，可以在短时间内以良好的膜厚度可控制性在电荷存储部ECP的厚度方向上相对于中心位置更靠近半导体衬底SB的侧形成含有硅和氧的绝缘膜IFE。这使得可以提供配备有由MONOS晶体管构成的存储器单元的半导体器件，该器件需要较小的绝对值的写入/擦除电压，具有改善的数据保持特性，并且可以以改善的吞吐量来制造。

(第二实施例)

在制造根据第一实施例的半导体器件的方法中，通过用被用作处理液的纯水对半导体衬底SB进行处理来在电荷存储膜EC1上形成绝缘膜IFE。在制造根据第二实施例的半导体器件的方法中，另一方面，通过用各种含水的处理液，诸如含臭氧水的处理液或含过氧化氢水的处理液，对半导体衬底SB进行处理来在电荷存储膜EC1上形成绝缘膜IFE。

第二实施例的半导体器件的结构类似于第一实施例的半导体器件的结构。

<半导体器件的制造步骤>

图32是示出第二实施例的半导体器件的一些制造步骤的工艺流程图。图32示出包括在图6的步骤S4中的步骤。

在制造根据第二实施例的半导体器件的方法中，类似于制造根据第一实施例的半导体器件的方法，在图6中的步骤S1到步骤S3之后，执行类似于图7中的步骤S21和步骤S22的步骤(图32中的步骤S31和步骤S32)。通过这些步骤，形成绝缘膜部IFP的绝缘膜IF1和电荷存储膜EC1，如图10到图13中所示。

接下来，如图12和图13中所示，执行用含水的处理液的液体处理，也就是湿处理，以形成绝缘膜IFE(图32中的步骤S33)。在该步骤S33中，类似于图7中的步骤S23，在存储器形成区MR中，在电荷存储膜EC1上形成绝缘膜IFE。绝缘膜IFE是含有硅和氧并且由例如氧化硅或氮氧化硅构成的绝缘膜。

在该步骤S33中，类似于图7中的步骤S23，由提供在液体处理装置(未示出)中的晶片载台(未示出)支承经受了步骤S22的半导体衬底SB。接下来，使晶片载台和半导体衬底SB一起旋转并且从提供在液体处理装置中的喷嘴(未示出)将维持在例如室温也就是23℃的处理液供应到半导体衬底SB的上表面PS例如约30秒。通过这样供应的处理液，对由例如氮化硅制成的电荷存储膜EC1的上表面进行液体处理，也就是湿处理，以在电荷存储膜EC1上形成具有厚度THIE的绝缘膜IFE。

在第二实施例中，另一方面，可以使用各种含水的处理液，例如含有臭氧(O₃)水或过氧化氢(H₂O₂)水的处理液和含有氢氟酸的处理液。这些中，含有臭氧(O₃)水或过氧化氢(H₂O₂)水的处理液是用于形成氧化物膜的处理液，而含氢氟酸的处理液是用于除去氧化物膜的处理液。

当使用臭氧水作为处理液时，可以将维持在例如室温也就是23℃的处理液供应到半导体衬底SB的上表面PS例如约10秒。可以将臭氧水的浓度设定为1到100mg/L。

作为含有过氧化氢水的处理液，可以使用硫酸-过氧化氢混合物(SPM)、氢氧化铵-过氧化氢混合物(APM)或氢氯化物-过氧化氢混合物(HPM)。当使用含过氧化氢水的处理液时，可以将维持在例如23℃到160℃的该处理液供应到半导体衬底SB的上表面PS例如约10秒。

与在步骤S23中用作处理液的纯水相比，在步骤S33中用作处理液的含有臭氧水或过氧化氢水的处理液具有更强的氧化能力。这意味着，在步骤S33中的形成绝缘膜IFE的方法中，与步骤S23中的形成绝缘膜IFE的方法相比，在电荷存储膜EC1的上表面上会更积极地形成作为氧化物膜的绝缘膜IFE。使用含臭氧水的处理液或含过氧化氢水的处理液可以例如缩短处理液的供应时间。

作为步骤S33的第一修改例，可以组合使用用选自含臭氧水的处理液或含过氧化氢水的处理液的某种处理液来处理电荷存储膜EC1的上表面的步骤和用其他种类的处理液或纯水来处理电荷存储膜EC1的上表面的步骤。

作为步骤S33的第二修改例，可以组合使用用含有纯水的处理液、含有臭氧水的处理液和含有过氧化氢水的处理液中的任一者来对电荷存储膜EC1的上表面进行液体处理的步骤(第一步骤)和用含氢氟酸的处理液来对电荷存储膜EC1的上表面进行液体处理的步骤(第二步骤)。作为含氢氟酸的处理液，例如，可以使用缓冲的氢氟酸(BHF)。

可以通过第二步骤中的用含氢氟酸的处理液对电荷存储膜EC1的上表面进行液体处理来在第一步骤中除去在电荷存储膜EC1的上表面上形成的超薄氧化物膜。可以在电荷存储膜EC1上形成绝缘膜IFE，同时改善电荷存储膜EC1和绝缘膜IFE之间的结，例如，实施第二步骤以清洁电荷存储膜EC1的上表面并且然后通过第一步骤形成氧化物膜。

也可以例如通过交替地重复第一步骤和第二步骤在电荷存储膜EC1形成绝缘膜IFE。由于在蚀刻电荷存储膜EC1上的上表面的表面层的同时形成绝缘膜IFE，因此可以在电荷存储膜EC1上形成绝缘膜IFE，同时进一步改善电荷存储膜EC1和绝缘膜IFE之间的结。

在类似于步骤S23的步骤S33中，绝缘膜的厚度IFE等于或大于至少单个原子层或大于0.1nm。绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1。此外，绝缘膜IFE的厚度THIE小于绝缘膜IF1的厚度TH1。

这意味着，在类似于步骤S23的步骤S33中，通过上述的液体处理可以在短时间内以良好的膜厚度可控制性形成超薄绝缘膜IFE。

在停止纯水的供应之后，通过使半导体衬底SB旋转并且从其摆脱液体例如约20秒来执行干燥处理。然后，停止半导体衬底SB的旋转并且从晶片载台除去半导体衬底SB。

可以通过用处理液对半导体衬底SB进行液体处理以除去附着在电荷存储膜EC1的上表面的异物来使电荷存储膜EC1的上表面平滑。这样获得的MONOS晶体管可因此具有改善的可靠性。

接下来，执行类似于图7中的步骤S24和步骤S25的步骤(图32中的步骤S34和步骤S35)，以形成包括绝缘膜IF1、电荷存储膜EC1、绝缘膜IFE、电荷存储膜EC2和绝缘膜IF2的绝缘膜部IFP。

然后执行图6中的步骤S5到S11，以形成类似于图3中示出的第一实施例的半导体器件的半导体器件。

<本实施例的主要特点和优点>

在类似于制造根据第一实施例的半导体器件的方法的制造根据第二实施例的半导体器件的方法中，通过用含水的处理液对电荷存储膜EC1的上表面进行处理来形成绝缘膜IFE。因此第二实施例具有与第一实施例的优点类似的优点。

在第二实施例中，另一方面，可以使用含臭氧水的处理液或含过氧化氢水的处理液作为处理液。无论是含臭氧水的处理液还是含过氧化氢水的处理液，它们都具有比用作第一实施例中的处理液的纯水的氧化能力强的氧化能力。因此与第一实施例相比，可以在第二实施例中缩短处理液的供应时间。此外，与第一实施例中所提供的半导体器件相比，第二实施例中所提供的半导体器件可以具有改善的数据保持特性并且因此具有改善的性能。

在第二实施例中，可以使用含氢氟酸的处理液作为处理液。可以通过组合使用实施用于形成氧化物膜的液体处理的步骤和供应用于除去氧化物膜的含氢氟酸的处理液并且从而实施液体处理的步骤来改善电荷存储膜EC1和绝缘膜IFE之间的结。

(第三实施例)

在制造根据第一实施例的半导体器件的方法中，通过用处理液液体对半导体衬底SB进行处理来在电荷存储膜EC1上形成绝缘膜IFE。在制造根据第三实施例的半导体器件的方法中，另一方面，使用膜形成装置来形成绝缘膜IFE。

第三实施例的半导体器件的结构类似于第一实施例的半导体器件的结构。

<半导体器件的制造步骤>

图33是示出第三实施例的半导体器件的一些制造步骤的工艺流程图。图33示出了包括在图6中的步骤S4中的步骤。

在类似于制造根据第一实施例的半导体器件的方法的制造根据第三实施例的半导体器件的方法中，在执行图6中示出的步骤S1到步骤S3之后，执行类似于图7中的步骤S21和步骤S22的步骤(图33中的步骤S41和步骤S42)。通过这些步骤，如图10到图13中所示，形成构造绝缘膜部IFP的绝缘膜的IF1和电荷存储膜EC1。

接下来，如图12和图13中所示，形成绝缘膜IFE(图33中的步骤S43)。在步骤S43中，不同于图7中的步骤S23，通过使用膜形成装置在存储器形成区MR中在半导体衬底SB的上表面PS上形成绝缘膜IFE。绝缘膜IFE是含有硅和氧并且由例如氧化硅或氮氧化硅构成的绝缘膜。

优选通过ALD形成绝缘膜IFE。在ALD中，交替地重复引起前驱体气体的分子的化学吸附以形成一个原子层的步骤和吹扫前驱体气体的过量分子以将其除去的步骤，以一个接一个地堆叠所得的原子层，以形成膜。在LPCVD中，通常需要600℃或更高的温度用于形成均匀并且由例如氮化硅制成的绝缘膜IFE，但在ALD中，甚至可以在低于600℃的温度，例如低至约400℃或以下的温度下形成均匀的绝缘膜IFE。

当在类似于图7中的步骤S22的步骤S42中在提供于膜形成装置内部的膜形成室内部在低至低于600℃，例如约400℃的温度下通过ALD形成电荷存储膜EC1时，在步骤S43中可以在膜形成室内部连续地形成绝缘膜IFE。这改善吞吐量，更具体地，改善在半导体器件的制造步骤中每小时可以处理的半导体衬底的数量并且也缩短TAT(周转时间)，也就是从接收订单到产品供应所需的时间。

在类似于步骤S23的步骤S43中，绝缘膜IFE的厚度是一个原子层或以上或者0.1nm或更大。绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1。

在类似于步骤S23的步骤S43中，可以在短时间内以良好的膜厚度可控制性形成超薄绝缘膜IFE。

可以在低于作为在LPCVD、热CVD等中采用的膜形成温度的600℃的温度下，例如低至约400℃下，例如通过PECVD来代替ALD形成由例如氮化硅制成的绝缘膜IFE。如关于电荷存储膜EC1进行的说明，含有硅和氮并且使用在低至低于600℃的温度下形成绝缘膜IFE的膜形成装置，也就是降低温度的膜形成装置形成的绝缘膜在下文中将称为“降低温度的氧化物膜”。在步骤S43中，通过使用降低温度的膜形成装置在低于600℃的温度下，例如在低至约400℃的温度下，形成作为降低温度的氧化物膜的电荷存储膜EC1。

接下来，通过类似于图7中的步骤S24和步骤S25的步骤(图33中的步骤S44和步骤S45)，可以形成包括绝缘膜IF1、电荷存储膜EC1、绝缘膜IFE、电荷存储膜EC2和绝缘膜IF2的绝缘膜部IFP。

接下来，通过实施图6中的步骤S5到步骤S11，可以形成类似于图3中示出的第一实施例的半导体器件的半导体器件。

<本实施例的主要特点和优点>

在制造根据第三实施例的半导体器件的方法中，在半导体衬底SB上形成由绝缘膜IF1、绝缘膜IF1上的电荷存储膜EC1、电荷存储膜EC1上的绝缘膜IFE、绝缘膜IFE上的电荷存储膜的EC2和电荷存储膜EC2上的绝缘膜IF2构成的绝缘膜IFP。然后，在绝缘膜部IFP上形成导电膜CF1。将导电膜CF1和绝缘膜部IFP图案化，以形成栅电极CG和栅极绝缘膜GIM。电荷存储膜EC1含有硅和氮，绝缘膜IFE含有硅和氧，并且电荷存储膜EC2含有硅和氮。绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1并且电荷存储膜EC2的厚度THE2大于电荷存储膜EC1的厚度THE1。在低于600℃的温度下通过CVD形成绝缘膜IFE。

而且在类似于第一实施例的第三实施例中，可以在短时间内以良好的膜厚度可控制性在在电荷存储部的厚度方向上相对于中心位置更靠近半导体衬底SB的侧的电荷存储部ECP中形成含有硅和氧的绝缘膜IFE。而且在类似于第一实施例的第三实施例中，这使得可以提供配备有由MONOS晶体管构成的存储器单元的半导体器件，该器件需要较小的绝对值的写入/擦除电压，具有改善的数据保持特性，并且可以以改善的吞吐量来制造。

在第三实施例中，在提供于膜形成装置内部的膜形成室中形成电荷存储膜EC1并且可以在膜形成室中连续地形成绝缘膜IFE。与第一实施例相比，这进一步改善半导体器件的制造步骤中的吞吐量。

已经基于实施例对由本发明人作出的发明进行了具体说明。不用说，本发明并不限于这些实施例或由这些实施例限制，而是可以在不脱离本发明的主旨的情况下以各种方式改变。

Claims (8)

1.一种制造半导体器件的方法，包含以下步骤：

(a)提供半导体衬底；

(b)在所述半导体衬底的主表面的上方形成绝缘膜部；

(c)在所述绝缘膜部的上方形成导电膜；以及

(d)将所述导电膜和所述绝缘膜部图案化，由此形成栅电极以及在所述栅电极和所述半导体衬底之间的栅极绝缘膜，

其中，步骤(b)包含以下步骤：

(b1)在所述半导体衬底的所述主表面的上方形成含有硅和氧的第一绝缘膜；

(b2)在所述第一绝缘膜的上方形成含有硅和氮的第二绝缘膜；

(b3)在所述第二绝缘膜的上方形成含有硅和氧的第三绝缘膜；

(b4)在所述第三绝缘膜的上方形成含有硅和氮的第四绝缘膜；

(b5)在所述第四绝缘膜的上方形成含有硅和氧的第五绝缘膜，并且由此形成由所述第一绝缘膜、所述第二绝缘膜、所述第三绝缘膜、所述第四绝缘膜和所述第五绝缘膜构成的所述绝缘膜部，

其中，所述第三绝缘膜的厚度小于所述第二绝缘膜的厚度，并且所述第四绝缘膜的厚度大于所述第二绝缘膜的厚度，

其中，在步骤(b2)中，所述第二绝缘膜是氮化硅膜，

其中，在步骤(b3)中，用第一处理液直接处理所述第二绝缘膜的上表面，以形成所述第三绝缘膜，并且

其中，所述第一处理液由在室温下具有至少10MΩcm的电阻率的纯水构成。

2.根据权利要求1所述的制造半导体器件的方法，

其中，在步骤(b2)中，通过原子层沉积来形成所述第二绝缘膜。

3.根据权利要求1所述的制造半导体器件的方法，

其中，所述栅电极和所述栅极绝缘膜是非易失性存储器的部件，所述非易失性存储器被构成为使得：

通过将电子从所述半导体衬底注入到所述栅极绝缘膜，来在所述非易失性存储器中写入数据，并且

通过将空穴从所述半导体衬底注入到所述栅极绝缘膜，来从所述非易失性存储器擦除数据。

4.根据权利要求1所述的制造半导体器件的方法，

其中，步骤(b3)包含以下步骤：

(b6)用所述第一处理液对所述第二绝缘膜的所述上表面进行处理；以及

(b7)用含有氢氟酸的第二处理液对所述第二绝缘膜的所述上表面进行处理，

其中，在步骤(b3)中，交替地重复步骤(b6)和步骤(b7)，以形成所述第三绝缘膜。

5.根据权利要求1所述的制造半导体器件的方法，

其中，所述第一绝缘膜包含氧化硅，所述第三绝缘膜包含氧化硅，所述第四绝缘膜包含氮化硅，并且所述第五绝缘膜包含氧化硅。

6.根据权利要求1所述的制造半导体器件的方法，

其中，所述第二绝缘膜是第一电荷存储部，并且

其中，所述第四绝缘膜是第二电荷存储部。

7.根据权利要求2所述的制造半导体器件的方法，

其中，在步骤(b2)中，原子层沉积是在小于600℃的温度下进行的。

8.根据权利要求1所述的制造半导体器件的方法，

其中，所述纯水具有至少18MΩcm的电阻率。

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