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CN108878535B - 具有单扩散中断的鳍式场效应晶体管及方法 - Google Patents

具有单扩散中断的鳍式场效应晶体管及方法 Download PDF

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Abstract

本发明涉及具有单扩散中断的鳍式场效应晶体管及方法，揭示一种包括至少一个鳍式场效应晶体管及至少一个单扩散中断(SDB)型隔离区的半导体结构，以及形成该半导体结构的方法。在该方法中，在半导体鳍片内的隔离区上方形成隔离凸块并在该凸块上形成侧间隙壁。在用以降低该凸块的高度并自该鳍片的侧壁移除隔离材料的蚀刻工艺期间，该侧间隙壁防止横向蚀刻该凸块。在用以在该鳍片中形成源/漏凹槽的蚀刻工艺期间，该侧间隙壁保护邻近该隔离区的该半导体材料。因此，各凹槽的侧及底部包括半导体表面并最大限度地降低其中所形成的外延源/漏区的顶部表面的角度，从而最大限度地降低未着陆源/漏接触的风险。

Description

具有单扩散中断的鳍式场效应晶体管及方法
本申请是申请号为201810128072.2,申请日为2018年02月08日，发明名称为“具有单扩散中断的鳍式场效应晶体管及方法”的中国专利申请的分案申请。
相关申请案的交叉参考
本发明主张在35U.S.C.§120下作为在2017年5月8日提出的正在审查的美国专利申请案第15/589,292号的分案的利益，其整体教示在此并入作为参考。
技术领域
本发明涉及单扩散中断(single-diffusion break；SDB)鳍式场效应晶体管(fin-type field effect transistor；FINFET)以及形成此类SDB FINFET的改进方法。
背景技术
更具体地说，集成电路设计决策常常受装置可扩展性、装置密度、制造效率及成本驱动。例如，平面场效应晶体管(FET)的尺寸微缩导致具有较短沟道长度的平面FET的开发，遗憾的是，较小的沟道长度导致短沟道效应相应增加以及驱动电流降低。有鉴于此，开发了非平面FET技术(例如，鳍式FET(FINFET)技术)。FINFET是非平面FET，其包含半导体鳍片(也就是，较高且薄的、狭长的、矩形半导体本体)以及位于该半导体鳍片内的横向设于源/漏区之间的沟道区。与该沟道区处的该半导体鳍片的顶部表面及相对侧壁相邻设置栅极。与平面FET所呈现的单维场效应相比，此类FINFET呈现二维场效应，因此呈现增加的驱动电流。遗憾的是，随着FINFET尺寸不断减小及FINFET密度不断增加，可能难以在没有影响鲁棒性的情况下形成FINFET。
发明内容
鉴于上述，本文中揭示一种形成半导体结构的方法，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。在该方法中，在半导体鳍片内可形成一个或多个沟槽隔离区(例如，一个或多个SDB型隔离区)；在各隔离区上方可形成隔离凸块(例如，二氧化硅凸块)；以及在各隔离凸块上可形成侧间隙壁。在用以降低该隔离凸块的高度并自该半导体鳍片的侧壁移除隔离材料的后续蚀刻工艺(process)期间，该侧间隙壁防止该隔离凸块的任意横向蚀刻，以控制该隔离凸块的最终形状。而且，在用以在该半导体鳍片中形成源/漏凹槽的后续蚀刻工艺期间，该侧间隙壁保护邻近各沟槽隔离区的该半导体材料。因此，各源/漏凹槽将具有包括半导体表面的相对侧及底部并将最大限度地降低(minimize)后续形成于该源/漏凹槽内的外延源/漏区的顶部表面相对该半导体鳍片的顶部表面的角度，如此，将降低后续形成的源/漏接触不触及该源/漏区的风险(也就是，也将降低未着陆源/漏接触的风险)。本文中还揭示一种依据该方法形成的半导体结构。
尤其，本文中揭示一种形成半导体结构的方法，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。
一般来说，在此方法中，在半导体鳍片中形成沟槽隔离区(例如，SDB型隔离区)。该半导体鳍片具有第一顶部表面及第一相对侧壁且该沟槽隔离区具有第二顶部表面及第二相对侧壁。在该部分完成的结构上，尤其在该半导体鳍片的该第一顶部表面及该沟槽隔离区的该第二顶部表面上，可形成硬掩膜层。在该硬掩膜层中可形成凸块开口，以使其在该沟槽隔离区上方对齐并使该沟槽隔离区的该第二顶部表面暴露于该凸块开口的底部。在该沟槽隔离区上的该凸块开口中可形成隔离凸块。该隔离凸块在该沟槽隔离区上可具有第三顶部表面及第三相对侧壁。
在形成该隔离凸块以后，在该隔离凸块的该第三相对侧壁上可形成侧间隙壁。该侧间隙壁可由与该隔离凸块不同的材料制成，且可专门形成以使它们完全覆盖该隔离凸块的该第三相对侧壁。而且，该隔离凸块的宽度与各侧间隙壁的宽度的组合应当使该侧间隙壁的至少外部位于该半导体鳍片的该第一顶部表面上方并与其紧邻。
在该隔离凸块上形成该侧间隙壁以后，可执行蚀刻工艺以暴露该半导体鳍片的该第一相对侧壁并凹入该隔离凸块的该第三顶部表面。在此蚀刻工艺期间，该侧间隙壁防止横向蚀刻该隔离凸块，以控制该隔离凸块的最终形状。
在本文中所揭示的方法的一个特定实施例中，在半导体鳍片中形成沟槽隔离区(例如，SDB型隔离区)。该半导体鳍片具有第一顶部表面及第一相对侧壁且各沟槽隔离区具有第二顶部表面及第二相对侧壁。在该部分完成的结构上，尤其在该半导体鳍片的该第一顶部表面上及各沟槽隔离区的该第二顶部表面上方，可形成硬掩膜层。在该硬掩膜层中可形成凸块开口，以使各凸块开口在沟槽隔离区上方对齐并使该沟槽隔离区的该第二顶部表面暴露于各凸块开口的底部。接着，可分别在该凸块开口中的该沟槽隔离区上形成隔离凸块。各隔离凸块具有第三顶部表面及第三相对侧壁。
在形成该隔离凸块以后，在各该隔离凸块的该第三相对侧壁上可形成侧间隙壁。例如，通过使用该硬掩膜层的材料可形成该侧间隙壁。具体地说，可执行干式蚀刻工艺以自水平表面移除该硬掩膜层的部分并保留垂直表面上的该硬掩膜层的部分完好，从而形成该侧间隙壁。应当注意，该硬掩膜层可由与该隔离凸块不同的材料制成，且可专门形成以使所得的侧间隙壁完全覆盖该隔离凸块的该第三相对侧壁。而且，各隔离凸块的宽度与各侧间隙壁的宽度的组合应当使该侧间隙壁的至少外部位于该半导体鳍片的该第一顶部表面上方并与其紧邻。
在该隔离凸块上形成该侧间隙壁以后，可执行蚀刻工艺以暴露该半导体鳍片的该第一相对侧壁并凹入各该隔离凸块的该第三顶部表面。在此蚀刻工艺期间，该侧间隙壁防止横向蚀刻该隔离凸块，以控制该隔离凸块的最终形状。
各该方法实施例还可包括使用该半导体鳍片的主动装置区形成FINFET的额外工艺步骤。具体地说，为形成FINFET，在各隔离凸块上及在邻近沟道区的各主动装置区上可形成栅极结构。在该栅极结构上可形成额外侧间隙壁。
在形成该栅极结构及额外侧间隙壁以后，在各主动装置区中可形成源/漏凹槽，以使沟道区横向位于一对源/漏凹槽之间。在用以形成该源/漏凹槽的蚀刻工艺期间，位于各隔离凸块上的该侧间隙壁保护与各沟槽隔离区的该第二相对侧壁相邻的该半导体鳍片的区域。因此，该源/漏凹槽将与该沟槽隔离区物理隔开，且在各源/漏凹槽内，半导体表面将暴露于邻近沟道区的该源/漏凹槽的第一侧、邻近沟槽隔离区的该源/漏凹槽的第二侧以及该源/漏凹槽的底部。接着，在各源/漏凹槽内的该半导体表面上可外延沉积半导体层，从而形成各具有第四顶部表面的源/漏区。由于该源/漏凹槽的相对侧及底部包括半导体表面，因此将最大限度地降低各源/漏区的该第四顶部表面相对该半导体鳍片的该第一顶部表面的角度并且也将最大限度地降低后续形成的源/漏接触不触及该源/漏区的风险(也就是，也将最大限度地降低未着陆源/漏接触的风险)。
此外，本文中揭示一种半导体结构，其依据上述方法形成以具有一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。
具体地说，该半导体结构可包括半导体鳍片。该半导体鳍片可具有第一顶部表面及第一相对侧壁并可包括主动装置区。
该半导体结构还可包括位于该半导体鳍片中横向邻近该主动装置区的至少一个沟槽隔离区(例如，SDB型隔离区)。例如，各主动装置区可横向位于一对相邻沟槽隔离区之间。各沟槽隔离区可具有第二顶部表面及第二相对侧壁。
该半导体结构还可包括分别位于该沟槽隔离区的该第二顶部表面上的隔离凸块。该隔离凸块可各具有第三顶部表面及第三相对侧壁。在各隔离凸块的该第三相对侧壁上可形成侧间隙壁。该侧间隙壁可由与该隔离凸块不同的材料制成且各侧间隙壁的至少外部可位于该半导体鳍片的该第一顶部表面上方并与其紧邻。
该半导体结构还可包括至少一个晶体管，尤其FINFET。各FINFET可包括位于主动装置区内并横向位于源/漏区之间的沟道区。该源/漏区可包括源/漏凹槽，其位于该半导体鳍片内，用半导体层填充，且具有第四顶部表面。该源/漏区的至少其中之一可横向位于该沟道区与沟槽隔离区之间，以具有与该沟道区相邻的第一侧以及相对该第一侧但与该沟槽隔离区物理隔开的第二侧。
如上所述，在工艺期间，位于该隔离凸块上的该侧间隙壁保护与该沟槽隔离区紧邻的该半导体鳍片的区域，以确保半导体表面暴露于该源/漏凹槽的该相对侧及底部上。由于该源/漏凹槽的该相对侧及底部包括半导体表面(其上外延沉积该源/漏区的该半导体层)，因此将最大限度地降低各源/漏区的该第四顶部表面相对该半导体鳍片的该第一顶部表面的角度并将降低该源/漏接触不触及该源/漏区的风险(也就是，也将降低未着陆源/漏接触的风险)。
附图说明
通过参照附图自下面的详细说明将更好地理解本发明，该些附图并不一定按比例绘制，且其中：
图1A是说明利用传统的鳍式场效应晶体管(FINFET)工艺技术邻近单扩散中断(SDB)形成源/漏区的剖视图；
图1B是说明在图1A的源/漏区上所形成的接触中的可能缺陷的剖视图；
图2A是说明利用替代FINFET工艺技术邻近单扩散中断(SDB)形成源/漏区的剖视图；
图2B是说明在图2A的源/漏区上所形成的接触中的可能缺陷的剖视图；
图3是说明一种形成半导体结构的方法的流程图，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区；
图4A至4B显示依据图3的方法所形成的部分完成结构的不同剖视图；
图5A至5C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图6A至6C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图7A至7C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图8A至8C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图9A至9C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图10A至10C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图11显示依据图3的方法所形成的部分完成结构的剖视图；
图12A至12C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图13A至13C显示依据图3的方法所形成的部分完成结构的不同剖视图；
图14至20显示依据图3的方法相应形成的部分完成结构的剖视图；以及
图21A至21C显示依据图3的方法所形成的部分完成结构的不同剖视图。
具体实施方式
如上所述，随着鳍式场效应晶体管(FINFET)尺寸不断减小及FINFET密度不断增加，可能难以在没有影响鲁棒性的情况下形成FINFET。
例如，请参照图1A至1B，在传统的单扩散中断(SDB)FINFET工艺中，在衬底上形成较长的半导体鳍片10。随后，移除或切割该半导体鳍片的部分(例如，通过使用传统的光刻图案化及蚀刻工艺)，以在该半导体鳍片10内形成沟槽。接着，用隔离材料填充该些沟槽，以形成沟槽隔离区15(被称为单扩散中断(SDB))。沟槽隔离区15在半导体鳍片10内定义一个或多个主动装置区11。接着，执行额外的工艺以利用该一个或多个主动装置区11形成一个或多个FINFET。这些额外工艺常常包括形成外延源/漏区13。也就是说，在沟道区12的相对侧上的各主动装置区11内形成源/漏凹槽。随后，在各该源/漏凹槽内生长用于外延源/漏区13的外延半导体材料。不过，如果源/漏凹槽紧邻相邻的隔离区15形成，则在该源/漏凹槽内生长该外延半导体材料的暴露表面将包括半导体鳍片10的半导体表面以及相邻隔离区15的隔离表面。在此情况下，位于外延源/漏区13的顶部表面16的一端的刻面角14将靠近隔离区15位于该凹槽内的深处(例如，邻近该凹槽的底部)，因此，外延源/漏区13的顶部表面16相对半导体鳍片10的顶部表面17成角显著。遗憾的是，当外延源/漏区13的顶部表面16的角度5较大时，后续形成的源/漏接触18在此顶部表面上着陆可能是困难的，且可导致在接触18与源/漏区13之间形成空隙19，从而可导致有缺陷的装置(见图1B)。
请参照图2A至2B，为最大限度地降低未着陆源/漏接触的风险(如上所述)，在隔离区15上方可形成二氧化硅凸块20。这些二氧化硅凸块20可比隔离区15宽，从而各二氧化硅凸块20的外边缘将横向延伸超出下方该隔离区的侧壁。如此，当蚀刻该源/漏凹槽时，与隔离区15的侧壁相邻的半导体材料被保护。因此，在各源/漏凹槽内生长该外延半导体材料的暴露表面将包括位于该凹槽的相对侧及底部上的半导体表面。在此情况下，靠近隔离区15位于外延源/漏区13的顶部表面16的端部的刻面角14将更靠近该凹槽的顶部，因此，外延源/漏区13的顶部表面16相对半导体鳍片10的顶部表面17将成角较小，从而最大限度地降低在源/漏接触与下方源/漏区13之间产生空隙19(也就是，从而最大限度地降低未着陆接触的风险)(见图2B)。遗憾的是，二氧化硅凸块20的存在减小位于各源/漏区的顶部表面的各接触区域的尺寸，从而因叠置误差而增加缺陷风险。而且，尽管已开发工艺技术以在栅极结构形成之前暴露半导体鳍片的侧壁且基本同时减小二氧化硅凸块20的尺寸，从而增加接触区域的尺寸，但这些工艺技术对该二氧化硅凸块的最终形状几乎没有控制。具体地说，这些工艺技术使用垂直与横向蚀刻两者的组合，其可导致二氧化硅凸块具有显著弯曲的侧壁及较小的栅极着陆区域。该弯曲侧壁及较小栅极着陆区域可导致可能影响装置鲁棒性的所有各种状况，包括例如着陆于该二氧化硅凸块的部分上的功能栅极，着陆于该二氧化硅凸块及相邻的源/漏区上的非功能栅极，以及该半导体鳍片的顶部表面中的过大凹坑。
鉴于上述，本文中揭示一种形成半导体结构的方法，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以为该FINFET提供隔离。在该方法中，在半导体鳍片内可形成一个或多个沟槽隔离区(例如，SDB)；在各沟槽隔离区上方可形成隔离凸块(例如，二氧化硅凸块)；以及在各隔离凸块上可形成侧间隙壁。在用以降低该隔离凸块的高度并自该半导体鳍片的侧壁移除隔离材料的后续蚀刻工艺期间，该侧间隙壁防止该隔离凸块的任意横向蚀刻，以控制该隔离凸块的最终形状。而且，在用以在该半导体鳍片中形成源/漏凹槽的后续蚀刻工艺期间，该侧间隙壁保护与各沟槽隔离区相邻的该半导体材料。因此，各源/漏凹槽将具有包括半导体表面的相对侧及底部并将最大限度地降低后续形成于该源/漏凹槽内的外延源/漏区的顶部表面相对该半导体鳍片的顶部表面的角度。如此，将降低后续形成的源/漏接触不触及该源/漏区的风险(也就是，也将降低未着陆源/漏接触的风险)。本文中还揭示一种依据该方法形成的半导体结构。
尤其，请参照图3的流程图，本文中揭示一种形成半导体结构的方法，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)以及一个或多个单扩散中断(SDB)型隔离区，以定义该FINFET的主动区并为该FINFET提供隔离。
该方法可包括提供半导体晶圆。该半导体晶圆可为块体半导体晶圆。或者，该半导体晶圆可为例如绝缘体上半导体晶圆(例如，绝缘体上硅(silicon-on-insulator；SOI)晶圆或任意其它合适的绝缘体上半导体晶圆)(未显示)。此类绝缘体上半导体晶圆可包括衬底(例如，硅衬底或任意其它合适的衬底，包括但不限于石英玻璃衬底或碳化硅(SiC)衬底)、位于该衬底上的绝缘体层(例如，埋置氧化物(buried oxide；BOX)层或其它合适的绝缘体层)以及位于该绝缘体层上的半导体层。在任何情况下，该块体半导体晶圆或该绝缘体上半导体晶圆的该半导体层(如适用)可由第一半导体材料(例如，硅或某些其它合适的单晶半导体材料)制成。
该方法还可包括在该半导体晶圆上形成至少一个半导体鳍片410(见图4A至4B)。为此揭示的目的，半导体鳍片是指较高且薄的、狭长的半导体本体，其基本呈矩形。通过使用例如传统的光刻图案化技术或侧壁图像转移(sidewall image transfer；STI)技术，半导体鳍片410可自块体半导体晶圆402的上部形成，如图所示(或者自绝缘体上半导体晶圆的半导体层形成)。如此，半导体鳍片410将由该第一半导体材料(例如，硅或某些其它合适的单晶半导体材料)制成。在任何情况下，半导体鳍片410可具有第一顶部表面481、第一相对侧壁482以及高度499。应当注意，在形成之前或之后，半导体鳍片410可经掺杂，从而沟道区(其将位于半导体鳍片410内)具有处于较低导电水平的合适类型的导电性。例如，对于P型FINFET，半导体鳍片410可具有N导电性；而对于N型FINFET，半导体鳍片410可具有P导电性。或者，半导体鳍片410可为未掺杂。为说明目的，显示单个半导体鳍片410。不过，应当说明，该半导体结构可形成有多个基本平行的半导体鳍片。
在该部分完成结构上方可沉积第一隔离层441，且可执行抛光工艺(例如，化学机械抛光(chemical mechanical polishing；CMP)工艺)以暴露半导体鳍片410的第一顶部表面481(见图4B)。
因此，第一隔离层441将邻近半导体鳍片410的第一相对侧壁482形成(以及，如适用，将填充相邻半导体鳍片之间的空间)。第一隔离层441可为例如二氧化硅层。或者，第一隔离层441可包括一个或多个任意合适的隔离材料层(例如，二氧化硅、碳氧化硅等)。
随后，在半导体鳍片410中可形成一个或多个沟槽450(见图5A至5C)。具体地说，可执行传统的光刻图案化及选择性蚀刻工艺，以形成一个或多个沟槽450。例如，在半导体鳍片410中可形成单个沟槽450，以横向邻近鳍式场效应晶体管(FINFET)的至少一个主动装置区411设置。或者，在半导体鳍片410中可形成一对或多对相邻沟槽450，以定义相应FINFET的主动装置区411的边界(如图所示)。在任何情况下，各沟槽450可具有自半导体鳍片410的第一顶部表面481所测量的第一深度498，以及沿垂直于半导体鳍片410的宽度的方向在半导体鳍片410的第一顶部表面481所测量的第一宽度497(见图5A)。第一深度498可等于或小于半导体鳍片410的高度499。此外，各沟槽450可横穿半导体鳍片410的整个宽度至半导体鳍片410的第一相对侧壁482上的第一隔离层441(见图5C)。
接着，在沟槽450中可形成一个或多个沟槽隔离区415(310，见图6A至6C)。具体地说，可沉积第二隔离层442以填充沟槽450。第二隔离层442可为例如二氧化硅层。或者，第二隔离层442可包括一个或多个任意合适的隔离材料层(例如，二氧化硅、碳氧化硅等)。第二隔离层442可由与第一隔离层441相同的隔离材料制成。或者，第二隔离层442可由与第一隔离层441不同的隔离材料制成。
或者，替代执行分离的图案化及蚀刻工艺来形成半导体鳍片410及沟槽450(如上所述及图4A至4B及5A至5C中所示)，可形成半导体鳍片410及沟槽450的掩膜图案且可在工艺中蚀刻块体半导体晶圆402的上部(或绝缘体上半导体晶圆的半导体层)，以基本同时形成半导体鳍片410及位于该半导体鳍片中并贯穿半导体鳍片410的整个宽度的一个或多个沟槽450(见图7A至7C)。在此情况下，在工艺310，沉积第一隔离层441，以使其横向邻近并覆盖半导体鳍片410的第一相对侧壁482(以及，如适用，将填充相邻半导体鳍片之间的空间)设置并且还填充一个或多个沟槽450，从而形成一个或多个沟槽隔离区415。如上所述，第一隔离层441可包括一个或多个任意合适的隔离材料层(例如，二氧化硅、碳氧化硅等)。
接着，可执行抛光工艺(例如，CMP工艺)，以暴露半导体鳍片410的第一顶部表面481并完成沟槽隔离区415。如此，各沟槽隔离区415将具有第二顶部表面483(其与半导体鳍片410的第一顶部表面481大致齐平)，且还将具有位于半导体鳍片410内的第二相对侧壁484。
为说明目的，下面就图8A至8C中所示的部分完成结构说明并在附图中显示其余工艺步骤。
随后，硬掩膜层可形成于该部分完成结构上方，尤其在位于该半导体鳍片的第一相对侧壁上的第一隔离层441上并进一步横向延伸于半导体鳍片410的第一顶部表面481上方以及各沟槽隔离区415的第二顶部表面483上方(312)。该硬掩膜层可为例如氮化硅硬掩膜层。或者，该硬掩膜层可由不同于用于第一隔离层441以及后续沉积的额外隔离层443(在下面的工艺318详细讨论)的任意其它合适的硬掩膜材料制成。
接着，分别在一个或多个沟槽隔离区415上方的该硬掩膜层中可形成一个或多个凸块开口451(314，见图9A至9C)。具体地说，可执行光刻图案化及蚀刻工艺，以形成凸块开口451。各凸块开口451可基本垂直延伸穿过该硬掩膜层至下方的沟槽隔离区415，从而在各凸块开口451内，沟槽隔离区415的第二顶部表面483暴露于凸块开口451的底部(见图9A及9C)。凸块开口451及下方的沟槽隔离区415可大致垂直对齐并且可具有大致相等的宽度，如图所示。或者，凸块开口451的宽度可略大于或略小于下方沟槽隔离区415的宽度。此外，各凸块开口451可邻近至少一个掩膜区430(也就是，该掩膜层的剩余部分)，该掩膜区在半导体鳍片410内的主动装置区411上方对齐且横向延伸超出半导体鳍片410的第一相对侧壁482至相邻的第一隔离层441上(见图9A及9B)。应当注意，用以形成凸块开口451的该蚀刻可停止于沟槽隔离区415的第二顶部表面483上，该第二顶部表面基本与半导体鳍片410的第一顶部表面481共面(如图所示)。或者，可略微回蚀刻第二顶部表面483。
接着，可沉积额外的隔离层443以填充一个或多个凸块开口451，从而分别在一个或多个沟槽隔离区415上形成一个或多个隔离凸块425(316，见图10A至10C)。额外隔离层443可为例如二氧化硅层，从而该隔离凸块为二氧化硅凸块。或者，额外隔离层443可包括一个或多个任意合适的隔离材料层(例如，二氧化硅、碳氧化硅等)。在任何情况下，额外隔离层443可由与第一隔离层441相同的隔离材料制成，或者可由不同的隔离材料制成。应当注意，如果额外隔离层443的隔离材料不同于第一隔离层441的隔离材料，则它必须经预先选择以具有特定的蚀刻属性(见下面关于工艺320所述)。接着，可执行抛光工艺(例如，CMP工艺)，以自掩膜区430的顶部上方移除额外隔离层443，从而各隔离凸块425具有第三顶部表面485(其与掩膜区430的顶部大致齐平)以及第三相对侧壁486。
分别在沟槽隔离区415上方形成隔离凸块425以后，在各隔离凸块425的第三相对侧壁486上可形成侧间隙壁426(318，见图11)。例如，利用该硬掩膜层作为间隙壁层可形成侧间隙壁426。具体地说，可执行干式蚀刻工艺，以自隔离凸块425及半导体鳍片410的水平表面移除该硬掩膜层的部分(也就是，掩膜区430的部分)，从而该硬掩膜层的仅存部分(也就是，掩膜区430的仅存部分)横向邻近该隔离凸块的垂直表面设置，以形成侧间隙壁426。或者，为制造侧间隙壁426，可完全移除(也就是，剥离)该硬掩膜层的剩余部分，尤其掩膜区430(例如，通过使用选择性湿式蚀刻工艺)。接着，可使用传统的侧间隙壁形成技术。也就是说，在该部分完成结构上方可沉积共形介电间隙壁层并可执行非等向性蚀刻工艺，以自隔离凸块425及半导体鳍片410的水平表面移除该共形介电间隙壁层的部分，从而该共形间隙壁层的仅存部分横向邻近该隔离凸块的垂直表面设置，以形成侧间隙壁426。
在工艺318无论是使用该硬掩膜层还是共形介电间隙壁层来形成侧间隙壁426，侧间隙壁426的材料都应当是与用于至少第一隔离层441及额外隔离层443的隔离材料不同的介电材料。而且，给定隔离凸块425的宽度496与其上的侧间隙壁426的宽度495的组合应当使侧间隙壁426的至少外部位于半导体鳍片410的第一顶部表面481上方并与其紧邻(也就是，使侧间隙壁426的至少外部横向延伸超出下方沟槽隔离区415的第二相对侧壁484一定距离)。
随后，可执行蚀刻工艺以暴露半导体鳍片410的第一相对侧壁482并基本同时凹入各隔离凸块425的第三顶部表面485(320，见图12A至12C)。具体地说，该蚀刻工艺可经执行以选择性蚀刻位于半导体鳍片410的半导体材料上方以及侧间隙壁426的介电材料上方的第一隔离层441及隔离凸块425的隔离材料，从而暴露位于各主动装置区411的半导体鳍片410的第一相对侧壁482并且还凹入各隔离凸块425的第三顶部表面485。在工艺320可独立及/或组合使用一种或多种蚀刻技术。例如，如果第一隔离层441及额外隔离层443由二氧化硅制成，可执行径向线缝隙天线(radial line slot antenna；RLSA)等离子体蚀刻技术，接着执行化学氧化物移除(chemical oxide removal；COR)技术以及/或者SiconiTM干化学蚀刻技术。在任何情况下，在工艺320期间不蚀刻侧间隙壁426(其由与第一隔离层441及额外隔离层443不同的材料制成)，从而各隔离凸块425的高度将小于相邻侧间隙壁426的高度。而且，这些侧间隙壁426防止横向蚀刻隔离凸块425(也就是，防止回蚀刻第三相对侧壁486)。通过防止蚀刻侧间隙壁486及横向蚀刻隔离凸块425，该方法控制各隔离凸块425的最终形状并进一步控制侧间隙壁426的外边缘横向延伸超出下方沟槽隔离区415的第二相对侧壁484并延伸至半导体鳍片410的第一顶部表面481上的预定距离。
接着，可使用各主动装置区411来形成相应的FINFET(322)。
为在工艺322形成该FINFET，在该部分完成结构上可形成栅极结构(324，见图13A至13C)。在工艺324所形成的栅极结构可包括位于各沟道区412的半导体鳍片410的第一顶部表面481及第一相对侧壁482上的栅极结构460(例如，基本位于一对相邻沟槽隔离区415的中心)以及位于各隔离凸块425的第三顶部表面485上的栅极结构460’。
在工艺324所形成的栅极结构460/460’可为牺牲栅极结构，将其用作后续替代金属栅极(replacement metal gate；RMG)工艺的占位体(下面在工艺334详细讨论)。为形成牺牲栅极结构，在该部分完成结构上可形成牺牲栅极堆叠。在一个示例实施例中，该牺牲栅极堆叠可包括：薄牺牲氧化物层；位于该牺牲氧化物层上的牺牲多晶硅层、牺牲非晶硅层或某些其它合适的牺牲材料的牺牲层；以及牺牲栅极覆盖层，例如牺牲氮化硅栅极覆盖层。接着，可执行光刻图案化及蚀刻工艺，以自此牺牲栅极堆叠形成牺牲栅极461，其各具有牺牲栅极覆盖463(如图所示)。
或者，在工艺324所形成的栅极结构460/460’可为传统的先栅极栅极结构。为形成先栅极栅极结构，在该部分完成结构上可形成先栅极栅极堆叠。在一个示例实施例中，该先栅极栅极堆叠可包括：栅极介电层，例如二氧化硅栅极介电层；位于该栅极介电层上的栅极导体层，例如多晶硅栅极导体层；以及位于该栅极导体层上的栅极覆盖层，例如氮化硅栅极覆盖层。接着，可执行光刻图案化及蚀刻工艺，以自此栅极堆叠形成先栅极栅极，其各具有栅极覆盖。
在任何情况下，在栅极结构460/460’的侧壁上可形成额外侧间隙壁464，尤其栅极侧间隙壁(326，见图14)。为形成额外侧间隙壁464，在该部分完成结构上方可沉积较薄的共形介电间隙壁层(例如，较薄的共形氮化硅间隙壁层)。接着，可执行非等向性蚀刻工艺，以自水平表面移除该共形介电间隙壁层，从而在栅极结构460/460’的基本垂直表面上形成额外侧间隙壁464。如果各隔离凸块425上的侧间隙壁426及栅极结构460/460’上的额外侧间隙壁464由相同的介电材料(例如，氮化硅)制成，则当蚀刻额外侧间隙壁464的该介电间隙壁层时，也将降低侧间隙壁426的高度(如图所示)。
接着，在栅极结构460的相对侧上的半导体鳍片410的主动装置区411中可形成FINFET的源/漏凹槽480(328，见图15)。为形成源/漏凹槽480，可使用选择非等向性蚀刻工艺来相对侧间隙壁426、464及栅极覆盖463的材料选择性蚀刻半导体鳍片410的暴露材料。由于侧间隙壁426横向延伸超出沟槽隔离区415的第二相对侧壁484并延伸至半导体鳍片410的第一顶部表面481上的距离，侧间隙壁426保护与各沟槽隔离区415的第二相对侧壁484相邻的半导体鳍片410的区域。如此，各源/漏凹槽480将具有邻近沟道区412的第一侧488、邻近沟槽隔离区415但与其物理隔开的相对第一侧488的第二侧489，以及底部487。各源/漏凹槽480的底部487可处于第二深度494，该第二深度小于针对沟槽隔离区415所形成的沟槽的第一深度498。
接着，在源/漏凹槽480内可形成源/漏区413(330，见图16)。例如，通过在源/漏凹槽480中外延沉积半导体层可形成源/漏区413。该半导体层可经原位掺杂，以具有处于较高导电水平的合适类型的导电性。例如，对于P型FINFET，该半导体层可经P型掺杂物原位掺杂，以具有P+导电性；而对于N型FINFET，该半导体层可经N型掺杂物原位掺杂，以具有N+导电性。该半导体层可由与形成半导体鳍片410所使用的材料相同的第一半导体材料(例如，硅)制成。或者，该半导体层可由不同于该第一半导体材料的第二半导体材料制成。所使用的第二半导体材料类型可经预先选择以增强FINFET性能并且可依据正在形成的该FINFET是P型FINFET还是N型FINFET而变化。例如，对于P型FINFET，该半导体层可为硅锗(SiGe)层，其将增强该P型FINFET的沟道区内的多数载流子迁移率，从而增强性能。对于N型FINFET，该半导体层可为碳化硅(SiC)层，其将增强该N型FINFET的沟道区内的多数载流子迁移率，从而增强性能。
在任何情况下，由于各源/漏凹槽480与相邻沟槽隔离区415物理隔开，半导体表面将不仅暴露于邻近沟道区412的第一侧488及底部487，而且暴露于第二侧489(也就是，邻近沟槽隔离区415)。因此，当在源/漏凹槽480中外延沉积半导体层以形成源/漏区413时，该半导体层将生长于该凹槽的底部487上以及两侧488至489上。如此，各源/漏区413将具有第四顶部表面490且该第四顶部表面490相对半导体鳍片410的第一顶部表面481的角度将被最大限度地降低。例如，各源/漏区413的第四顶部表面490可大致平行于并齐平或高于半导体鳍片410的第一顶部表面481。
在形成源/漏区413之后，可接着执行额外工艺，以完成半导体结构400(332至338)。
例如，在该部分完成结构上方可沉积覆被层间介电(interlayer dielectric；ILD)层444(332，见图17)。ILD层444可为例如氧化硅层或一个或多个任意合适的ILD材料层(例如，二氧化硅、氮化硅、硼磷硅酸盐玻璃(BPSG)、四乙基正硅酸盐(TEOS)、氟化四乙基正硅酸盐(FTEOS)等)。
此外，与先栅极栅极结构相反，如果在工艺324所形成的栅极结构460/460’是牺牲栅极结构，则可执行抛光工艺(例如，CMP工艺)，以自各栅极结构460/460’暴露牺牲栅极461的顶部(也就是，以移除牺牲栅极覆盖463)。接着，可选择性移除牺牲栅极461，以形成栅极开口465/465’(见图16)并可用替代金属栅极(RMG)470/470’填充栅极开口465/465’(334，见图18)。
在一个示例实施例中，用RMG替代该牺牲栅极可执行如下。可相对半导体鳍片410的半导体材料以及相对额外侧间隙壁464及ILD层444的相邻介电材料选择性蚀刻牺牲栅极461的牺牲材料，从而在各沟道区412及各隔离凸块425上方的ILD层444中形成栅极开口465及465’。应当注意，由于各牺牲栅极结构460邻近沟道区412处的半导体鳍片410的第一顶部表面481及第一相对侧壁482形成，因此相应的栅极开口465将暴露沟道区412处的半导体鳍片410的第一顶部表面481及第一相对侧壁482。在任何情况下，各栅极开口465/465’将具有用额外侧间隙壁464加衬的侧壁。接着，在该栅极开口中可形成替代金属栅极(RMG)。该RMG可包括位于邻近沟道区412处的半导体鳍片410的第一顶部表面481及第一相对侧壁482的栅极开口465中的用于FINFET 401的功能RMG 470以及位于隔离凸块425上方的非功能RMG470’(见图19)。用以形成RMG的示例技术包括共形沉积栅极介电层471以加衬栅极开口465/465’，以及接着在栅极介电层471上沉积栅极导体层堆叠472，以填充该栅极开口。栅极导体层堆叠472可包括例如至少一个共形功函数金属层以及位于该共形功函数金属层上的导电填充材料层。
在RMG中，共形栅极介电层471可为二氧化硅栅极介电层。作为替代且较佳地，共形栅极介电层471可为高K栅极介电层。该高K栅极介电层可为例如介电常数大于二氧化硅的介电常数(也就是，大于3.9)的介电材料。示例高K介电材料包括但不限于铪(Hf)基介电质(例如，氧化铪、氧化硅铪、氮氧化硅铪、氧化铝铪等)或其它合适的高k介电质(例如，氧化铝、氧化钽、氧化锆等)。该共形功函数金属可包括金属材料或金属合金材料，其经预先选择以在给定该FET的导电类型的情况下获得最佳栅极导体功函数。例如，NFET的最佳栅极导体功函数将例如在3.9eV与约4.2eV之间。具有在此范围内的功函数的示例金属(及金属合金)包括但不限于铪、锆、钛、钽、铝，及其合金，例如碳化铪、碳化锆、碳化钛、碳化钽，以及碳化铝。PFET的最佳栅极导体功函数将例如在约4.9eV与约5.2eV之间。具有在此范围内的功函数的示例金属(以及金属合金)包括但不限于钌、钯、铂，钴，以及镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)以及金属氮化物(例如，钛氮化物、钛硅氮化物、钽硅氮化物、钛铝氮化物、钽铝氮化物等)。该导电填充材料层可为金属或金属合金覆被层，例如钨、钨合金(例如，硅化钨或钛钨)、钴、铝或任意其它合适的金属或金属合金。在任何情况下，在沉积该RMG材料以填充栅极开口465/465’以后，可执行抛光工艺(例如，CMP工艺)，以自ILD层444的顶部表面上方移除该RMG材料。接着，可回蚀刻(也就是，凹入)该栅极开口内的该RMG材料。在回蚀刻该RMG材料以后，可沉积并抛光(例如，通过CMP)介电覆盖层(例如，氮化硅覆盖层)，以形成RMG 470/470’的介电覆盖473。应当理解，用以形成该RMG的上述技术仅是出于说明目的提供，并非意图为限制性的。作为替代，可使用任意其它合适的技术来形成RMG。
接着，可执行光刻图案化及蚀刻工艺，以形成接触开口478，其基本垂直延伸穿过ILD层444至源/漏区413的第四顶部表面490(336，见图20)。接着，在接触开口478中可形成源/漏接触418(在现有技术中也被称为金属塞)(338，见图21A至21C)。为形成这些源/漏接触418，可例如可选地沉积一个或多个共形层例如共形黏着层(例如，钛黏着层或其它合适的黏着层)以及/或者共形阻挡层(例如，氮化钛阻挡层或其它合适的阻挡层)以加衬该接触开口，接着沉积导体，尤其金属或金属合金(例如，钨、钴、铝或任意其它合适的金属塞材料)以填充该接触开口内的剩余空间。在任何情况下，由于最大限度地降低各源/漏区413的第四顶部表面490相对半导体鳍片410的第一顶部表面481的角度(如上面在工艺330所述)，因此降低在工艺336接触开口478不触及源/漏区413的风险。因此，降低任意未着陆接触的风险。也就是说，降低在工艺338所形成的任意给定源/漏接触418与下方源/漏区413之间存在缺陷尤其空隙的风险。
请参照图21A至21C，本文中还揭示半导体结构400的实施例，该半导体结构包括一个或多个鳍式场效应晶体管(FINFET)401以及为该FINFET提供隔离的一个或多个单扩散中断(SDB)型隔离区。
半导体结构400可包括位于半导体衬底上的半导体鳍片410。例如，半导体鳍片410可自块体半导体晶圆402的上部形成，如图所示。或者，半导体鳍片410可自绝缘体上半导体晶圆(例如，绝缘体上硅(SOI)晶圆或任意其它合适的绝缘体上半导体晶圆)的半导体层形成。在任何情况下，该半导体鳍片可由第一半导体材料制成(例如，硅或某些其它合适的单晶半导体材料)。出于本发明的目的，半导体鳍片是指较高且薄的、狭长的半导体本体，其基本呈矩形。在任何情况下，半导体鳍片410可具有第一顶部表面481及第一相对侧壁482。
半导体结构400还可包括与半导体鳍片410的第一相对侧壁482相邻的第一隔离层441。第一隔离层441可为例如二氧化硅层。或者，第一隔离层441可包括一个或多个任意合适的隔离层材料(例如，二氧化硅、碳氧化硅等)。
在半导体鳍片410内，半导体结构400还可包括分别用于一个或多个鳍式场效应晶体管(FINFET)的一个或多个主动装置区411，以及横向邻近各主动装置区411设置的至少一个沟槽隔离区415(例如，SDB型隔离区)。例如，各主动装置区411可横向位于一对相邻的沟槽隔离区415之间。各沟槽隔离区415可包括沟槽450，其基本垂直延伸至半导体鳍片410中至第一深度498，横穿半导体鳍片410的整个宽度，并由与半导体鳍片410的第一相对侧壁482相邻的同一第一隔离层441填充。或者，如上面就该方法所述，各沟槽450可由第二隔离层442填充。在任何情况下，各沟槽450的第一深度498可等于或小于半导体鳍片410的高度499，且各沟槽隔离区415可具有第二顶部表面483(其与半导体鳍片410的第一顶部表面481大致齐平)以及位于半导体鳍片410内的第二相对侧壁484。应当注意，如图21B及21C中所示，第一隔离层441的顶部低于主动装置区411处的半导体鳍片410的第一顶部表面481的水平，但与沟槽隔离区415处的半导体鳍片410的第一顶部表面481齐平。
半导体结构400还可包括位于各沟槽隔离区415的第二顶部表面483上的隔离凸块425。各隔离凸块425及下方的沟槽隔离区415可大致垂直对齐且可具有大致相等的宽度(沿半导体鳍片410的长度方向测量)，如图21A中所示。或者，隔离凸块425的宽度可略大于或略小于下方沟槽隔离区415的宽度。各隔离凸块425还可横向延伸超出沟槽隔离区415及半导体鳍片410的第一相对侧壁，以位于第一隔离层441上方并与其紧邻。隔离凸块425可由额外隔离层443制成。额外隔离层443可为例如二氧化硅层，从而该隔离凸块为二氧化硅凸块。或者，额外隔离层443可包括一个或多个任意合适的隔离材料层(例如，二氧化硅、碳氧化硅等)。关于第一隔离层441、可选的第二隔离层442以及额外隔离层443的隔离材料的选择见上面有关该方法的详细讨论。在任何情况下，各隔离凸块425可具有第三顶部表面485及第三相对侧壁486。
半导体结构400还可包括位于各隔离凸块425的第三相对侧壁486上的侧间隙壁426。侧间隙壁426的材料可为与用于至少第一隔离层441及额外隔离层443的隔离材料不同的介电材料。例如，侧间隙壁426可为氮化硅侧间隙壁。而且，给定隔离凸块425的宽度496与其上各侧间隙壁426的宽度495的组合应当使侧间隙壁426的至少外部位于半导体鳍片410的第一顶部表面481上方并与其紧邻(也就是，使侧间隙壁426的至少外部横向延伸超出下方沟槽隔离区415的第二相对侧壁484一定距离)。
半导体结构400还可包括至少一个晶体管401，尤其至少一个FINFET。各FINFET401可包括源/漏区413；横向位于源/漏区413之间的沟道区412；以及邻近沟道区412处的半导体鳍片410的第一顶部表面481及第一相对侧壁482的栅极结构。
具体地说，沟道区412可位于半导体鳍片410中的相应主动装置区411内。主动装置区411或至少其中的沟道区412可具有处于较低导电水平的合适类型的导电性。例如，对于P型FINFET，沟道区412可经掺杂以具有N导电性；而对于N型FINFET，沟道区412可经掺杂以具有P导电性。或者，沟道区412可为未掺杂。
该栅极结构可为替代金属栅极(RMG)结构470，如图所示。或者，该栅极结构可为先栅极栅极结构。栅极侧间隙壁464(例如，氮化硅栅极侧间隙壁)可横向邻近各栅极结构设置。应当注意，给定如上详细所述的用以形成半导体结构400的方法，半导体结构400还将包括位于各隔离凸块425上方的具有栅极侧间隙壁464的非功能栅极结构(例如，非功能RMG470’)。
源/漏区413可位于栅极结构470的相对侧上。各源/漏区413可包括源/漏凹槽，其具有第一侧488、与第一侧488相对的第二侧489以及底部487。第一侧488可横向邻近沟道区412设置。第二侧489可横向邻近沟槽隔离区415并与其物理隔开设置。底部487可处于第二深度494，其高于用于沟槽隔离区415的沟槽的第一深度498。各源/漏区413还可包括位于该源/漏凹槽内的半导体层并可具有第四顶部表面490。
该半导体层可为外延半导体层，其经原位掺杂以具有处于较高的导电水平的适当类型的导电性。例如，对于P型FINFET，该额外半导体层可经P型掺杂物原位掺杂，以具有P+导电性；而对于N型FINFET，该额外半导体层可经N型掺杂物原位掺杂，以具有N+导电性。此外，该半导体层可由与半导体鳍片410所使用的材料相同的第一半导体材料制成(例如硅)。或者，该半导体层可由不同于该第一半导体材料的第二半导体材料制成。所使用的该第二半导体材料类型可经预先选择以增强FINFET性能并可依据正在形成的该FINFET是P型FINFET还是N型FINFET而变化。例如，对于P型FINFET，该额外半导体层可为硅锗(SiGe)层，其将增强该P型FINFET的沟道区内的多数载流子迁移率，从而增强性能。对于N型FINFET，该额外半导体层可为碳化硅(SiC)层，其将增强该N型FINFET的沟道区内的多数载流子迁移率，从而增强性能。
如上所述，在工艺期间，位于隔离凸块425上的侧间隙壁426保护与沟槽隔离区415紧邻的半导体鳍片410的区域，以确保半导体表面暴露于该源/漏凹槽的相对侧及底部上。由于该源/漏凹槽的该相对侧及底部包括半导体表面(其上外延沉积半导体层以形成源/漏区413)，因此将最大限度地降低各源/漏区413的第四顶部表面490相对半导体鳍片410的第一顶部表面481的角度。因此，例如，各源/漏区413的第四顶部表面490可大致平行并齐平或高于半导体鳍片410的第一顶部表面481。
半导体结构400还可包括位于各源/漏区413的第四顶部表面490上并横向包围栅极结构470/470’的覆被层间介电(ILD)层444。ILD层444可为例如氧化硅层或一个或多个任意合适的ILD材料层(例如，二氧化硅、氮化硅、硼磷硅酸盐玻璃(BPSG)、四乙基正硅酸盐(TEOS)、氟化四乙基正硅酸盐(FTEOS)等)。
半导体结构400还可包括源/漏接触418(在现有技术中也被称为金属塞)。具体地说，半导体结构400可包括基本垂直延伸穿过ILD层444至源/漏区413的第四顶部表面490的接触开口。位于该接触开口内的源/漏接触418可包括一个或多个共形层例如共形黏着层(例如，钛黏着层或其它合适的黏着层)以及/或者共形阻挡层(例如，氮化钛阻挡层或其它合适的阻挡层)，其加衬该接触开口。源/漏接触418还可包括导体，尤其金属或金属合金(例如，钨、钴、铝或任意其它合适的金属塞材料)，其填充该接触开口内的剩余空间。如上所述，由于形成该半导体结构的该方法确保降低各源/漏区413的第四顶部表面490相对半导体鳍片410的第一顶部表面481的角度，因此也降低任意未着陆接触的风险。也就是说，降低在任意给定的源/漏接触418与下方源/漏区413之间存在缺陷尤其空隙的风险。
在上述方法及半导体结构的实施例中，FINFET 401可为N型FINFET或P型FINFET。如所述的那样，对于N型FINFET，沟道区可具有P型导电性(或可为未掺杂)且源/漏区可具有N型导电性；而对于P型FINFET，沟道区可具有N型导电性(或可为未掺杂)且源/漏区可具有P型导电性。本领域的技术人员将意识到，可使用不同的掺杂物来获得不同的导电类型且该掺杂物可依据所使用的不同半导体材料而变化。例如，具有N型导电性的硅基半导体材料通常用N型掺杂物掺杂(例如，第V组掺杂物，如砷(As)、磷(P)或锑(Sb))，而具有P型导电性的硅基半导体材料通常用P型掺杂物掺杂(例如，第III组掺杂物，如硼(B)或铟(In))。或者，具有P型导电性的氮化镓(GaN)基半导体材料通常用镁(Mg)掺杂，而具有N型导电性的氮化镓(GaN)基半导体材料通常用硅(Si)掺杂。本领域的技术人员也将意识到，不同的导电水平将依赖于该掺杂物的相对浓度水平。
应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。另外，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时该些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边设置，一个元件横向紧邻另一个元件将直接在该另一个元件旁边设置，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种半导体结构，包括：
半导体鳍片，具有第一顶部表面并包括主动装置区；
隔离区，位于该半导体鳍片中，横向邻近该主动装置区，其中，该隔离区包括从该第一顶部表面延伸至该半导体鳍片的沟槽，且隔离材料完全地填充该沟槽，使该隔离区具有与该半导体鳍片的该第一顶部表面共面的第二顶部表面；
隔离凸块，位于该隔离区的该第二顶部表面上；
侧间隙壁，位于该隔离凸块的一侧上，其中，该侧间隙壁从该隔离凸块的该侧水平延伸至该半导体鳍片的该第一顶部表面上；以及
晶体管，包括位于该主动装置区内的沟道区；以及位于该沟道区与该隔离区之间的源/漏区，该源/漏区具有与该沟道区相邻的第一侧以及相对该第一侧并与该隔离区物理隔开的第二侧。
2.如权利要求1所述的半导体结构，其中，该侧间隙壁与该隔离凸块包括不同的材料。
3.如权利要求1所述的半导体结构，其中，该侧间隙壁包括氮化硅且该隔离凸块包括二氧化硅及碳氧化硅的任何一个。
4.如权利要求1所述的半导体结构，其中，该隔离凸块与该隔离区具有相等的宽度。
5.如权利要求1所述的半导体结构，其中，该隔离区与该隔离凸块包括不同的隔离材料。
6.如权利要求1所述的半导体结构，其中，该隔离区包括二氧化硅且该隔离凸块包括碳氧化硅。
7.如权利要求1所述的半导体结构，该源/漏区包括：
位于该主动装置区中的源/漏凹槽；以及
位于该源/漏凹槽中的外延半导体层。
8.如权利要求7所述的半导体结构，其中，该半导体鳍片与该外延半导体层包括不同的半导体材料。
9.如权利要求7所述的半导体结构，其中，该半导体鳍片包括硅且该外延半导体层包括硅锗。
10.一种半导体结构，包括：
半导体鳍片，具有第一顶部表面并包括主动装置区；
多个隔离区，位于该半导体鳍片中，横向邻近该主动装置区的相对侧，其中，各该多个隔离区包括从该第一顶部表面延伸至该半导体鳍片的沟槽，且隔离材料完全地填充该沟槽，使各该多个隔离区具有与该半导体鳍片的该第一顶部表面共面的第二顶部表面；
多个隔离凸块，其中，各该多个隔离凸块位于该多个隔离区的相应一者的该第二顶部表面上；
多个侧间隙壁，横向邻近该多个隔离凸块的相对侧，其中，该多个侧间隙壁从该多个隔离凸块的相对侧水平延伸至该半导体鳍片的该第一顶部表面上；以及
晶体管，包括：
源/漏区，位于该主动装置区内；及
沟道区，位于该主动装置区内并横向位于该源/漏区之间，以使各源/漏区具有与该沟道区相邻的第一侧以及相对该第一侧以与该隔离区的其中一个相邻但物理隔开的第二侧。
11.如权利要求10所述的半导体结构，其中，该侧间隙壁与该隔离凸块包括不同的材料。
12.如权利要求10所述的半导体结构，其中，该侧间隙壁包括氮化硅且该隔离凸块包括二氧化硅及碳氧化硅的任何一个。
13.如权利要求10所述的半导体结构，其中，该隔离凸块与该隔离区具有相等的宽度。
14.如权利要求10所述的半导体结构，其中，该隔离区与该隔离凸块包括不同的隔离材料。
15.如权利要求10所述的半导体结构，其中，该隔离区包括二氧化硅且该隔离凸块包括碳氧化硅。
16.如权利要求10所述的半导体结构，各源/漏区包括：
位于该主动装置区中的源/漏凹槽；以及
位于该源/漏凹槽中的外延半导体层。
17.如权利要求16所述的半导体结构，其中，该半导体鳍片与该外延半导体层包括不同的半导体材料。
18.如权利要求16所述的半导体结构，其中，该半导体鳍片包括硅且该外延半导体层包括硅锗。
19.一种半导体结构，包括：
半导体鳍片，具有第一顶部表面并包括主动装置区；
多个隔离区，位于该半导体鳍片中，横向邻近该主动装置区的相对侧，其中，各该多个隔离区包括从该第一顶部表面延伸至该半导体鳍片的沟槽，且隔离材料完全地填充该沟槽，使各该多个隔离区具有与该半导体鳍片的该第一顶部表面共面的第二顶部表面；
多个隔离凸块，其中，各该多个隔离凸块位于该多个隔离区的相应一者的该第二顶部表面上；
多个侧间隙壁，横向邻近该隔离凸块的相对侧，其中，该多个侧间隙壁从该多个隔离凸块的相对侧水平延伸至该半导体鳍片的该第一顶部表面上；以及
晶体管，包括：
源/漏区，位于该主动装置区内；及
沟道区，位于该主动装置区内并横向位于该源/漏区之间，以使各源/漏区具有第一侧以及相对该第一侧的第二侧，该第一侧与该沟道区相邻，该第二侧与该隔离区的其中一个相邻但物理隔开且在该侧间隙壁的其中一个下方。
20.如权利要求19所述的半导体结构，其中，该侧间隙壁包括氮化硅，该隔离区包括二氧化硅且该隔离凸块包括碳氧化硅。
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