TWI658595B - 半導體結構與其形成方法 - Google Patents
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Abstract
本發明之實施例是關於一種半導體結構，其包括半導體基板、位於上述半導體基板中之閘極溝槽、設置於閘極溝槽之側壁上之閘極介電層、位於閘極溝槽之下之閘極溝槽延伸部、設置於閘極溝槽延伸部中之絕緣柱、設置於閘極溝槽中及絕緣柱上之閘極電極、埋置於閘極溝槽兩側之半導體基板中之摻雜井區、設置於摻雜井區上之半導體基板中之源極區。
Description
本發明之實施例係有關於一種半導體結構，且特別有關於一種功率金氧半場效電晶體(Power MOSFET)之半導體結構。
半導體裝置已廣泛地使用於各種電子產品中，舉例而言，諸如個人電腦、手機、以及數位相機...等。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體基板材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。
其中，功率金氧半場效電晶體是一種可廣泛使用在類比電路以及數位電路的場效電晶體，其具有輸入端的功率散逸小、切換速度快等優點，因此在功率元件的發展上備受期待。
功率金氧半場效電晶體的崩潰電壓係為其重要參數之一，然而依照現有的技術，提高崩潰電壓通常會使得電晶體的導通電阻(on resistance)以及臨界電壓(threshold voltage)上升而不利於半導體元件之操作。因此，現今之功率金氧半場
效電晶體仍有許多問題亟需改善。
本發明之實施例提供一種半導體結構，其包括半導體基板、位於半導體基板中之閘極溝槽、設置於閘極溝槽之側壁上之閘極介電層、位於閘極溝槽之下之閘極溝槽延伸部、設置於閘極溝槽延伸部中之絕緣柱、設置於閘極溝槽中及絕緣柱上之閘極電極、埋置於閘極溝槽兩側之半導體基板中之摻雜井區、設置於摻雜井區上之半導體基板中之源極區。
本發明之實施例亦提供一種半導體結構之形成方法，其包括提供半導體基板、形成閘極溝槽於半導體基板中、形成閘極介電層於上述閘極溝槽之側壁上、凹蝕閘極溝槽以形成閘極溝槽延伸部於閘極溝槽之下、形成絕緣柱於閘極溝槽延伸部中、形成閘極電極於閘極溝槽中及絕緣柱之上、形成摻雜井區於閘極溝槽兩側之半導體基板中、形成源極區於摻雜井區上之半導體基板中。
100‧‧‧半導體基板
102‧‧‧磊晶區域
104‧‧‧閘極溝槽
106‧‧‧第一共形介電層
108‧‧‧第二共形介電層
108A、108B、108C‧‧‧第二共形介電層之部分
110‧‧‧閘極溝槽之延伸部
112‧‧‧絕緣柱
114‧‧‧閘極電極
116‧‧‧摻雜井區
118‧‧‧源極區
120‧‧‧絕緣層
122‧‧‧源極接觸
124‧‧‧汲極接觸
126‧‧‧半導體基板之一部分
128‧‧‧第一介電層
130‧‧‧第二介電層
200‧‧‧反向摻雜區
300‧‧‧降低表面電場摻雜區
10、20、30‧‧‧半導體結構
T‧‧‧厚度
以下將配合所附圖式詳述本發明之實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明之實施例的技術特徵。
第1A-1L圖為一系列剖面圖，用以說明本發明一些實施例之半導體結構的製造流程。
第2-3圖係為本發明一些其他實施例之半導體結構的剖面圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列以闡述本發明之實施例。當然這些實施例僅用以例示，且不該以此限定本發明之實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
本發明實施例之半導體結構，係於閘極溝槽下形成閘極溝槽延伸部，接著於閘極溝槽延伸部中形成絕緣柱，上述絕緣柱使得半導體結構可在維持較低之導通阻值及臨界電壓的同時提高其崩潰電壓。
第1A圖繪示出本實施例之起始步驟。首先，提供半導體基板100，其可包括磊晶區域102以及其下方之半導體基板100之一部分126。在一些實施例中，半導體基板100之部分126的摻雜濃度(例如：1E18-1E20cm-3)大於磊晶區域102之摻雜濃度(例如：1E15-1E17cm-3)。舉例而言，半導體基板100可包括矽。在一些其他的實施例中，半導體基板100可為其他元素半導體，例如：鍺；化合物半導體，例如：碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)；合金半導體，例如：矽
鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。半導體基板100可包括磊晶區域102，舉例而言，可使用氣相磊晶法(vapor phase epitaxy，簡稱VPE)、分子束磊晶法(molecular-beam epitaxy，簡稱MBE)、有機金屬氣相沉積法(metal organic chemical vapor deposition，簡稱MOCVD)、上述之組合或其他合適之方法形成磊晶區域102。舉例而言，半導體基板100可為N型基板或P型基板，為了方便起見，本實施例係以在N型半導體基板100中形成N型場效電晶體為例進行說明，但所屬領域具通常知識者應當了解，在一些本發明之其他實施例中，亦可在P型半導體基板中形成P型場效電晶體。
接著，仍如第1A圖所示，形成第一介電層128及第二介電層130於磊晶區域102之上。舉例而言，第一介電層128可包括氧化矽、其他適當之介電材料或上述之組合。可使用化學氣相沉積法(chemical vapor deposition；CVD)、熱氧化法、其他適當之方法或上述之組合形成第一介電層128。舉例而言，第二介電層130可包括氮化矽、其他適當之介電材料或上述之組合。在一些實施例中，可藉由低壓化學氣相沉積法(LPCVD)、電漿化學氣相沉積法(PECVD)、其他合適之方法或上述之組合形成第二介電層130。
在一些實施例中，第一介電層128可為由氧化物所形成之墊氧化物層(pad oxide layer)，而第二介電層130可為由氮化物所形成之墊氮化物層(pad nitride layer)。
接著，請參照第1B圖，形成閘極溝槽104於半導體基板100之磊晶區域102中。舉例而言，可先形成具有對應上述閘極溝槽104之開口圖案的圖案化光阻及/或圖案化硬罩幕(未繪示)於第一介電層128及第二介電層130上，然後以上述之圖案化光阻及/或圖案化硬罩幕作為蝕刻罩幕進行一或多個蝕刻製程，以於第二介電層130及第一介電層128中形成對應於上述閘極溝槽104之開口。接著，去除上述之圖案化光阻及/或圖案化硬罩幕，然後以第二介電層130及第一介電層128作為蝕刻罩幕進行蝕刻製程，以於磊晶區域102中形成閘極溝槽104。舉例而言，上述蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻或其組合，在一些使用乾式蝕刻之實施例中，有利於形成高深寬比之閘極溝槽104。
接著，請參照第1C圖，形成第一共形介電層106於閘極溝槽104之中且覆蓋閘極溝槽104之側壁及底部。舉例而言，第一共形介電層106可包括氧化矽、氮氧化矽、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧氮化鉿(HfON)、氧化鋯(ZrO2)，氧化鉭矽(tantalum silicon oxide；TaSiOx)、其他適當之材料或上述之組合。可使用原子層沉積技術(atomic-layer deposition；ALD)、分子束沉積技術(molecular beam deposition；MBD)、化學氣相沉積法(chemical vapor deposition；CVD)、熱氧化法、其他適當之方法或上述之組合形成第一共形介電層106。應注意的是，覆蓋閘極溝槽104側壁之第一共形介電層106於後續將充當為半導體結構之閘極介電層，其可依照場效電晶體所需之特性選擇一適當之厚度T(例
如：50-800Å)。
接著，仍如第1C圖所示，形成第二共形介電層108於第一共形介電層106之上，其可具有位於第二介電層130上之部分108A、位於閘極溝槽104之側壁上之部分108B以及位於閘極溝槽104之底部之部分108C。在一些實施例中，第二共形介電層108之厚度T’可為3至10μm。舉例而言，第二共形介電層108可包括氮化矽、氮氧化矽或其他適當之材料。在一些實施例中，可藉由低壓化學氣相沉積法(LPCVD)、電漿化學氣相沉積法(PECVD)、其他合適之方法或上述之組合形成第二共形介電層108。
接著，如第1D圖所示，進行蝕刻製程(例如：乾蝕刻製程)以移除第二共形介電層108之部分108A以及部分108C並露出覆蓋閘極溝槽104之底部的第一共形介電層106之一部分。如第1D圖所示，上述蝕刻製程實質上不移除或僅少量移除第二共形介電層108之部分108B，因此於上述蝕刻製程之後，閘極溝槽104之側壁上仍殘留有第二共形介電層108之部分108B。在一些實施例中，第二共形介電層108可包括不同於第一共形介電層106之材料(例如：第一共形介電層為氧化物而第二共形介電層為氮化物)，因此於後續之蝕刻步驟中，可使用殘留之第二共形介電層108之部分108B作為蝕刻罩幕蝕刻第一共形介電層106及半導體基板100以形成閘極溝槽延伸部110(如第1E圖所示)，於後文將詳細敘述。
接著，請參照第1E圖，凹蝕閘極溝槽104以形成閘極溝槽延伸部110於閘極溝槽104之下。承前述，在一些實施例
中，可使用殘留之第二共形介電層108之部分108B作為蝕刻罩幕進行一或多個蝕刻製程，以依序蝕刻位於閘極溝槽104底部的第一共形介電層106及半導體基板100之磊晶區域102而形成閘極溝槽延伸部110，因此不需要額外的光罩而可節省成本。舉例而言，上述蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻或其組合。在一些實施例中，如第1E圖所示，閘極溝槽之延伸部110之寬度小於閘極溝槽104之寬度。
接著，請參照第1F圖，形成絕緣柱112於閘極溝槽之延伸部110中。舉例而言，絕緣柱112可包括氧化物、氮化物、氮氧化物、其他適當之材料或上述之組合。在一些實施例中，進行局部氧化製程(Local Oxidation)以形成氧化物絕緣柱112於閘極溝槽之延伸部110中。舉例而言，在進行上述局部氧化製程時，可使用殘留之第二共形介電層108之部分108B作為氧化罩幕，以防止第一共形介電層106之厚度因氧化而產生實質上的改變而無法維持依照場效電晶體所需之特性所選擇之適當厚度。
接著，請參照第1G圖，進行蝕刻製程以移除第二介電層130、第二共形介電層108、第一介電層128以及閘極溝槽104外之第一共形介電層106。舉例而言，上述蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻或其組合。在一些實施例中，可以濕式蝕刻製程移除第二共形介電層108，並以乾式蝕刻製程移除第二介電層130、第一介電層128以及閘極溝槽104外之第一共形介電層106。在一些其他的實施例中，也可使用化學機械研磨製程(Chemical Mechanical Polishing，
CMP)，且在閘極溝槽104中可填入光阻等可移除之材料以保護閘極溝槽104中之第一共形介電層106以及閘極溝槽之延伸部110中之絕緣柱112。
接著，請參照第1H圖，形成閘極電極114於閘極溝槽104中。舉例而言，閘極電極114可包括多晶矽、金屬材料及/或其矽化物、其他適當之導電材料或上述之組合。在一些實施例中，可藉由化學氣相沉積法、濺鍍法(sputtering)、電鍍、電阻加熱蒸鍍法、電子束蒸鍍法(electron beam evaporation，EB)、或其他適合的沉積方式填入適當之導電材料於閘極溝槽104中以形成閘極電極114。另外，在沉積導電材料後，可視需求進行化學機械研磨製程或回蝕刻製程，以移除閘極溝槽104外之多餘的導電材料。
接著，如第1I圖所示，形成摻雜井區116於閘極溝槽104兩側之半導體基板100中。於本實施例中，後續所形成之半導體結構10係為N型場效電晶體，因此摻雜井區116可為P型摻雜區。舉例而言，可佈植硼離子、銦離子或二氟化硼離子(BF2 +)於閘極溝槽104兩側之半導體基板100中以形成摻雜濃度為1E15-1E18cm-3之P型摻雜井區116。在另一些實施例中，後續所形成之半導體結構係為P型場效電晶體，因此摻雜井區116可為N型摻雜區。舉例而言可佈植磷離子或砷離子於閘極溝槽104兩側之半導體基板100中以形成摻雜濃度為1E15-1E18cm-3之N型摻雜井區116。
接著，形成源極區118於摻雜井區116上之半導體基板100中以形成半導體結構10。於本實施例中，半導體結構
10係為N型場效電晶體，因此源極區118可為N型摻雜區。舉例而言，可佈植磷離子或砷離子於摻雜井區116上之半導體基板100中以形成摻雜濃度為1E19-1E21Ecm-3之N型源極區118。在另一些實施例中，所形成之半導體結構係為P型場效電晶體，因此源極區118可為P型摻雜區。舉例而言可佈植硼離子、銦離子或二氟化硼離子(BF2 +)於摻雜井區116上之半導體基板100中以形成摻雜濃度為1E19-1E21cm-3之P型源極區118。
如第1I圖所示，本發明實施例之半導體結構10包括形成於閘極電極114下方之絕緣柱112，而可在不影響其導通阻值及臨界電壓的情況下提高其崩潰電壓。
接著，如第1J圖所示，可視情況形成絕緣層120及源極接觸122於半導體基板100之上。在一些實施例中，源極接觸122可電性連接源極118及摻雜井區116而可避免寄生雙極性電晶體產生影響裝置性能之導通行為。舉例而言，源極接觸122可包括金屬材料(例如：鎢、鋁或銅)或其他適當之導電材料。
應注意的是，於絕緣柱112下之半導體基板100可充當半導體結構10之汲極區。另外，如第1J圖所示，亦可視情況形成汲極接觸124於半導體基板100之下。舉例而言，汲極接觸124可包括金屬材料(例如：鎢、鋁或銅)或其他適當之導電材料。
另外，雖然於本實施例中，絕緣柱112係形成於閘極溝槽之延伸部110中，然而在一些其他的實施例中，如第1K圖所示，絕緣柱112可更形成於閘極溝槽104之底部，而可進一步紓解電場，延伸空乏區面積，進而提高元件之崩潰電壓。
此外，雖然於本實施例中閘極溝槽104及閘極溝槽之延伸部110各自具有實質上筆直的側壁，然而在一些其他的實施例中，可適當地控制蝕刻參數，使得閘極溝槽104及閘極溝槽之延伸部110各自可具有向下漸縮之弧形側壁(如第1L圖所示)，而可避免電場分布不均勻之問題。
下文描述本發明之實施例的各種變化例。為方便說明起見，類似的元件符號將用於標示類似的元件。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明之實施例，不代表所討論的不同實施例及/或結構之間必然有特定的關係。
接著，請參照第2圖，其繪示出本發明另一實施例之半導體結構20。半導體結構20與半導體結構10之差異在於其更包括圍繞絕緣柱112之反向摻雜區200，而可進一步提高崩潰電壓。上述反向摻雜區200可具有與半導體基板100相同之導電型態，且其摻雜濃度低於半導體基板100之磊晶區域102(例如：半導體基板100之磊晶區域102之摻雜濃度與反向摻雜區200之摻雜濃度之比值為2-8，較佳為4-6)。舉例而言，可於閘極溝槽之延伸部110形成之後(如第1E圖所示)、絕緣柱112形成之前，以殘留之第二共形介電層108之部分108B以及第二介電層130作為罩幕進行佈植製程以形成反向摻雜區200。在一些半導體結構20係為N型場效電晶體之實施例中，可佈植P型摻質(例如：硼離子、銦離子或二氟化硼離子(BF2 +))於絕緣柱112周圍之N型半導體基板100之磊晶區域102之一部分中，使得絕緣柱112周圍之N型半導體基板100之磊晶區域102之部分之摻雜濃度降
低而形成反向摻雜區200。在一些半導體結構20係為P型場效電晶體之實施例中，可佈植N型摻質(例如：磷離子或砷離子)於絕緣柱112周圍之P型半導體基板100之磊晶區域102之一部分中，使得絕緣柱112周圍之P型半導體基板100之磊晶區域102之部分之摻雜濃度降低而形成反向摻雜區200。
接下來，請參照第3圖，其繪示出本發明又一實施例之半導體結構30。半導體結構30與半導體結構10之差異在於其更包括形成於絕緣柱112兩側之半導體基板100中之降低表面電場(reduced surface field)摻雜區300，因此可進一步提高崩潰電壓。上述降低表面電場摻雜區300可具有與半導體基板100相反之導電型態。舉例而言，可在形成源極接觸122的步驟之前，將摻質佈植於絕緣柱112兩側之半導體基板100中以形成降低表面電場摻雜區300。在一些半導體結構30係為N型場效電晶體之實施例中，可佈植P型摻質(例如：硼離子、銦離子或二氟化硼離子(BF2 +))於絕緣柱112兩側之N型半導體基板100中以形成P型降低表面電場摻雜區300。在一些半導體結構30係為P型場效電晶體之實施例中，可佈植N型摻質(例如：磷離子或砷離子)於絕緣柱112兩側之P型半導體基板100中以形成N型降低表面電場摻雜區300。
綜合上述，本發明實施例之半導體結構係於閘極電極下形成絕緣柱，而可提高其崩潰電壓。另外，本發明實施例之半導體結構，可更包括前述之反向摻雜區及/或降低表面電場摻雜區以更進一步提高其崩潰電壓。
前述內文概述了許多實施例的特徵，使本技術領
域中具有通常知識者可以從各個方面更佳地了解本發明之實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明之實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明之實施例的發明精神與範圍。任何所屬技術領域中具有通常知識者，在不脫離本發明實施例之精神和範圍內，當可作任意之更動與潤飾，因此本發明實施例之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (18)
- 一種半導體結構，包括：一半導體基板；一閘極溝槽，位於該半導體基板中；一閘極介電層，設置於該閘極溝槽之側壁上；一閘極溝槽延伸部，位於該閘極溝槽之下；一絕緣柱，設置於該閘極溝槽延伸部中；一閘極電極，設置於該閘極溝槽中及該絕緣柱之上，其中該閘極電極之一寬度大於該絕緣柱之一寬度；一摻雜井區，埋置於該閘極溝槽兩側之半導體基板中；一源極區，設置於該摻雜井區上之半導體基板中；以及一反向摻雜區，形成於該半導體基板之中且圍繞該絕緣柱。
- 如申請專利範圍第1項所述之半導體結構，更包括：一汲極區，設置於該絕緣柱下之半導體基板之中。
- 如申請專利範圍第1項所述之半導體結構，其中該閘極溝槽延伸部之寬度小於該閘極溝槽之寬度。
- 如申請專利範圍第1項所述之半導體結構，其中該半導體基板、該源極區具有一第一導電型態，該摻雜井區具有相反於該第一導電型態之一第二導電型態。
- 如申請專利範圍第4項所述之半導體結構，其中該第一導電型態為n型，該第二導電型態為p型。
- 如申請專利範圍第4項所述之半導體結構，更包括：一降低表面電場(reduced surface field)摻雜區，形成於該絕緣柱兩側之半導體基板中且具有該第二導電型態。
- 如申請專利範圍第4項所述之半導體結構，其中該反向摻雜區具有相同於該半導體基板之第一導電型態。
- 如申請專利範圍第7項所述之半導體結構，其中該反向摻雜區之摻雜濃度低於該半導體基板之摻雜濃度。
- 如申請專利範圍第1項所述之半導體結構，其中該絕緣柱包括氧化物、氮化物、氮氧化物或上述之組合。
- 如申請專利範圍第1項所述之半導體結構，其中該絕緣柱更設於該閘極溝槽之底部。
- 一種半導體結構之形成方法，包括：提供一半導體基板；形成一閘極溝槽於該半導體基板中；形成一閘極介電層於該閘極溝槽之側壁上；在形成該閘極介電層的步驟之後凹蝕該閘極溝槽以形成一閘極溝槽延伸部於該閘極溝槽之下；形成一絕緣柱於該閘極溝槽延伸部中；形成一閘極電極於該閘極溝槽中及該絕緣柱之上；形成一摻雜井區於該閘極溝槽兩側之半導體基板中；及形成一源極區於該摻雜井區上之半導體基板中。
- 如申請專利範圍第11項所述之半導體結構之形成方法，其中形成該閘極溝槽延伸部之步驟包括：形成一第一共形介電層，其中該第一共形介電層覆蓋該閘極溝槽之側壁及底部；形成一第二共形介電層於該第一共形介電層之上，其中該第二共形介電層暴露出覆蓋該閘極溝槽底部之第一共形介電層之一部份；以及使用該第二共形介電層作為蝕刻罩幕蝕刻該第一共形介電層及該半導體基板以形成該閘極溝槽延伸部於該閘極溝槽之下。
- 如申請專利範圍第12項所述之半導體結構之形成方法，其中該絕緣柱包括氧化物、氮化物、氮氧化物或上述之組合。
- 如申請專利範圍第13項所述之半導體結構之形成方法，其中形成該氧化物之步驟包括：以該第二共形介電層作為一罩幕進行一局部氧化製程(Local Oxidation)。
- 如申請專利範圍第12項所述之半導體結構之形成方法，更包括：於形成該絕緣柱之後、形成該閘極電極之前移除該第二共形介電層。
- 如申請專利範圍第12項所述之半導體結構之形成方法，更包括：形成一反向摻雜區於該半導體基板之中且圍繞該絕緣柱，其中該反向摻雜區具有相同於該半導體基板之一第一導電型態，且該反向摻雜區之摻雜濃度低於該半導體基板之摻雜濃度。
- 如申請專利範圍第16項所述之半導體結構之形成方法，其中形成該反向摻雜區之步驟包括：使用該第二共形介電層作為罩幕進行一佈植製程，以將一摻質佈植於該半導體基板圍繞該絕緣柱之一部份；其中該摻質具有與該半導體基板之第一導電型態相反之一第二導電型態，使得該半導體基板圍繞該絕緣柱之部份之摻雜濃度降低以形成該反向摻雜區。
- 如申請專利範圍第17項所述之半導體結構之形成方法，其中於形成該絕緣柱之前進行該佈植製程。
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| TWI863611B (zh) * | 2023-10-04 | 2024-11-21 | 鴻揚半導體股份有限公司 | 半導體結構製造方法 |
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