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TWI863611B - 半導體結構製造方法 - Google Patents

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TWI863611B
TWI863611B TW112138176A TW112138176A TWI863611B TW I863611 B TWI863611 B TW I863611B TW 112138176 A TW112138176 A TW 112138176A TW 112138176 A TW112138176 A TW 112138176A TW I863611 B TWI863611 B TW I863611B
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劉良明
陳彥儒
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鴻揚半導體股份有限公司
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Abstract

一種半導體結構包括基板、閘極結構、第一氧化層與第二氧化層。基板具有溝槽。溝槽的傾斜面與底面之間夾鈍角。閘極結構位於溝槽中。閘極結構的底面的寬度小於閘極結構的頂面的寬度。閘極結構的剖面輪廓為倒梯形。第一氧化層位於閘極結構與基板之間。第二氧化層位於閘極結構的頂面上。

Description

半導體結構製造方法
本揭露是有關一種半導體結構及一種半導體結構的製造方法。
在各式的功率金屬氧化物半導體場效電晶體(power metal-oxide-semiconductor field-effect transistor，power MOSFET)中，由於溝槽型金屬氧化物半導體(trench MOS)結構可實現垂直通道(vertical channel)以避免等效接面場效電晶體(junction gate field-effect transistor，JFET)形成，使導通電阻(on-state resistance)降低，因此溝槽型金屬氧化物半導體場效電晶體為研發的重點之一。
然而，當閘極-源極電壓(gate-source voltage)施加於傳統的溝槽型金屬氧化物半導體場效電晶體時，由於閘極的底角為直角使電場集中，因此容易導致閘極氧化層崩潰(gate oxide breakdown)並產生漏電流(leakage current)，使元件失效。
本揭露之一技術態樣為一種半導體結構。
根據本揭露之一些實施方式，一種半導體結構包括基板、閘極結構、第一氧化層與第二氧化層。基板具有溝槽。溝槽的傾斜面與底面之間夾鈍角。閘極結構位於溝槽中。閘極結構的底面的寬度小於閘極結構的頂面的寬度。閘極結構的剖面輪廓為倒梯形。第一氧化層位於閘極結構與基板之間。第二氧化層位於閘極結構的頂面上。
本揭露之另一技術態樣為一種半導體結構的製造方法。
根據本揭露之一些實施方式，一種半導體結構的製造方法包括形成硬遮罩結構於基板上，其中硬遮罩結構具有開口，且硬遮罩結構面對開口的側壁為階梯狀；藉由硬遮罩結構從開口蝕刻基板，以形成溝槽，其中溝槽具有側壁與底面，且側壁為階梯狀；平坦化溝槽的側壁使其與底面氧化而使側壁與底面之間夾鈍角；形成第一氧化層於溝槽的側壁與底面；形成閘極結構於溝槽中的第一氧化層上，其中閘極結構的底面的寬度小於閘極結構的頂面的寬度，且閘極結構的剖面輪廓為倒梯形；以及形成第二氧化層於閘極結構上。
在本揭露上述實施方式中，由於半導體結構具有剖面輪廓為梯形的閘極結構，且閘極結構的底面的寬度小於閘極結構的頂面的寬度，因此可減弱在施加閘極電壓(gate voltage)於半導體結構時集中於閘極結構的底角的電場，進而避免閘極氧化層崩潰(gate oxide breakdown)與其導致的漏電流(leakage current)。半導體結構可應用於溝槽型金屬氧化物半導體(trench metal-oxide-semiconductor field-effect transistor，trench MOSFET)中，使其穩定性提升。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。
第1圖繪示根據本揭露一實施方式之半導體結構100的剖面圖。如圖所示，半導體結構100包括基板110、閘極結構120、第一氧化層130與第二氧化層140。基板110具有溝槽111，其包含傾斜面112與底面113，傾斜面112與底面113之間夾鈍角A1。閘極結構120位於基板110的溝槽111中。閘極結構120的底面122的寬度小於閘極結構120的頂面124的寬度。閘極結構120的剖面輪廓為倒梯形。第一氧化層130位於閘極結構120與基板110之間。第二氧化層140位於閘極結構120的頂面124上。在一些實施方式中，基板110可作為金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor ，MOSFET)的基極，閘極結構120可作為閘極，且第一氧化層130與第二氧化層140可作為閘極氧化層(gate oxide)，使半導體結構100可作為溝槽型金屬氧化物半導體(trench MOS)結構而應用於功率金屬氧化物半導體場效電晶體(power MOSFET)。
此外，由於閘極結構120的剖面輪廓為倒梯形，且閘極結構120的底面122的寬度小於閘極結構120的頂面124的寬度，因此可減弱在施加閘極電壓(gate voltage)於半導體結構100時集中於閘極結構120的底角的電場以保護第一氧化層130，進而避免閘極氧化層崩潰(gate oxide breakdown)與其導致的漏電流(leakage current)。
除此之外，閘極結構120可具有鄰接頂面124與底面122的側壁126，且閘極結構120的底面122與側壁126之間夾鈍角A2。在一些實施方式中，閘極結構120的底面122與側壁126之間夾的鈍角A2可在108度至118度的範圍中。基板110的傾斜面112與底面113之間夾的鈍角A1可與閘極結構120的底面122與側壁126之間夾的鈍角A2相同。也就是說，基板110的傾斜面112與底面113之間夾的鈍角A1可在108度至118度的範圍中。在這樣的配置中，閘極結構120的底角為鈍角A2而非直角或銳角，使閘極結構120的底部可具有較大的表面曲率半徑(radius of curvature)，以降低鄰近於閘極結構120的底角的電場強度。
在一些實施方式中，閘極結構120由第一氧化層130與第二氧化層140包覆，且第一氧化層130的厚度與該第二氧化層140的厚度相同。在本實施方式中，第一氧化層130的厚度與該第二氧化層140的厚度可皆大約為40奈米。除此之外，第一氧化層130的材料與第二氧化層140的材料可相同且可包括二氧化矽或氧化鉿(hafnium oxide，HfO x)。
另外，閘極結構120的材料可包括多晶矽、鉭(tantalum)、鎢、氮化鉭(tantalum nitride)或氮化鈦(titanium nitride)，且基板110的材料可包括矽或碳化矽(silicon carbide)。
在一些實施方式中，基板110還可具有磊晶區114、位於磊晶區114上的井區115以及位於井區115中的第一摻雜區116與第二摻雜區117。井區115延伸至第一氧化層130。第一摻雜區116鄰接第二摻雜區117，且第一摻雜區116的剖面輪廓為L形。如此一來，第一摻雜區116與第二摻雜區117可作為源極接觸區，且基板110的底部可作為汲極接觸區，使半導體結構100可作為功率金屬氧化物半導體場效電晶體(power MOSFET)。在一些實施方式中，基板110可為N型基板，井區115可為P型井，第一摻雜區116可包括N型摻雜物(例如磷或砷或氮)，且第二摻雜區117可包括P型摻雜物(例如鋁或硼)，使半導體結構100可作為N型power MOSFET。除此之外，半導體結構100可更具有位於基板110的第一摻雜區116與第二摻雜區117上的第一導電層152以及位於基板110下的第二導電層154。第一導電層152可作為power MOSFET的源極，而第二導電層154可作為power MOSFET的汲極。
參閱第2圖，半導體結構100的製造方法包括形成具圖案化的膜堆疊結構160於基板110上，膜堆疊結構160具有依序交錯堆疊的複數個第一硬遮罩層161與複數個第二硬遮罩層162，且第一硬遮罩層161數量與第二硬遮罩層162的數量相同且為小於等於5的正整數N。在本實施方式中，正整數N為3。除此之外，第一硬遮罩層161的材料與第二硬遮罩層162的材料可不同，使第一硬遮罩層161與第二硬遮罩層162可作為彼此的蝕刻停止層(etch stop layer)。在一些實施方式中，第一硬遮罩層161與第二硬遮罩層162的材料包括二氧化矽、氮化矽或多晶矽，例如第一硬遮罩層161的材料為二氧化矽，第二硬遮罩層162的材料為氮化矽。另外，第一硬遮罩層161任一者的厚度與第二硬遮罩層162任一者的厚度可相同，且其之和在0.05微米至5.05微米之間的範圍內。
接著，可形成光阻層於膜堆疊結構160上，光阻層的厚度大於膜堆疊結構160的厚度加1微米。然後，利用光罩180曝光與顯影移除部分光阻層，以裸露部分膜堆疊結構160。在一些實施方式中，光罩180的寬度可為5微米。
接著，可使用反應離子蝕刻(reactive-ion etching)移除從光阻層裸露的膜堆疊結構160，使膜堆疊結構160具有開口163與面對開口163的側壁164。在一些實施方式中，膜堆疊結構160的開口163的寬度可為1微米。然後，可移除光阻層。
參閱第3圖，再次形成光阻層170於膜堆疊結構160上，使膜堆疊結構160的第二硬遮罩層162的最上者的第一部分166a從光阻層170裸露。除此之外，光阻層170延伸至並覆蓋膜堆疊結構160背對開口163且與側壁164相對的側壁165。在一些實施方式中，第二硬遮罩層162的最上者的第一部分166a的寬度在0.2微米至0.63微米的範圍中。
接著，同時參閱第3圖與第4圖，可移除未被光阻層170覆蓋的第二硬遮罩層162的最上者的第一部分166a，使其下的第一硬遮罩層161的第一部分167a裸露。在此步驟中可使用在第一硬遮罩層161與第二硬遮罩層162之間具有選擇比的反應離子蝕刻移除第二硬遮罩層162，使第一硬遮罩層161可作為此步驟的蝕刻停止層。然後，可移除第一硬遮罩層161裸露的第一部分167a，使另一第二硬遮罩層162的第一部分166b裸露。在此步驟中可使用在第一硬遮罩層161與第二硬遮罩層162之間具有選擇比的反應離子蝕刻移除第一硬遮罩層161，使第二硬遮罩層162可作為此步驟的蝕刻停止層。接著，可移除第4圖的光阻層170。
參閱第5圖，再次形成光阻層170於膜堆疊結構160上，使第二硬遮罩層162的最上者的第二部分168a及另一第二硬遮罩層162的第一部分166b裸露。除此之外，光阻層170延伸至並覆蓋膜堆疊結構160背對開口163的側壁165。
同時參閱第5圖與第6圖，然後，可再次將第一硬遮罩層161作為蝕刻停止層，移除第二硬遮罩層162的最上者的第二部分168a且同步移除另一第二硬遮罩層162的第一部分166b，使第一硬遮罩層161的最上者的第二部分169a與另一第一硬遮罩層161的第一部分167b裸露。接著，可再次將第二硬遮罩層162作為蝕刻停止層，移除裸露的第一硬遮罩層161的最上者的第二部分169a與另一第一硬遮罩層161的第一部分167b，使第二硬遮罩層162的最下者的第一部分166c與另一第二硬遮罩層162的第二部分168b從光阻層170裸露。接著，可移除第6圖的光阻層170。
參閱第7圖，再次形成光阻層170於膜堆疊結構160上，使第二硬遮罩層162的最上者的第三部分T、另一第二硬遮罩層162的第二部分168b及第二硬遮罩層162的最下者的第一部分166c裸露。
在一些實施方式中，第一硬遮罩層161的數量與第二硬遮罩層162的數量可為小於等於5且不等於3的正整數N(在本實施方式中，正整數N為3)，因此上述步驟可刪減或重複直到第二硬遮罩層162最下者的第一部分166c與第二硬遮罩層162最上者的一部分從光阻層170裸露。
參閱第7圖與第8圖，接著，可再次將第一硬遮罩層161作為蝕刻停止層，移除裸露的第二硬遮罩層162的最上者的第三部分T、另一第二硬遮罩層162的第二部分168b及第二硬遮罩層162的最下者的第一部分166c，使第一硬遮罩層161的最下者的第一部分167c裸露，且膜堆疊結構160的側壁164可呈階梯狀。然後，可移除第8圖的光阻層170，使第二硬遮罩層162的最上者裸露。
參閱第9圖，在移除第8圖的光阻層170後，可依上述方法使膜堆疊結構160背對開口163且與側壁164相對的側壁165可呈階梯狀，且膜堆疊結構160可定義出硬遮罩結構160a。在一些實施方式中，膜堆疊結構160的側壁164與側壁165之間沿水平方向H1的距離在0.5 微米至5.5微米的範圍中。
接著，可蝕刻位於硬遮罩結構160a下方且從開口163裸露的基板110，以形成溝槽111，其包含側壁112a與底面113。由於硬遮罩結構160a為階梯狀，因此開口163中的基板110經蝕刻步驟後，溝槽111的側壁112a為階梯狀。除此之外，基板110的底面113的寬度與硬遮罩結構160a的開口163的底部的寬度大致相同。接著，可移除硬遮罩結構160a。
參閱第10圖，可對基板110的側壁112a與底面113進行平坦化。在一些實施方式中，氧化側壁112a與底面113形成表面氧化層，表面氧化層的厚度在10奈米至50奈米的範圍中。
其後，可移除表面氧化層，使基板110的側壁112a形成傾斜面112，且傾斜面112與底面113之間夾鈍角A1，鈍角A1在108度至118度的範圍中。
參閱第11圖，接著，可依序形成第一氧化層130、閘極結構120與第二氧化層140於基板110上，使第一氧化層130覆蓋基板110且位於基板110與閘極結構120之間。除此之外，第一氧化層130與閘極結構120可填滿基板110的溝槽111。在一些實施方式中，第一氧化層130的厚度大約為40奈米。
在第一氧化層130與閘極結構120依序形成於基板110上後，可使用在閘極結構120與第一氧化層130之間具有選擇比的蝕刻劑移除部分的閘極結構120，使留下的閘極結構120的剖面輪廓為倒梯形，且第一氧化層130的頂面132裸露。除此之外，閘極結構120的頂面124可低於第一氧化層130的頂面132，使閘極結構120的頂面124可與基板110的頂面118大致共平面。在一些實施方式中，閘極結構120的頂面124可低於第一氧化層130的頂面132大約40奈米，閘極結構120的底面122的寬度可為1微米，閘極結構120的頂面124的寬度可為3微米，且閘極結構120的厚度可在2到3微米的範圍中。
接著，可形成第二氧化層140於閘極結構120的頂面124與第一氧化層130的頂面132上，使閘極結構120由第一氧化層130與第二氧化層140包覆。除此之外，第二氧化層140的材料與厚度可分別與第一氧化層130的材料與厚度相同。舉例來說，第一氧化層130的厚度與第二氧化層140的厚度可皆大約為40奈米。
參閱第1圖，接著，可使用離子佈植法(ion implantation)形成井區115、第一摻雜區116與第二摻雜區117於基板110中，其中第一摻雜區116與第二摻雜區117可包括不同的摻雜物。在一些實施方式中，可移除位於基板110的頂面118上的第一氧化層130與第二氧化層140，並分別形成第一導電層152與第二導電層154於基板110的頂面118與底面119上，以得到半導體結構100。其中，第一導電層152位於第一摻雜區116與第二摻雜區117上。這樣的配置，第一摻雜區116與第二摻雜區117可作為源極接觸區，基板110的底部可作為汲極接觸區，第一導電層152可作為源極，且第二導電層154可作為汲極，使半導體結構100可應用於power MOSFET中。
100:半導體結構 110:基板 111:溝槽 112:傾斜面 112a:側壁 113:底面 114:磊晶區 115:井區 116:第一摻雜區 117:第二摻雜區 118:頂面 119:底面 120:閘極結構 122:底面 124:頂面 126:側壁 130:第一氧化層 132:頂面 140:第二氧化層 152:第一導電層 154:第二導電層 160:膜堆疊結構 160a:硬遮罩結構 161:第一硬遮罩層 162:第二硬遮罩層 163:開口 164:側壁 165:側壁 166a,166b,166c:第一部分 167a,167b,167c:第一部分 168a,168b:第二部分 169a:第二部分 170:光阻層 180:光罩 A1,A2:鈍角 H1:水平方向 T:第三部分
第1圖繪示根據本揭露一實施方式之半導體結構的剖面圖。 第2圖至第11圖繪示第1圖之半導體結構的製造方法在中間階段的剖面圖。
100:半導體結構
110:基板
111:溝槽
112:傾斜面
113:底面
114:磊晶區
115:井區
116:第一摻雜區
117:第二摻雜區
118:頂面
119:底面
120:閘極結構
122:底面
124:頂面
126:側壁
130:第一氧化層
140:第二氧化層
152:第一導電層
154:第二導電層
A1:鈍角
A2:鈍角

Claims (7)

  1. 一種半導體結構的製造方法，包括：形成一硬遮罩結構於一基板上，其中該硬遮罩結構具有一開口，且該硬遮罩結構面對該開口的一側壁為階梯狀；藉由該硬遮罩結構從該開口蝕刻該基板，以形成一溝槽，其中該溝槽具有一側壁與一底面，且該側壁為階梯狀；平坦化該溝槽的該側壁使其與該底面之間夾一鈍角形成一第一氧化層於該溝槽的該側壁與該底面；形成一閘極結構於該溝槽中的該第一氧化層上，其中該閘極結構的一底面的寬度小於該閘極結構的一頂面的寬度，且該閘極結構的剖面輪廓為倒梯形；以及形成一第二氧化層於該閘極結構上。
  2. 如請求項1所述之半導體結構的製造方法，其中形成該硬遮罩結構於該基板上包括下列步驟：(a)使用一光罩形成一光阻層於一膜堆疊結構上，其中該膜堆疊結構具有依序交錯堆疊的複數個第一硬遮罩層與複數個第二硬遮罩層，該些第二硬遮罩層的最上者的一第一部分從該光阻層裸露；(b)移除該些第二硬遮罩層的最上者的該第一部分及其下的該些第一硬遮罩層的一者的一第一部分；(c)移除該光阻層；(d)沿一水平方向移動該光罩一位移量並再次形成該光阻層於該膜堆疊結構上，使該些第二硬遮罩層的最上者的 一第二部分及該些第二硬遮罩層的另一者的一第一部分裸露；(e)移除該些第二硬遮罩層的最上者的該第二部分及其下的該些第一硬遮罩層的一者的一第二部分且同步移除該些第二硬遮罩層的該另一者的該第一部分及其下的該些第一硬遮罩層的一者的一第一部分；(f)再次移除該光阻層；(g)重複步驟(d)至(f)直到該些第二硬遮罩層的最下者的一第一部分從該光阻層裸露；以及(h)移除該些第二硬遮罩層的最下者的該第一部分，使該膜堆疊結構定義出該硬遮罩結構。
  3. 如請求項2所述之半導體結構的製造方法，其中該位移量在0.2微米至0.63微米的範圍中。
  4. 如請求項2至3任一項所述之半導體結構的製造方法，其中該光阻層的厚度大於該膜堆疊結構的厚度加1微米。
  5. 如請求項1至3任一項所述之半導體結構的製造方法，其中該硬遮罩結構更具有與該側壁相對且背對該開口的另一側壁，該側壁與該另一側壁之間的距離在0.5微米至5.5微米的範圍中。
  6. 如請求項1所述之半導體結構的製造方法，其中形成該硬遮罩結構於該半導體基板上包括形成依序交錯堆疊的複數個第一硬遮罩層與複數個第二硬遮罩層，且該些第一硬遮罩層與該些第二硬遮罩層的數量相同且為小於等於5的正整數。
  7. 如請求項6所述之半導體結構的製造方法，其中該些第一硬遮罩層任一者的厚度與該些第二硬遮罩層任一者的厚度之和在0.05微米至5.05微米之間的範圍內。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615849B2 (en) * 2005-09-12 2009-11-10 Fuji Electric Holdings Co., Ltd. Semiconductor device and manufacturing method thereof
US20140162439A1 (en) * 2011-04-01 2014-06-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US9293549B2 (en) * 2011-11-21 2016-03-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
TWI658595B (zh) * 2017-11-02 2019-05-01 世界先進積體電路股份有限公司 半導體結構與其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615849B2 (en) * 2005-09-12 2009-11-10 Fuji Electric Holdings Co., Ltd. Semiconductor device and manufacturing method thereof
US20140162439A1 (en) * 2011-04-01 2014-06-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US9293549B2 (en) * 2011-11-21 2016-03-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
TWI658595B (zh) * 2017-11-02 2019-05-01 世界先進積體電路股份有限公司 半導體結構與其形成方法

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