TWI658541B - 動態隨機存取記憶體及其製造方法 - Google Patents
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Abstract
提供一種動態隨機存取記憶體（dynamic random access memory；DRAM）。所述動態隨機存取記憶體包括基底、多個隔離結構、多條字元線、多個位元線觸點以及多條埋入式位元線。所述隔離結構位於基底中且定義出沿著第一方向延伸的多個主動區域。所述字元線位於基底中並沿著第二方向延伸，且第二方向與第一方向相交。所述位元線觸點位於隔離結構上， 其中每一位元線觸點具有定義出位元線側面觸點的擴散區域。埋入式位元線位於位元線觸點上，其中每一埋入式位元線透過位元線側面觸點以與主動區域連接，所述埋入式位元線沿著第一方向延伸且與多個主動區域平行設置。
Description
本發明實施例是有關於一種動態隨機存取記憶體及其製造方法。
隨著動態隨機存取記憶體（dynamic random access memory；DRAM）的設計尺寸變得越來越小，半導體裝置亦不斷地發展成為具有更高的密度。一般而言，傳統的動態隨機存取記憶體單元需要具斜角的主動區域佈局（angled active area layout），這是因為電容必須連接到主動區域且同時不與位元線短路。基於具斜角的主動區域佈局，主動區域之間的間距會被緊縮，進而容易造成微影製程的困難、高位元線寄生電容的產生以及較差的位元線感測幅度等問題。有鑑於此，如何改善動態隨機存取記憶體的性能和設計為現有技術中的重要課題。
本發明提供一種動態隨機存取記憶體及其製造方法，可用以解決微影製程的困難、儲存節點接觸的主動接觸面積小、較差的寫入恢復時間特性、高位元線寄生電容的產生以及較差的位元線感測幅度等問題。
本發明的一實施例提供一種動態隨機存取記憶體，包括基底、多個隔離結構、多條字元線、多個位元線觸點以及多條埋入式位元線。多個隔離結構位於基底中且定義出沿著第一方向延伸的多個主動區域。多個位元線觸點位於多個隔離結構上，其中每一位元線觸點具有定義出位元線側面觸點的擴散區域。多條埋入式位元線位於多個位元線觸點上，其中每一埋入式位元線透過位元線側面觸點以與主動區域連接，埋入式位元線沿著第一方向延伸且與多個主動區域平行設置。
本發明的一實施例進一步提供一種動態隨機存取記憶體的製造方法，包括以下步驟。提供基底，且在基底中定義出溝槽。在所述基底的溝槽中形成多個隔離結構，且所述多個隔離結構定義出沿著第一方向延伸的多個主動區域。藉由斜角離子注入步驟在所述隔離結構上方與所述溝槽中的一側壁上形成襯墊以及間隙物。多條字元線是形成於基底中且沿著第二方向延伸，且第二方向與第一方向相交。於多個隔離結構上方形成多個位元線觸點，其中每一所述位元線觸點具有定義出位元線側面觸點的擴散區域，且襯墊以及間隙物覆蓋每一位元線觸點的一側邊。在多個位元線觸點上方形成多條埋入式位元線，其中每一埋入式位元線透過所述位元線側面觸點與主動區域連接，所述埋入式位元線沿著第一方向延伸且與多個主動區域平行設置。
基於上述，本發明的動態隨機存取記憶體是形成有平行於主動區域的埋入式位元線，且埋入式位元線是以位元線側面觸點連接至主動區域。因此，主動區域之間的間距被鬆弛，且較大的主動區域可以被用來達到更友善的光（微影製程）過程。此外，由於動態隨機存取記憶體結構具有位元線側面觸點與埋入式位元線，因此，可減少位元線寄生電容以及改善位元線感測幅度。總體而言，本發明可製造出具有較佳的設計與性能之動態隨機存取記憶體。
以下將詳盡參考本發明的較佳實施例，其示例在附圖中示出。盡可能地，在附圖和說明書中將使用相同的元件符號來表示相同或相似的元件。
如圖1所示，本發明實施例的動態隨機存取記憶體10包括多個主動區域AR、多條字元線116、多條埋入式位元線128’、多個位元線觸點（具有側面觸點122b）、多個電容觸點134以及多個電容136。在本實施例中，隔離結構（未顯示）定義出多個主動區域AR，且主動區域AR沿著第一方向D1延伸。多條字元線116是沿著第二方向D2延伸，其中第二方向D2與第一方向D1相交。特別是，第一方向D1與第二方向D2正相交。多個位元線觸點位於隔離結構（未顯示）上，且每一位元線觸點具有定義出位元線側面觸點122b的擴散區域。多條埋入式位元線128’位於多個位元線觸點上，且每一埋入式位元線128’透過位元線側面觸點122b以與主動區域AR連接。
在本實施例中，多個主動區域AR與多條埋入式位元線128’分別形成沿著第一方向D1延伸的直線。藉由此直線型的主動區域佈局，電容136與主動區域AR之間的界面電阻會減小。如此一來，主動區域AR之間的間距會被鬆弛，且較大的主動區域AR可以被用來達到更友善的光（微影製程）過程。此外，埋入式位元線128’是透過位元線側面觸點122b以與主動區域AR連接。在此架構下，位元線128與電容觸點134之間的距離會較傳統結構的距離增加。因此，位元線寄生電容可減小且位元線感測幅度可得到改善。具有直線型的主動區域佈局、埋入式位元線128’與位元線側面觸點122b的實施例之動態隨機存取記憶體10的製造方法將參照圖2A至圖20來進行說明。
圖2A至圖20分別是圖1的動態隨機存取記憶體10在不同階段的製造過程中的頂視圖與剖視圖。在這些圖中，會先呈現一頂視圖，其後將呈現沿頂視圖中的線A-A’、線B-B’、線C-C’或線D-D’的剖視圖。舉例來說，圖2A是圖1的動態隨機存取記憶體10在一個階段的製造過程中的頂視圖。圖2B是沿圖2A中的線A-A’的剖視圖。圖2C是沿圖2A中的線B-B’的剖視圖。與前述相同概念的頂視圖與剖視圖將應用於呈現圖3A-3C至圖19A-19E。
首先，請參照圖2A至圖2C，提供基底101，並在基底101上形成遮罩層102。形成遮罩層102後，在基底101與遮罩層102中透過蝕刻定義出溝槽T1，使得後續可定義出主動區域AR。接著，在基底101中的溝槽T1形成多個隔離結構104。特別是，隔離結構104的形成可定義出主動區域AR，其中所述主動區域AR形成沿著第一方向D1延伸的直線。
再來，請參照圖3A至圖3C，在形成隔離結構104後，是在隔離結構104上方與溝槽T1的側壁上形成襯墊106A以及間隙物106B。在本實施例中，是預先形成填充至溝槽T1中以及覆蓋溝槽T1的兩個相對側壁的襯墊106A。襯墊106A例如是被形成在遮罩層102頂部以覆蓋遮罩層102，並且，是在後續流程中透過回蝕刻的方式使襯墊106A與遮罩層102共平面。襯墊106A例如是透過臨場蒸氣產生氧化程序（in-situ steam generation oxidation process；ISSG oxidation process）形成。在形成襯墊106A後，是在溝槽T1中形成間隙物106B以覆蓋襯墊106A，其中間隙物106B亦位於溝槽T1的兩個相對側壁上。在部分實施例中，間隙物106B的材料例如是氮化矽，但不限於此。
在形成襯墊106A與間隙物106B後，是接著形成填充至溝槽T1的第一氧化物層108。第一氧化物層108例如是具有高濕率（wet rate）的氧化矽（二氧化矽）層。進一步來說，第一氧化物層108是形成在溝槽T1中以及位於溝槽T1的兩相對側壁上（第一與第二側壁）的襯墊106A與間隙物106B之間。形成第一氧化物層108的步驟例如是先形成完整覆蓋襯墊106A、間隙物106B與溝槽T1的氧化物層（未繪於圖上）。接著，在氧化物層上施行回蝕刻步驟（etch-back process）以形成位於溝槽T1內的第一氧化物層108。此外，可施行平坦化步驟（planarization process）以使遮罩層102的頂面、襯墊106A與間隙物106B彼此為共平面。平坦化處理例如是化學機械研磨步驟（chemical mechanical polishing process；CMP process）。
接著，請參照圖4A至圖4C，在形成第一氧化物層108後，是形成填充至溝槽T1中以覆蓋第一氧化物層108、襯墊106A與間隙物106B的遮罩110。特別是，遮罩110共形地覆蓋遮罩層102、襯墊106A、間隙物106B與第一氧化物層108。在本實施例中，遮罩110的材料例如是未經摻雜的非晶矽（amorphous silicon；a-Si）。
接著，請參照圖5A至圖5C，在形成遮罩110後，是在遮罩110上進行斜角離子注入步驟（angled ion implantation process；如箭頭指示），以使遮罩110存在具有和不具有離子注入的部分。在本發明的實施例中，是透過斜角磷離子注入來執行所述斜角離子注入步驟。舉例來說，如圖5B與圖5C所示，在一角度下將磷離子X1注入遮罩110，以使部分的遮罩110具有磷離子注入以及部分的遮罩110不具有磷離子注入。雖然在本實施例的斜角離子注入步驟是使用磷離子，然而本發明不限於此。舉例來說，在替代的實施例中，斜角離子注入步驟也可以使用其他形式的離子，只要能夠使後續步驟中選擇性地移除部分遮罩110即可。
再來，請參照圖6A至圖6C，在斜角離子注入步驟後，選擇性地移除不具有磷離子注入部分的遮罩110。舉例來說，是透過具有高選擇性的氨濕式蝕刻（ammonia wet etch）來移除遮罩110上不具有磷離子注入的區域。在移除部分的遮罩110後，會暴露出第一氧化物層108以及在溝槽T1的其中一側壁（第二側壁S2）上的襯墊106A與間隙物106B。值得注意的是，遮罩110仍然覆蓋著溝槽T1的另一相對側壁（第一側壁S1）上的襯墊106A與間隙物106B。
接著，請參照圖7A至圖7C，例如是透過濕式蝕刻技術先移除在其中一側壁（第二側壁S2）上所暴露出來的間隙物106B。之後，如圖8A至圖8C所示，例如是透過濕式蝕刻技術將在其中一側壁（第二側壁S2）上所暴露出來的襯墊106A接著移除。在移除暴露出來的襯墊106A與間隙物106B之後，透過另一濕式蝕刻步驟將第一氧化物層108移除。如圖8C所示，是將第一氧化物層108移除以形成溝槽T2。另外，在溝槽T1的相對側壁（第一側壁S1）上的襯墊106A與間隙物106B會被保留。
再來，請參照圖9A至圖9C，在移除其餘的遮罩110後，是形成填充至溝槽T2的第二氧化物層112。第二氧化物層112的材料例如是氧化矽。在本實施例中，溝槽T2的側壁（第一側壁S1）上的襯墊106A與間隙物106B會覆蓋第二氧化物層112的一側，而第二氧化物層112的另一側會接觸基底101。
接著，請參照圖10A至圖10D，為了形成字元線116（示於圖1），是在基底101中定義出多個溝槽T3，其中溝槽T3是沿著第二方向D2延伸。第二方向D2與第一方向D1正相交。
接著，請參照圖11A至圖11C，在溝槽T3中形成閘氧化物114與多條字元線116。埋入式字元線116的材料是導電材料，且導電材料包括金屬、金屬合金、金屬氮化物或其組合。金屬材料例如是鎢、鋁、銅或其組合。金屬合金例如是銅鋁合金。金屬氮化物例如是氮化鈦、氮化鉭或其組合。在部分的實施例中，埋入式字元線116是包含第一導電層116A與第二導電層116B的兩層結構。
在本實施例中，第一導電層116A環繞並覆蓋第二導電層116B的底面與側壁。第一導電層116A可做為黏合層（adhesive layer）或隔離層（barrier layer）。第一導電層116A的材料例如是金屬氮化物，如氮化鎢、氮化鈦或氮化鉭。第二導電層116B的材料例如是金屬或金屬合金，如鎢、鋁、銅或其合金。形成字元線116的方法例如是利用化學氣相沉積或物理氣相沉積步驟在基底101上形成第一導電材料層與第二導電材料層。第一導電材料層與第二導電材料層是覆蓋基底101的表面並且被填充至溝槽T3中。接著，例如是藉由回蝕刻方法將基底101的表面以及在溝槽T3一部分中的第一導電材料層與第二導電材料層部分移除，以形成第一導電層116A與第二導電層116B。
如圖11A至圖11C所示，形成字元線116後，是在溝槽T3中填入氮化矽層118。氮化矽層118的形成例如是透過將氮化矽滿溢地填入溝槽T3中，以使氮化矽覆蓋遮罩層102。接著，執行回蝕刻步驟與化學機械研磨步驟以使氮化矽層118的頂面與遮罩層102的頂面在同一水平。氮化矽層118在溝槽T3中形成並覆蓋字元線116。
再來，請參照圖12A至圖12E，在形成氮化矽層118之後，是形成圖案化遮罩層120以覆蓋部分氮化矽層118，並且覆蓋部分遮罩層102與第二氧化物層112。圖案化遮罩層120例如是圖案化光阻層。在實施例中，是對沒有被光阻120覆蓋的部分第二氧化物層112進行蝕刻以形成溝槽T4 （見圖12D與圖12E）。在實施例中，是透過濕式蝕刻來形成溝槽T4。在蝕刻後，溝槽T4會暴露出經蝕刻第二氧化物層112a。
接著，請參照圖13A至圖13E，在溝槽T4中形成摻雜多晶矽層122。此外，摻雜多晶矽層122覆蓋氮化矽層118、遮罩層102與第二氧化物層112的頂面。在實施例中，摻雜多晶矽層122例如是p型摻雜多晶矽層。摻雜多晶矽層122在後續步驟中被用於形成位元線觸點。
接著，請參照圖14A至圖14E，透過回蝕刻步驟對摻雜多晶矽層122進行蝕刻以形成多個位元線觸點122a。多個位元線觸點122a位於經蝕刻第二氧化物層112a上方與隔離結構104上方。此外，每一位元線觸點122a具有定義出位元線側面觸點122b的擴散區域。位元線側面觸點122b是藉由P型擴散形成的N型區域。
在本實施例中，於回蝕刻步驟中形成的溝槽T5會暴露出位元線觸點122a（見圖14D與圖14E）。此外，襯墊106A與間隙物106B只會覆蓋每一位元線觸點122a的一側，其中，襯墊106A與間隙物106B是位於定義出位元線側面觸點122b的一側的相對位置上（見圖14E）。也就是說，由於襯墊106A與間隙物106B只會覆蓋位元線觸點122a的一側Y1，因此，在位元線觸點122a的另一側Y2可透過擴散的方式形成位元線側面觸點122b。另外，位元線觸點122a會擴散至位於遮罩層102下方的位置。此外，位元線觸點122a的頂面與遮罩層102的底面在同一水平（主動區域AR）。
再來，請參照圖15A至圖15E，形成位元線觸點122a與位元線側面觸點122b後，是形成圖案化遮罩層124以覆蓋遮罩層102以及覆蓋部分氮化矽層118。接著，對沒有被圖案化遮罩層124覆蓋的其他部分之氮化矽層118與部分第二氧化物層112進行蝕刻以形成溝槽T6（見圖15C與圖15E）。在實施例中，是對氮化矽層118進行蝕刻以形成經蝕刻氮化矽層118a，以使經蝕刻氮化矽層118a的頂面和第二氧化物層112的頂面與位元線觸點122a為共平面（見圖15D）。在後續步驟中，將使用此步驟所形成的溝槽T6結合鑲嵌互連技術（damascene interconnect technology）來形成位元線。
接著，請參照圖16A至圖16E，是將圖案化遮罩層124剝離，並且在溝槽T6的內側形成位元線側壁126以覆蓋溝槽T6的兩個相對側壁。位元線側壁126例如是由氮化矽所製成。在形成位元線側壁126後，是在位元線側壁126之間的溝槽T6中形成導電材料128。亦即，位元線側壁126隔離了導電材料128。在本實施例中，導電材料128被用於形成位元線。導電材料128的材料包括金屬、金屬合金、金屬氮化物或其組合。金屬材料例如是鎢、鋁、銅或其組合。金屬合金例如是銅鋁合金。金屬氮化物例如是氮化鎢、氮化鈦、氮化鉭或其組合。
在本實施例中，導電材料128是包含第一導電層128A與第二導電層128B的兩層結構。第一導電層128A環繞並覆蓋第二導電層128B的底面與側壁。第一導電層128A可做為黏合層或隔離層。第一導電層128A的材料例如是金屬，如鈦、鎢，或是金屬氮化物，如氮化鈦或氮化鉭。第二導電層128B的材料例如是金屬或金屬合金，如鎢、鋁、銅或其合金。
接著，請參照圖17A至圖17E，對導電材料128進行蝕刻以形成多條埋入式位元線128’。此外，對導電材料128進行蝕刻期間會形成溝槽T7（見圖17C）。在本實施例中，多條埋入式位元線128’是分別形成沿著第一方向D1延伸的直線。埋入式位元線128’位於位元線觸點122a上方，並且與多個主動區域AR平行設置。此外，埋入式位元線128’藉由位元線側面觸點122b連接至主動區域AR。在形成埋入式位元線128’後，是以氮化矽層130覆蓋埋入式位元線128’。氮化矽層130完全填充至溝槽T7的間隙中，並且是藉由執行回蝕刻步驟以使氮化矽層130的頂面與遮罩層102的頂面為共平面。
再來，請參照圖18A至圖18E，在形成氮化矽層130 之後，是在氮化矽層130上形成氮化矽模132。氮化矽模132例如是具有溝槽T8的圖案畫層面，其中，是藉由移除部分遮罩層102以形成溝槽T8。溝槽T8具有與後續步驟中形成的電容觸點對應的圖案。
接著，請參照圖19A至圖19E，形成電容觸點134以填充溝槽T8的間隙。在本實施例中，每一電容觸點134位於兩條埋入式位元線128’之間，且埋入式位元線128’的下表面位於較電容觸點134的下表面更高的位置。
最後，請參照圖20，形成本發明的動態隨機存取記憶體10。在本實施例中，形成電容觸點134之後，是在電容觸點134上形成多個電容136，以使電容136與電容觸點134有電性連接。在本實施例中，電容136例如是堆疊式電容（stacked capacitors）而非溝槽式電容（trench capacitors）。此外，實施例的動態隨機存取記憶體10為6F
2動態隨機存取記憶體單元或是8F
2動態隨機存取記憶體單元，而非4F
2動態隨機存取記憶體單元。
綜上所述，本發明的動態隨機存取記憶體是結合埋入式位元線所形成。埋入式位元線與主動區域平行設置，且埋入式位元線透過位元線側面觸點與主動區域連接。埋入式位元線與主動區域皆形成沿著第一方向延伸的直線。基於直線型的主動區域佈局，主動區域之間的間距會被鬆弛，且較大的主動區域可以被用來達到更友善的光（微影製程）過程。此外，相較於傳統結構，埋入式位元線與電容觸點之間的距離會增加。因此，能夠減小位元線寄生電容，並且，改善位元線感測幅度。整體而言，本發明能夠達成具有較佳設計與性能之動態隨機存取記憶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10：動態隨機存取記憶體 101：基底 102：遮罩層 104：隔離結構 106A：襯墊 106B：間隙物 108：第一氧化物層 110：遮罩 112：第二氧化物層 112a：經蝕刻第二氧化物層 114：閘氧化物 116：字元線 116A：第一導電層 116B：第二導電層 118：氮化矽層 118a：經蝕刻氮化矽層 120、124：圖案化遮罩層 122：摻雜多晶矽層 122a：位元線觸點 122b：位元線側面觸點 126：位元線側壁 128：導電材料 128’：位元線 128A：第一導電層 128B：第二導電層 130：氮化矽層 132：氧化矽模 134：電容觸點 136：電容 AR：主動區域 D1：第一方向 D2：第二方向 T1、T2、T3、T4、T5、T6、T7、T8：溝槽 X1：磷離子 S1：第一側壁 S2：第二側壁 Y1：位元線觸點的一側 Y2：位元線觸點的另一側
接合附圖閱讀以下詳細說明，會最佳地理解本發明實施例的各個態樣。應注意的是，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本發明實施例之動態隨機存取記憶體的上視示意圖。 圖2A至圖20是根據本發明實施例之動態隨機存取記憶體的製造流程圖。
Claims (16)
- 一種動態隨機存取記憶體，包括： 一基底； 多個隔離結構位於所述基底中，其中所述多個隔離結構定義出沿著第一方向延伸的多個主動區域； 多條字元線位於所述基底中，其中所述多條字元線沿著第二方向延伸，且所述第二方向與所述第一方向相交； 多個位元線觸點位於所述多個隔離結構上方，其中每一所述位元線觸點具有定義出一位元線側面觸點的一擴散區域；以及 多條埋入式位元線位於所述多個位元線觸點上方，其中每一所述埋入式位元線透過所述位元線側面觸點以與所述主動區域連接，所述多條埋入式位元線沿著所述第一方向延伸且與所述多個主動區域平行設置。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括一襯墊以及一間隙物覆蓋每一所述位元線觸點的一側邊，其中所述襯墊以及所述間隙物位於定義出所述位元線側面觸點的一側的相對位置上。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述多個主動區域以及所述多條埋入式位元線分別形成沿著所述第一方向延伸的直線。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述第一方向與所述第二方向正相交。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括： 多個電容觸點，其中每一所述電容觸點位於兩條所述埋入式位元線之間，且所述埋入式位元線的下表面位於較所述電容觸點的下表面更高的位置；以及 多個電容，位於所述多個電容觸點上。
- 如申請專利範圍第5項所述的動態隨機存取記憶體，其中所述多個電容為堆疊式電容。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述主動區域以及所述埋入式位元線位於同一高度。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述動態隨機存取記憶體為6F 2動態隨機存取記憶體單元或是8F 2動態隨機存取記憶體單元。
- 一種動態隨機存取記憶體的製造方法，包括： 提供一基底，且在所述基底中定義出溝槽； 在所述基底的所述溝槽中形成多個隔離結構，所述多個隔離結構定義出沿著第一方向延伸的多個主動區域； 藉由斜角離子注入步驟在所述隔離結構上方與所述溝槽中的一側壁上形成襯墊以及間隙物； 於所述基底中形成多條字元線，其中所述多條字元線沿著第二方向延伸，且所述第二方向與所述第一方向相交； 於所述多個隔離結構上方形成多個位元線觸點，其中每一所述位元線觸點具有定義出一位元線側面觸點的一擴散區域，且所述襯墊以及所述間隙物覆蓋每一所述位元線觸點的一側邊；以及 於所述多個位元線觸點上方形成多條埋入式位元線，其中每一所述埋入式位元線透過所述位元線側面觸點以與所述主動區域連接，所述多條埋入式位元線沿著所述第一方向延伸且與所述多個主動區域平行設置。
- 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述藉由斜角離子注入步驟在所述隔離結構上方與所述溝槽中的所述側壁上形成襯墊以及間隙物包括以下步驟： 於所述隔離結構上方的所述溝槽的一第一側壁與一第二側壁上形成所述襯墊以及所述間隙物； 在位於所述第一側壁與所述第二側壁上的所述襯墊與所述間隙物之間的所述溝槽中形成第一氧化物層； 形成填充至所述溝槽中並覆蓋所述第一氧化物層、所述襯墊與所述間隙物的遮罩； 於所述遮罩上進行斜角離子注入，以使所述遮罩存在具有和不具有離子注入的部分； 選擇性的移除所述遮罩中不具有離子注入的部分以暴露出位於所述第二側壁上的所述襯墊以及所述間隙物； 移除暴露在所述第二側壁上的所述襯墊以及所述間隙物，並且從所述溝槽中移除所述第一氧化物層； 移除所述遮罩；以及 於所述溝槽中形成第二氧化物層，以使所述第二氧化物層的一側被形成在所述第一側壁上的所述襯墊與所述間隙物覆蓋。
- 如申請專利範圍第10項所述的動態隨機存取記憶體的製造方法，其中是透過斜角磷離子注入來執行所述斜角離子注入步驟。
- 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法， 其中所述多個主動區域以及所述多條埋入式位元線分別形成沿著所述第一方向延伸的直線。
- 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述第一方向與所述第二方向正相交。
- 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，更包括： 形成多個電容觸點，其中每一所述電容觸點是形成在兩條所述埋入式位元線之間，且所述埋入式位元線的下表面位於較所述電容觸點的下表面更高的位置；以及 於所述多個電容觸點上形成多個電容。
- 如申請專利範圍第14項所述的動態隨機存取記憶體的製造方法，其中所述多個電容為堆疊式電容。
- 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述動態隨機存取記憶體為6F 2動態隨機存取記憶體單元或是8F 2動態隨機存取記憶體單元。
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