JP2002009261A - Ｄｒａｍキャパシタの製造方法 - Google Patents
Ｄｒａｍキャパシタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】DRAMキャパシタの小型化および信頼性の向上を
目的としてプロセスウインドウおよびオーバレイマージ
を改善する。 【解決手段】基板２００上にアクティブ領域２０４を形
成した後、複数の互いに平行なワード線２０６を形成す
る。ついでメモリセルの拡散層とビット線間および拡散
層とキャパシタノード間を接続するための第１プラグ２
２２ａと第２プラグ２２２ｂを形成する。ビット線接触
開口部２２８およびノード接触開口部２４０は各プラグ
に対して自己整合的に形成される。この後、ビット線接
触２０８上にビット線（アート線２０６に直交）が形成
され、ノード接触上にキャパシタノードの導電材が堆積
される。
目的としてプロセスウインドウおよびオーバレイマージ
を改善する。 【解決手段】基板２００上にアクティブ領域２０４を形
成した後、複数の互いに平行なワード線２０６を形成す
る。ついでメモリセルの拡散層とビット線間および拡散
層とキャパシタノード間を接続するための第１プラグ２
２２ａと第２プラグ２２２ｂを形成する。ビット線接触
開口部２２８およびノード接触開口部２４０は各プラグ
に対して自己整合的に形成される。この後、ビット線接
触２０８上にビット線（アート線２０６に直交）が形成
され、ノード接触上にキャパシタノードの導電材が堆積
される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造方法に
係り、特に、ディープ・サブミクロン・ダイナミック・
ランダム・アクセス・メモリ（DRAM）キャパシタの製造
方法に関する。
係り、特に、ディープ・サブミクロン・ダイナミック・
ランダム・アクセス・メモリ（DRAM）キャパシタの製造
方法に関する。
【０００２】
【従来の技術】DRAMは、広範囲に利用されている半導体
の集積回路素子で、特に電気通信産業で重要な地位をし
める。したがって、小型かつ高メモリ容量のDRAMを開発
することが、電子産業界共通の目標である。しかしなが
ら、どうやって小型化して元の品質および信頼性を保つ
かは、解決すべき難解な技術的問題である。
の集積回路素子で、特に電気通信産業で重要な地位をし
める。したがって、小型かつ高メモリ容量のDRAMを開発
することが、電子産業界共通の目標である。しかしなが
ら、どうやって小型化して元の品質および信頼性を保つ
かは、解決すべき難解な技術的問題である。
【０００３】従来のスタック式DRAMのメモリセル配列は
一般的に、少なくともアクティブ領域（ＡＡ）、ワード
線（ＷＬ）、パターン自己整合接触（ＳＡＣ）、パター
ンビット線接触（ＢLＣ）、パターンビット線（Ｂ
Ｌ）、およびノード接触からなる。これらすべての関連
構成物を構成するには、全部で、６つの光マスクが必要
となる。図１は、従来のスタック式ビット線上キャパシ
タ（ＣＯＢ）DRAMの概略断面図である。図１に示すよう
に、アクティブ領域１０４は、分離構造体１０２によっ
て、基板１００から区画される。COB DRAMはまた、ワー
ド線１０６、ビット線１０８およびキャパシタ１１０か
らなる。ビット線１０８は、自己整合接触１１２を介し
て、基板１００に電気的に接続される。同様に、キャパ
シタ１１０は、ノード接触１１４を介して、基板１００
に電気的に接続される。ワード線１０６、ビット線１０
８およびキャパシタ１１０は、誘電体層１１６によっ
て、互いに電気的に絶縁される。
一般的に、少なくともアクティブ領域（ＡＡ）、ワード
線（ＷＬ）、パターン自己整合接触（ＳＡＣ）、パター
ンビット線接触（ＢLＣ）、パターンビット線（Ｂ
Ｌ）、およびノード接触からなる。これらすべての関連
構成物を構成するには、全部で、６つの光マスクが必要
となる。図１は、従来のスタック式ビット線上キャパシ
タ（ＣＯＢ）DRAMの概略断面図である。図１に示すよう
に、アクティブ領域１０４は、分離構造体１０２によっ
て、基板１００から区画される。COB DRAMはまた、ワー
ド線１０６、ビット線１０８およびキャパシタ１１０か
らなる。ビット線１０８は、自己整合接触１１２を介し
て、基板１００に電気的に接続される。同様に、キャパ
シタ１１０は、ノード接触１１４を介して、基板１００
に電気的に接続される。ワード線１０６、ビット線１０
８およびキャパシタ１１０は、誘電体層１１６によっ
て、互いに電気的に絶縁される。
【０００４】上記６つのマスキング工程は、アクティブ
領域１０４にアイランド・パターンを形成するための１
つのマスキング工程、ワード線１０６および線／空間パ
ターンを形成するための２つのマスキング工程、および
自己整合接触１１２、ビット線接触およびノード接触１
１４の接触ホール・パターンを形成するための３つのマ
スキング工程からなる。各DRAM素子の寸法が、小さくな
るにつれ、素子を製造するための設計規則がより制限さ
れる。したがって、電気的接触を発生させることがより
困難になる。さらに、異なるフォトマスク間の重なりお
よび整列具合をますます精密にしなければならない。し
たがって、スタック式DRAMを形成するためのプロセス・
ウィンドウが制限される。
領域１０４にアイランド・パターンを形成するための１
つのマスキング工程、ワード線１０６および線／空間パ
ターンを形成するための２つのマスキング工程、および
自己整合接触１１２、ビット線接触およびノード接触１
１４の接触ホール・パターンを形成するための３つのマ
スキング工程からなる。各DRAM素子の寸法が、小さくな
るにつれ、素子を製造するための設計規則がより制限さ
れる。したがって、電気的接触を発生させることがより
困難になる。さらに、異なるフォトマスク間の重なりお
よび整列具合をますます精密にしなければならない。し
たがって、スタック式DRAMを形成するためのプロセス・
ウィンドウが制限される。
【０００５】
【発明が解決しようとする課題】したがって本発明の１
つの目的は、プロセス・ウィンドウおよびオーバーレイ
・マージンを改善することができるDRAMキャパシタの製
造方法を提供することである。
つの目的は、プロセス・ウィンドウおよびオーバーレイ
・マージンを改善することができるDRAMキャパシタの製
造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の目的に従って、
上記のおよびその他の長所を達成するために、ここで具
体化して大まかに説明するように、本発明は、DRAMキャ
パシタの製造方法を提供する。アクティブ領域が、基板
上に形成される。複数の平行なワード線が、基板上に形
成される。第１プラグおよび第２プラグがそれぞれ、所
望のビット線接触およびノード接触を形成するために、
ワード線の間に形成される。絶縁材を、ワード線の間の
残余スペースに堆積させる。ビット線接触が第１プラグ
上に形成される。次に、複数の平行なビット線が基板上
に形成され、ビット線とワード線とが直交する。電気的
に互いに絶縁されたビット線が、ビット線接触および第
１プラグを介して、基板に電気的に接続される。さら
に、各ビット線は上部を硬材層に覆われる。最後に、ノ
ード接触が第２プラグ上に形成される。
上記のおよびその他の長所を達成するために、ここで具
体化して大まかに説明するように、本発明は、DRAMキャ
パシタの製造方法を提供する。アクティブ領域が、基板
上に形成される。複数の平行なワード線が、基板上に形
成される。第１プラグおよび第２プラグがそれぞれ、所
望のビット線接触およびノード接触を形成するために、
ワード線の間に形成される。絶縁材を、ワード線の間の
残余スペースに堆積させる。ビット線接触が第１プラグ
上に形成される。次に、複数の平行なビット線が基板上
に形成され、ビット線とワード線とが直交する。電気的
に互いに絶縁されたビット線が、ビット線接触および第
１プラグを介して、基板に電気的に接続される。さら
に、各ビット線は上部を硬材層に覆われる。最後に、ノ
ード接触が第２プラグ上に形成される。
【０００７】本発明はまた、別のＤＲＡＭキャパシタ製
造方法も提供する。アクティブ領域が基板に区画され
る。複数の互いに平行なワード線が、基板上に形成され
る。ワード線は、スペースによって互いに分離されてい
る。絶縁材を、第1絶縁層を形成するために、ワード線
の間のスペースに堆積させる。第1絶縁層は、ビット線
接触を形成するための第1自己整合接触開口部と、ノー
ド接触を形成するための第２自己整合接触開口部とを形
成するパターニングされる。第１自己整合接触および第
２自己整合接触を形成するために、第１自己整合接触開
口部および第２自己整合接触開口部のそれぞれに、導電
材を堆積させる。第２絶縁層が、ワード線上に形成され
る。第２絶縁層は、ビット線接触開口部を形成するため
にパターニングされる。導電材を、ビット線接触を形成
するために、ビット線接触開口部に再び堆積させる。し
たがって、ビット線接触は、第１自己整合接触を介し
て、基板に電気的に接続される。次のステップでは、誘
電体層が第２絶縁層上に形成される。誘電体層は、ワー
ド線と直交して伸びる複数の平行な溝を形成するために
パターニングされる。導電材を、ビット線を形成するた
めに溝に堆積させる。ビット線の上面は、誘電体層の上
面よりも低い位置にある。さらに、ビット線はビット線
接触を介して、第１自己整合接触に電気的に接続され
る。硬材層が、溝の残余スペースを埋めるために、ビッ
ト線上に形成される。誘電体層および第２絶縁層は、ノ
ード接触開口部を形成するためにパターニングされる。
導電材を、ノード接触を形成するために、ノード接触開
口部に堆積させる。ノード接触は、第２自己整合接触を
介して、基板に電気的に接続される。
造方法も提供する。アクティブ領域が基板に区画され
る。複数の互いに平行なワード線が、基板上に形成され
る。ワード線は、スペースによって互いに分離されてい
る。絶縁材を、第1絶縁層を形成するために、ワード線
の間のスペースに堆積させる。第1絶縁層は、ビット線
接触を形成するための第1自己整合接触開口部と、ノー
ド接触を形成するための第２自己整合接触開口部とを形
成するパターニングされる。第１自己整合接触および第
２自己整合接触を形成するために、第１自己整合接触開
口部および第２自己整合接触開口部のそれぞれに、導電
材を堆積させる。第２絶縁層が、ワード線上に形成され
る。第２絶縁層は、ビット線接触開口部を形成するため
にパターニングされる。導電材を、ビット線接触を形成
するために、ビット線接触開口部に再び堆積させる。し
たがって、ビット線接触は、第１自己整合接触を介し
て、基板に電気的に接続される。次のステップでは、誘
電体層が第２絶縁層上に形成される。誘電体層は、ワー
ド線と直交して伸びる複数の平行な溝を形成するために
パターニングされる。導電材を、ビット線を形成するた
めに溝に堆積させる。ビット線の上面は、誘電体層の上
面よりも低い位置にある。さらに、ビット線はビット線
接触を介して、第１自己整合接触に電気的に接続され
る。硬材層が、溝の残余スペースを埋めるために、ビッ
ト線上に形成される。誘電体層および第２絶縁層は、ノ
ード接触開口部を形成するためにパターニングされる。
導電材を、ノード接触を形成するために、ノード接触開
口部に堆積させる。ノード接触は、第２自己整合接触を
介して、基板に電気的に接続される。
【０００８】本発明では、自己整合接触およびノード接
触が、自己整合プロセスによって形成される。したがっ
て、プロセス・ウィンドウおよびオーバーレイ・マージ
ンが、共に改善される。以上の大まかな説明および以下
の詳細な説明は、どちらも例示的なもので、特許請求の
範囲において、本発明がさらに詳しく説明されることを
理解されたい。
触が、自己整合プロセスによって形成される。したがっ
て、プロセス・ウィンドウおよびオーバーレイ・マージ
ンが、共に改善される。以上の大まかな説明および以下
の詳細な説明は、どちらも例示的なもので、特許請求の
範囲において、本発明がさらに詳しく説明されることを
理解されたい。
【０００９】
【発明の実施の形態】以下、本発明の好適な実施形態
を、添付の図面に基づいて詳細に説明する。同一あるい
は同種の部分を説明するために、図面および説明には、
可能な限り同じ参照番号を使用する。図２から１０は、
本発明の１つの好適な実施形態による、ＤＲＡＭキャパ
シタの形成ステップの経過を示す上面見取り図である。
図１１から１５はそれぞれ、図２から１０の３−３線に
沿った断面図であり、一方、図１６Ａから２０はそれぞ
れ、図２から１０の４−４線に沿った断面図である。
を、添付の図面に基づいて詳細に説明する。同一あるい
は同種の部分を説明するために、図面および説明には、
可能な限り同じ参照番号を使用する。図２から１０は、
本発明の１つの好適な実施形態による、ＤＲＡＭキャパ
シタの形成ステップの経過を示す上面見取り図である。
図１１から１５はそれぞれ、図２から１０の３−３線に
沿った断面図であり、一方、図１６Ａから２０はそれぞ
れ、図２から１０の４−４線に沿った断面図である。
【００１０】図２、１１Ａ、および１６Ａに示すよう
に、素子分離構造体２０２が、基板２００に形成され
る。素子分離構造体２０２は、電界効果トランジスタ
（ＦＥＴ）およびキャパシタを形成するために、アクテ
ィブ領域２０４（ＡＡ）を区画する。分離構造体２０２
は、例えば従来方法により形成される浅溝分離体（ＳＴ
Ｉ）でもよい。複数の平行なワード線２０６が、基板２
００上に形成される。例えば、ワード線２０６は、基板
２００上にゲート酸化被膜（図示せず）を形成するなど
の方法で形成される。導電層２０８およびキャップ絶縁
層２１０が、ゲート酸化被膜上に順次形成される。絶縁
層２１０、導電層２０８、およびゲート酸化被膜はパタ
ーニングされる。次に、硬材でできたスペーサ２１２
が、図１１Ａおよび１６Ａに示すようなワード線２０６
を形成するために、導電層２０８の側壁に形成される。
ワード線２０６は、スペーサ２１４によって互いに分離
されている。
に、素子分離構造体２０２が、基板２００に形成され
る。素子分離構造体２０２は、電界効果トランジスタ
（ＦＥＴ）およびキャパシタを形成するために、アクテ
ィブ領域２０４（ＡＡ）を区画する。分離構造体２０２
は、例えば従来方法により形成される浅溝分離体（ＳＴ
Ｉ）でもよい。複数の平行なワード線２０６が、基板２
００上に形成される。例えば、ワード線２０６は、基板
２００上にゲート酸化被膜（図示せず）を形成するなど
の方法で形成される。導電層２０８およびキャップ絶縁
層２１０が、ゲート酸化被膜上に順次形成される。絶縁
層２１０、導電層２０８、およびゲート酸化被膜はパタ
ーニングされる。次に、硬材でできたスペーサ２１２
が、図１１Ａおよび１６Ａに示すようなワード線２０６
を形成するために、導電層２０８の側壁に形成される。
ワード線２０６は、スペーサ２１４によって互いに分離
されている。
【００１１】導電層２０８は、電界効果トランジスタの
ゲート電極の機能を果たす。導電層２０８は、ドープ処
理ポリシリコン層か、あるいは他の導電素材を用いて形
成された他のものでもよい。絶縁層２１０および硬材ス
ペーサは、窒化珪素から作られるのが好ましい。電界効
果トランジスタのソース／ドレイン領域（図示せず）
が、基板２００のワード線の２０６の各側に形成され
る。ワード線２０６は、同じ広さの線／空間フォトレジ
スト・パターンを用いた、フォトリソグラフィックおよ
びエッチング工程により形成される。したがって、製造
および電気的な要件を満たす最大のプロセス・ウィンド
ウが提供される。
ゲート電極の機能を果たす。導電層２０８は、ドープ処
理ポリシリコン層か、あるいは他の導電素材を用いて形
成された他のものでもよい。絶縁層２１０および硬材ス
ペーサは、窒化珪素から作られるのが好ましい。電界効
果トランジスタのソース／ドレイン領域（図示せず）
が、基板２００のワード線の２０６の各側に形成され
る。ワード線２０６は、同じ広さの線／空間フォトレジ
スト・パターンを用いた、フォトリソグラフィックおよ
びエッチング工程により形成される。したがって、製造
および電気的な要件を満たす最大のプロセス・ウィンド
ウが提供される。
【００１２】図３、１１B、および１６Bに示すように、
絶縁層２１６を形成するために、ワード線２０６の間の
スペース２１４に、絶縁材を堆積させる。絶縁層２１６
は、例えば、化学的蒸着法により基板２００上に絶縁材
の層を堆積させることによって形成される。次に、スト
ップ層として絶縁層２１０を使用して、化学的機械的研
磨法が実行される。絶縁層２１６の一部分は、絶縁層２
１０の上面を露出するために除去される。図４、１２
A、および１７Aに示すように、絶縁層２１６は、フォト
レジスト層２１８を用いてパターニングされる。所望の
自己整合接触（SAC）位置にある絶縁層２１６の一部分
は、第１自己整合接触開口部２２０aおよび第２自己整
合接触開口部２２０ｂを形成するために除去される。第
１自己整合接触開口部２２０aは、後にビット線接触に
なり、第２自己整合接触開口部２２０ｂは、後にノード
接触になる。フォトレジスト層２１８は除去される。
絶縁層２１６を形成するために、ワード線２０６の間の
スペース２１４に、絶縁材を堆積させる。絶縁層２１６
は、例えば、化学的蒸着法により基板２００上に絶縁材
の層を堆積させることによって形成される。次に、スト
ップ層として絶縁層２１０を使用して、化学的機械的研
磨法が実行される。絶縁層２１６の一部分は、絶縁層２
１０の上面を露出するために除去される。図４、１２
A、および１７Aに示すように、絶縁層２１６は、フォト
レジスト層２１８を用いてパターニングされる。所望の
自己整合接触（SAC）位置にある絶縁層２１６の一部分
は、第１自己整合接触開口部２２０aおよび第２自己整
合接触開口部２２０ｂを形成するために除去される。第
１自己整合接触開口部２２０aは、後にビット線接触に
なり、第２自己整合接触開口部２２０ｂは、後にノード
接触になる。フォトレジスト層２１８は除去される。
【００１３】自己整合接触開口部２２０aおよび２２０
ｂは、フォトマスクとして、図４に示すような不連続な
T型アイランド・フォトレジスト・パターン２１８を用
いて形成してもよい。フォトマスクは、ワード線２０６
の一部分と絶縁層２１６とを覆う。絶縁層２１０および
硬材スペーサ２１２の窒化珪素と、絶縁層２１６の酸化
物との間の高いエッチング選択率を利用して、所望の位
置の絶縁層２１６の一部を除去する。したがって、基板
２００の一部分を露出する自己整合接触開口部２２０a
および２２０ｂが形成される。T型アイランド・フォト
レジスト・パターン２１８によって、自己整合接触開口
部２２０aおよび２２０bを形成するためのプロセス・ウ
ィンドウの増加が可能になる。
ｂは、フォトマスクとして、図４に示すような不連続な
T型アイランド・フォトレジスト・パターン２１８を用
いて形成してもよい。フォトマスクは、ワード線２０６
の一部分と絶縁層２１６とを覆う。絶縁層２１０および
硬材スペーサ２１２の窒化珪素と、絶縁層２１６の酸化
物との間の高いエッチング選択率を利用して、所望の位
置の絶縁層２１６の一部を除去する。したがって、基板
２００の一部分を露出する自己整合接触開口部２２０a
および２２０ｂが形成される。T型アイランド・フォト
レジスト・パターン２１８によって、自己整合接触開口
部２２０aおよび２２０bを形成するためのプロセス・ウ
ィンドウの増加が可能になる。
【００１４】さらに、図２１に示された連続フォトレジ
スト・パターン２１８aもまた、自己整合接触開口部２
２０aおよび２２０bを形成するのに用いらてもよい。フ
ォトレジスト・パターン２１８aは、図１２Aのフォトレ
ジスト層２１８と同様の断面形状を有し、これもまた、
ワード線２０６の一部分および絶縁層２１６を覆う。所
望の自己整合接触位置にある絶縁層２１６を除去するこ
とによって、自己整合接触開口部２２０aおよび２２０b
が形成される。フォトレジスト層２１８は、後に除去さ
れる。
スト・パターン２１８aもまた、自己整合接触開口部２
２０aおよび２２０bを形成するのに用いらてもよい。フ
ォトレジスト・パターン２１８aは、図１２Aのフォトレ
ジスト層２１８と同様の断面形状を有し、これもまた、
ワード線２０６の一部分および絶縁層２１６を覆う。所
望の自己整合接触位置にある絶縁層２１６を除去するこ
とによって、自己整合接触開口部２２０aおよび２２０b
が形成される。フォトレジスト層２１８は、後に除去さ
れる。
【００１５】図５、１２B、および１７Bに示すように、
第１プラグ２２２aおよび第２プラグ２２２bを形成する
ために、第１自己整合接触開口部２２０aおよび第２自
己整合接触開口部２２０bのそれぞれに、導電材を堆積
させる。第１プラグ２２２aは、後に形成されるビット
線接触と基板２００との間を電気的に接続する役割を果
たす。第２プラグ２２２bは、後に形成されるノード接
触と基板２００との間を電気的に接続する役割を果た
す。プラグ２２２aおよび２２２ｂは、例えばポリシリ
コンやタングステンのような導電材を、化学的蒸着プロ
セスで、ワード線２０６上に堆積させることによって形
成される。次いで、絶縁層２１０上の導電層を除去する
ために、機械的研磨法が、研磨止め層として絶縁層を用
いて実行される。
第１プラグ２２２aおよび第２プラグ２２２bを形成する
ために、第１自己整合接触開口部２２０aおよび第２自
己整合接触開口部２２０bのそれぞれに、導電材を堆積
させる。第１プラグ２２２aは、後に形成されるビット
線接触と基板２００との間を電気的に接続する役割を果
たす。第２プラグ２２２bは、後に形成されるノード接
触と基板２００との間を電気的に接続する役割を果た
す。プラグ２２２aおよび２２２ｂは、例えばポリシリ
コンやタングステンのような導電材を、化学的蒸着プロ
セスで、ワード線２０６上に堆積させることによって形
成される。次いで、絶縁層２１０上の導電層を除去する
ために、機械的研磨法が、研磨止め層として絶縁層を用
いて実行される。
【００１６】図６、１３A、および１８Aに示すように、
絶縁層２２４が、ワード線２０６、第１プラグ２２２
a、および第２プラグ２２２b上に形成される。絶縁層２
２４をパターニングするために、フォトリソグラフィッ
クおよびエッチングプロセスを実行して、第１プラグ２
２２aを露出するビット線接触開口部２２６を形成す
る。絶縁層２２４は、例えば化学的蒸着法によって形成
される薄い酸化被膜でもよい。絶縁層２１０の窒化物
と、絶縁層２２４の酸化物との間のエッチング選択率は
高いので、絶縁層２２４のエッチングプロセスは、絶縁
層２１０のところで終了する。一方、ワード線２０６は
いかなる損傷からも保護される。
絶縁層２２４が、ワード線２０６、第１プラグ２２２
a、および第２プラグ２２２b上に形成される。絶縁層２
２４をパターニングするために、フォトリソグラフィッ
クおよびエッチングプロセスを実行して、第１プラグ２
２２aを露出するビット線接触開口部２２６を形成す
る。絶縁層２２４は、例えば化学的蒸着法によって形成
される薄い酸化被膜でもよい。絶縁層２１０の窒化物
と、絶縁層２２４の酸化物との間のエッチング選択率は
高いので、絶縁層２２４のエッチングプロセスは、絶縁
層２１０のところで終了する。一方、ワード線２０６は
いかなる損傷からも保護される。
【００１７】図７、１３B、および１８Bに示すように、
ポリシリコンやタングステンのような導電材を、化学的
蒸着法によって、絶縁層２２４上に堆積させる。導電材
は、ビット線接触開口部２２６を満たし、絶縁層２２４
の表面上に拡がる。絶縁層２２４より上にある余分な導
電材は、化学的機械的研磨法によって除去され、その結
果、第１プラグ２２２a上にビット線接触２２８が形成
される。ビット線接触２２８は、第１プラグ２２２aを
介して、基板２００に電気的に接続される。
ポリシリコンやタングステンのような導電材を、化学的
蒸着法によって、絶縁層２２４上に堆積させる。導電材
は、ビット線接触開口部２２６を満たし、絶縁層２２４
の表面上に拡がる。絶縁層２２４より上にある余分な導
電材は、化学的機械的研磨法によって除去され、その結
果、第１プラグ２２２a上にビット線接触２２８が形成
される。ビット線接触２２８は、第１プラグ２２２aを
介して、基板２００に電気的に接続される。
【００１８】図２２Aから２２Dは、図８の６−６線に沿
った断面構造を形成するためのステップの経過を示す断
面図である。図８、１４A、１９A、および図２２Aから
２２Dに示すように、複数のビット線２３０が基板２０
０上に形成される。最初に、化学的蒸着法で酸化物を堆
積させることによって、ブランケット式の誘電体層２３
２が、絶縁層２２４およびビット線接触２２８上に形成
される。ビット線パターンを有するフォトレジスト層
が、誘電体層２３２上に形成される。続いて、フォトレ
ジスト層は、フォトリソグラフィックおよびエッチング
工程において、誘電体層２３２をパターニングするため
のマスクとして使用される。最後に、ワード線と直交
し、誘電体層２３２の厚さと同じ深さを有する複数の平
行な溝２３４が、図２２Aに示すように形成される。さ
らに、溝２３４は、ビット線接触２２８の一部分上を延
び、かつ、それを露出する。
った断面構造を形成するためのステップの経過を示す断
面図である。図８、１４A、１９A、および図２２Aから
２２Dに示すように、複数のビット線２３０が基板２０
０上に形成される。最初に、化学的蒸着法で酸化物を堆
積させることによって、ブランケット式の誘電体層２３
２が、絶縁層２２４およびビット線接触２２８上に形成
される。ビット線パターンを有するフォトレジスト層
が、誘電体層２３２上に形成される。続いて、フォトレ
ジスト層は、フォトリソグラフィックおよびエッチング
工程において、誘電体層２３２をパターニングするため
のマスクとして使用される。最後に、ワード線と直交
し、誘電体層２３２の厚さと同じ深さを有する複数の平
行な溝２３４が、図２２Aに示すように形成される。さ
らに、溝２３４は、ビット線接触２２８の一部分上を延
び、かつ、それを露出する。
【００１９】溝２３４のそれぞれにビット線２３０を形
成するために、タングステンのような導電材を、例えば
化学的蒸着法によって、溝２３４へ堆積させる。導電材
は、溝２３４を完全に満たし、誘電体層２３２上にも拡
がる。導電層をエッチングして、誘電体層２３２より上
にある余分な材料だけではなく、溝２３４内部にある導
電材の一部分をも一定の深さまで除去する。したがっ
て、図２２Bに示すように、溝２３４の下部分にだけ、
導電材が存在する。ビット線２３０は、ビット線接触２
２８を介して、第１プラグ２２２aおよび基板２００に
電気的に接続される。ビット線２３０の上面は、誘電体
層２３２より下になければならない。さらに、導電材と
酸化材の間の接着力が増すように、バリヤ層が、ビット
線２３０と誘電体層２３２の間に挿入されてもよい。等
方性エッチング工程によって、誘電体層２３２をエッチ
ングして、溝２３４の上部分の開口部領域を広げ、図２
２Cに示すようなボウル型開口部２３４aを形成する。窒
化珪素などの硬材２３６を、化学的蒸着法によってボウ
ル型開口部２３４aに堆積させる。硬材２３６のいくら
かは、誘電体層２３２上に堆積する。誘電体層より上に
ある余分な硬材２３６は、研磨止め層として誘電体層２
３２を使用する化学的機械的研磨法によって除去され
て、図２２Dおよび１４Aに示すような構造が形成され
る。広げられた開口部２３４aにより、硬材層２３６の
露出面積が大きくなる。その結果、後にノード接触開口
部が形成される時に、下にあるビット線２３０へ与えら
れるダメージが最小になる。
成するために、タングステンのような導電材を、例えば
化学的蒸着法によって、溝２３４へ堆積させる。導電材
は、溝２３４を完全に満たし、誘電体層２３２上にも拡
がる。導電層をエッチングして、誘電体層２３２より上
にある余分な材料だけではなく、溝２３４内部にある導
電材の一部分をも一定の深さまで除去する。したがっ
て、図２２Bに示すように、溝２３４の下部分にだけ、
導電材が存在する。ビット線２３０は、ビット線接触２
２８を介して、第１プラグ２２２aおよび基板２００に
電気的に接続される。ビット線２３０の上面は、誘電体
層２３２より下になければならない。さらに、導電材と
酸化材の間の接着力が増すように、バリヤ層が、ビット
線２３０と誘電体層２３２の間に挿入されてもよい。等
方性エッチング工程によって、誘電体層２３２をエッチ
ングして、溝２３４の上部分の開口部領域を広げ、図２
２Cに示すようなボウル型開口部２３４aを形成する。窒
化珪素などの硬材２３６を、化学的蒸着法によってボウ
ル型開口部２３４aに堆積させる。硬材２３６のいくら
かは、誘電体層２３２上に堆積する。誘電体層より上に
ある余分な硬材２３６は、研磨止め層として誘電体層２
３２を使用する化学的機械的研磨法によって除去され
て、図２２Dおよび１４Aに示すような構造が形成され
る。広げられた開口部２３４aにより、硬材層２３６の
露出面積が大きくなる。その結果、後にノード接触開口
部が形成される時に、下にあるビット線２３０へ与えら
れるダメージが最小になる。
【００２０】図９、１４Bおよび１９Bに示すように、ス
ペースノード接触フォトレジストパターン２３８が、誘
電体層２３２および硬材層２３６上に形成される。フォ
トレジストパターン２３８は、所望のノード接触位置を
露出する。誘電体層２３２および絶縁層２２４が、マス
クとしてフォトレジストパターン２３８を使用してエッ
チングされ、第２プラグ２２２bを露出するノード接触
開口部２４０が形成される。ビット線２３０は、硬材層
２３６に覆われていて、誘電体層２３２と比較した硬材
層２３６のエッチング速度が遅いために、下にあるビッ
ト線２３０へのどんなダメージも防げる。このエッチン
グステップでは、露出された誘電体層２３２だけが除去
されるので、ノード接触開口部２４０は第２プラグ２２
２ｂと自己整合する。フォトレジスト層２３８は、ノー
ド接触開口部が形成された後に除去される。
ペースノード接触フォトレジストパターン２３８が、誘
電体層２３２および硬材層２３６上に形成される。フォ
トレジストパターン２３８は、所望のノード接触位置を
露出する。誘電体層２３２および絶縁層２２４が、マス
クとしてフォトレジストパターン２３８を使用してエッ
チングされ、第２プラグ２２２bを露出するノード接触
開口部２４０が形成される。ビット線２３０は、硬材層
２３６に覆われていて、誘電体層２３２と比較した硬材
層２３６のエッチング速度が遅いために、下にあるビッ
ト線２３０へのどんなダメージも防げる。このエッチン
グステップでは、露出された誘電体層２３２だけが除去
されるので、ノード接触開口部２４０は第２プラグ２２
２ｂと自己整合する。フォトレジスト層２３８は、ノー
ド接触開口部が形成された後に除去される。
【００２１】図２３から２５は、図１０の７−７線、８
−８線、９−９線に沿った構造を示す断面図である。図
１０、１５、２０、および２３に示すように、ポリシリ
コンやタングステンなどの導電材を、ノード接触開口部
２４０に堆積させ、ノード接触開口部２４０を満たし、
誘電体層２３２を覆う。誘電体層２３２より上にある余
分な導電材は、化学的機械的研磨法によって除去され、
図２０に示すようなノード接触２４２が形成される。ノ
ード接触２４２のそれぞれは、第２プラグ２２２ｂを介
して、基板２００に電気的に接続される。硬材層２３６
のボウル型開口部２３４a（図２２C）は、ビット線２３
０よりも大きい表面積を有するので、ノード接触２４２
が形成される時、ビット線２３０はどんなダメージも受
けない。メモリ配列構造の製造後、円筒形あるいは王冠
型キャパシタなどのキャパシタを形成するために、他の
従来プロセスを用いてもよい。
−８線、９−９線に沿った構造を示す断面図である。図
１０、１５、２０、および２３に示すように、ポリシリ
コンやタングステンなどの導電材を、ノード接触開口部
２４０に堆積させ、ノード接触開口部２４０を満たし、
誘電体層２３２を覆う。誘電体層２３２より上にある余
分な導電材は、化学的機械的研磨法によって除去され、
図２０に示すようなノード接触２４２が形成される。ノ
ード接触２４２のそれぞれは、第２プラグ２２２ｂを介
して、基板２００に電気的に接続される。硬材層２３６
のボウル型開口部２３４a（図２２C）は、ビット線２３
０よりも大きい表面積を有するので、ノード接触２４２
が形成される時、ビット線２３０はどんなダメージも受
けない。メモリ配列構造の製造後、円筒形あるいは王冠
型キャパシタなどのキャパシタを形成するために、他の
従来プロセスを用いてもよい。
【００２２】要約すると、自己整合接触２２２a、２２
２ｂ、およびノード接触２４２は、自己整合接触プロセ
スで形成される。したがって、プロセス・ウィンドウも
オーバーレイ・マージンも改善する。さらに、自己整合
接触を形成するために、不連続なT型アイランド・フォ
トレジスト・パターン２１８を使用したり、ノード接触
を形成するために、線／空間フォトレジスト・パターン
を使用することによって、プロセス・ウィンドウを増加
できる。
２ｂ、およびノード接触２４２は、自己整合接触プロセ
スで形成される。したがって、プロセス・ウィンドウも
オーバーレイ・マージンも改善する。さらに、自己整合
接触を形成するために、不連続なT型アイランド・フォ
トレジスト・パターン２１８を使用したり、ノード接触
を形成するために、線／空間フォトレジスト・パターン
を使用することによって、プロセス・ウィンドウを増加
できる。
【００２３】当業者であれば、本発明の精神の範囲から
逸脱することなく、本発明の構成をさまざまに修正した
り、変更したりできることはわかるだろう。以上の説明
から、本発明の修正および変更が、本発明の請求項およ
び請求項と同等のものの範囲内にあるならば、その修正
および変更は本発明に含まれることになる。
逸脱することなく、本発明の構成をさまざまに修正した
り、変更したりできることはわかるだろう。以上の説明
から、本発明の修正および変更が、本発明の請求項およ
び請求項と同等のものの範囲内にあるならば、その修正
および変更は本発明に含まれることになる。
添付の図面は、本発明のよりよい理解のために添付され
ていて、本明細書に組み入れられて、本明細書の一部を
構成するものである。図面は、本発明の実施形態を示す
ものであり、記述とともに、本発明の本質を説明するの
に役立つものである。
ていて、本明細書に組み入れられて、本明細書の一部を
構成するものである。図面は、本発明の実施形態を示す
ものであり、記述とともに、本発明の本質を説明するの
に役立つものである。
【図１】従来技術によるスタック式ビット線上キャパシ
タ（ＣＯＢ）DRAMの概略断面図である。
タ（ＣＯＢ）DRAMの概略断面図である。
【図２】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図３】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図４】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図５】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図６】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図７】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図８】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図９】本発明の１つの好適な実施形態による、DRAMキ
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
ャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図１０】本発明の１つの好適な実施形態による、DRAM
キャパシタ形成ステップの経過を示す上面見取り図であ
る。
キャパシタ形成ステップの経過を示す上面見取り図であ
る。
【図１１】Ａは、図２の３−３線に沿った断面図であ
り、Ｂは、図３の３−３線に沿った断面図である。
り、Ｂは、図３の３−３線に沿った断面図である。
【図１２】Ａは、図４の３−３線に沿った断面図であ
り、Ｂは、図５の３−３線に沿った断面図である。
り、Ｂは、図５の３−３線に沿った断面図である。
【図１３】Ａは、図６の３−３線に沿った断面図であ
り、Ｂは、図７の３−３線に沿った断面図である。
り、Ｂは、図７の３−３線に沿った断面図である。
【図１４】Ａは、図８の３−３線に沿った断面図であ
り、Ｂは、図９の３−３線に沿った断面図である。
り、Ｂは、図９の３−３線に沿った断面図である。
【図１５】図１０の３−３線に沿った断面図である。
【図１６】Ａは、図２の４−４線に沿った断面図であ
り、Ｂは、図３の４−４線に沿った断面図である。
り、Ｂは、図３の４−４線に沿った断面図である。
【図１７】Ａは、図４の４−４線に沿った断面図であ
り、Ｂは、図５の４−４線に沿った断面図である。
り、Ｂは、図５の４−４線に沿った断面図である。
【図１８】Ａは、図６の４−４線に沿った断面図であ
り、Ｂは、図７の４−４線に沿った断面図である。
り、Ｂは、図７の４−４線に沿った断面図である。
【図１９】Ａは、図８の４−４線に沿った断面図であ
り、Ｂは、図９の４−４線に沿った断面図である。
り、Ｂは、図９の４−４線に沿った断面図である。
【図２０】図１０の４−４線に沿った断面図である。
【図２１】自己整合接触を形成するためのパターンフォ
トレジスト層を示す上面見取り図である。
トレジスト層を示す上面見取り図である。
【図２２】Ａ〜Ｄは、図８の６−６線に沿った断面構造
を形成するステップの経過を示す断面図である。
を形成するステップの経過を示す断面図である。
【図２３】図１０の７−７線に沿った構造を示す断面図
である。
である。
【図２４】図１０の８−８線に沿った構造を示す断面図
である。
である。
【図２５】図１０の９−９線に沿った構造を示す断面図
である。
である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596068419 Ｎｏ．４，Ｃｒｅａｔｉｏｎ ＲｏａｄＩ ＩＩ，Ｓｃｉｅｎｃｅ−Ｂａｓｅｄ Ｉｎ ｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｓｉｎｃ ｈｕ Ｃｉｔｙ，Ｔａｉｗａｎ，Ｒ．Ｏ. Ｃ. (72)発明者 張 榮和 台湾雲林縣林内郷林茂村建興路２−１号 (72)発明者 蔡 泓祥 台湾新竹市科園里民治街72号 (72)発明者 王 立銘 台湾桃園市國際路一段98巷38号10樓 (72)発明者 黄 森煥 台湾台南市東区崇徳四街７巷16弄４号 (72)発明者 許 伯如 台湾新竹市民享街159巷44号２樓 (72)発明者 謝 文貴 台湾台南縣麻豆鎮中民里８鄰166之３号 Ｆターム(参考） 5F083 AD48 AD56 AD61 GA09 KA03 KA06 MA06 MA20 PR29 PR40
Claims (26)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリ（DRAM）キャパシタの製造方法であって、 基板を提供するステップと、 パターニングによって前記基板に複数のアクティブ領域
を形成するステップと、 前記基板上に、スペースによって互いに分離された複数
の平行なワード線を形成するステップと、 第１絶縁層を形成するために、前記ワード線の間の前記
スペースに絶縁材を堆積させるステップと、 ビット線接触を形成するための第１自己整合接触開口部
と、ノード接触を形成するための第２自己整合接触開口
部とを形成するために、前記第１絶縁層をパターニング
するステップと、 第１自己整合接触および第２自己整合接触を形成するた
めに、前記第１自己整合接触開口部および前記第２自己
整合接触開口部のそれぞれに、導電材を堆積させるステ
ップと、 前記ワード線上に第２絶縁層を形成するステップと、 ビット線接触開口部を形成するために、前記第２絶縁層
をパターニングするステップと、 ビット線接触を形成するために、前記ビット線接触開口
部に導電材を堆積させて、前記ビット線接触が、前記第
１自己整合接触を介して、前記基板に電気的に接続され
るようにするステップと、 前記第２絶縁層上に誘電体層を形成するステップと、 前記ワード線に直交する複数の平行な溝を形成するため
に、前記誘電体層をパターニングするステップと、 複数のビット線を形成するために、前記溝に導電材を堆
積させて、前記ビット線の上面が、前記誘電体層の上面
より下で、かつ、前記ビット線が、前記ビット線接触を
介して、前記第１自己整合接触に電気的に接続されるよ
うにするステップと、 前記溝が満たされるように、前記ビット線上に硬材層を
形成するステップと、ノード接触開口部を形成するため
に、前記誘電体層と前記第２絶縁層をパターニングする
ステップと、 ノード接触を形成するために、前記第２自己整合接触を
介して、前記基板に電気的に接続されている前記ノード
接触開口部に、導電材を堆積させるステップとからなる
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ（DRAM）キャパシタの製造方法。 - 【請求項２】 請求項１に記載の方法において、 前記アクティブ領域をパターニングによって形成するス
テップが、浅溝分離構造を形成するステップを含むこと
を特徴とする方法。 - 【請求項３】 請求項１に記載の方法において、 前記ワード線を形成するステップが、 前記基板上に導電層および絶縁層を形成する第１ステッ
プと、複数の平行な線を形成するために、前記導電層お
よび前記絶縁層をパターニングする第２ステップと、前
記線の側壁に硬材スペーサを形成する第３ステップとか
らなることを特徴とする方法。 - 【請求項４】 請求項１に記載の方法において、 前記ワード線を形成するステップの後にさらに、前記ワ
ード線の各側の前記基板に、ソース／ドレイン領域を形
成するステップを含むことを特徴とする方法。 - 【請求項５】 請求項１に記載の方法において、 前記第１絶縁層を形成する前記ステップが、さらに、 絶縁材を、前記ワード線の間のスペースと、前記ワード
線上とに堆積させるサブステップと、 前記ワード線よりも上にある余分な絶縁材を、化学的機
械的研磨法によって除去するサブステップとからなるこ
とを特徴とする方法。 - 【請求項６】 請求項１に記載の方法において、 前記第１自己整合接触開口部および前記第２自己整合接
触開口部を形成する前記ステップが、 前記ワード線および前記第１絶縁層上に、不連続なT型
アイランド・フォトレジスト・パターンを形成するサブ
ステップと、 前記基板の一部分を露出するために、エッチングマスク
として前記T型アイランド・フォトレジスト・パターン
を使用して、スペースの前記第１絶縁層の一部分をエッ
チングするサブステップとからなることを特徴とする方
法。 - 【請求項７】 請求項１に記載の方法において、 前記第１自己整合接触および前記第２自己整合接触を形
成する前記ステップが、 前記第１自己整合接触開口部および前記第２自己整合接
触開口部と、前記ワード線および前記第１絶縁層上と
に、導電材を堆積させるサブステップと、 前記ワード線が露出するように、前記ワード線よりも上
にある余分な導電材を、化学的機械的研磨法によって除
去するサブステップとからなることを特徴とする方法。 - 【請求項８】 請求項１に記載の方法において、 前記ビット線接触開口部を形成する前記ステップが、 前記第２絶縁層上にビット線接触開口部フォトレジスト
・パターンを形成するサブステップと、 前記第１自己整合接触を露出するために、エッチングマ
スクとして前記ビット線接触開口部フォトレジスト・パ
ターンを使用して、前記第２絶縁層をエッチングするサ
ブステップとからなることを特徴とする方法。 - 【請求項９】 請求項１に記載の方法において、 前記ビット線接触を形成する前記ステップが、 導電材を、前記ビット線接触開口部と、前記第２絶縁層
上とに堆積させるサブステップと、 前記第２絶縁層を露出するために、前記第２絶縁層より
も上にある余分な導電材を、化学的機械的研磨法によっ
て除去するサブステップとからなることを特徴とする方
法。 - 【請求項１０】 請求項１に記載の方法において、 前記溝を形成する前記ステップが、 前記誘電体層上に線／空間ビット線フォトレジスト・パ
ターンを形成するサブステップと、 前記ビット線接触を露出するために、エッチングマスク
として前記線／空間ビット線フォトレジスト・パターン
を使用して、前記誘電体層をエッチングするサブステッ
プとからなることを特徴とする方法。 - 【請求項１１】 請求項１に記載の方法において、 前記ビット線を形成する前記ステップが、 導電材を、前記溝と、前記誘電体層上とに堆積させるサ
ブステップと、 前記ビット線を形成し、前記誘電体層を形成するため
に、前記導電材をエッチングし、前記導電材が、それぞ
れの溝の一定の深さまでしか占有しないようにするサブ
ステップとからなることを特徴とする方法。 - 【請求項１２】 請求項１に記載の方法において、 前記ビット線を形成する前記ステップの後で、かつ、硬
材を堆積させる前記ステップの前に、 ボウル型開口部が前記溝の上部分に形成されるように、
前記溝を等方性エッチングするステップを有することを
特徴とする方法。 - 【請求項１３】 請求項１に記載の方法において、 硬材を堆積させる前記ステップがさらに、 硬材を、前記溝と、前記誘電体層上とに堆積させるサブ
ステップと、 前記誘電体層を露出するために、前記誘電体層よりも上
にある余分な硬材を、化学的機械的研磨法によって除去
するサブステップとからなることを特徴とする方法。 - 【請求項１４】 請求項１に記載の方法において、 前記ノード接触開口部を形成する前記ステップが、 前記硬材層上に線／空間ノード接触開口部フォトレジス
ト・パターンを形成するサブステップと、 前記基板の一部分を露出するために、エッチングマスク
として前記ノード接触開口部フォトレジスト・パターン
を使用して、前記誘電体層および前記第２絶縁層をエッ
チングするサブステップとからなることを特徴とする方
法。 - 【請求項１５】 請求項１に記載の方法において、 前記ノード接触を形成するステップが、 導電材を、前記ノード接触開口部と、前記誘電体層およ
び前記硬材層上とに堆積させるサブステップと、 前記誘電体層および前記硬材層を露出するために、余分
な導電層を除去するサブステップとからなることを特徴
とする方法。 - 【請求項１６】 請求項１に記載の方法において、 前記第１自己整合接触開口部および前記第２自己整合接
触開口部を形成する前記ステップが、 前記ワード線および前記第１絶縁層上に、連続な自己整
合接触開口部フォトレジスト・パターンを形成するサブ
ステップと、 前記中間スペースの前記第１絶縁層の一部分を除去する
ために、エッチングマスクとして前記連続な自己整合接
触開口部フォトレジスト・パターンを使用してエッチン
グし、前記基板の一部分を露出するようにするサブステ
ップとからなることを特徴とする方法。 - 【請求項１７】 ダイナミック・ランダム・アクセス・
メモリ（DRAM）キャパシタの製造方法であって、 基板を提供するステップと、 前記基板に複数のアクティブ領域を形成するステップ
と、 前記基板上に複数の平行なワード線を形成するステップ
と、 前記ビット線接触および前記ノード接触を形成するため
に、前記ワード線の間の所望の位置に第１プラグおよび
第２プラグを形成するステップと、 前記ワード線の間のスペースに、絶縁材を堆積させるス
テップと、 前記第１プラグ上にビット線接触を形成するステップ
と、 前記ワード線に直交する複数の平行なビット線を形成す
るステップと、 前記第２プラグ上にノード接触を形成するステップとか
らなり、 前記ビット線は、前記ビット線接触を介して、前記第１
プラグおよび前記基板に電気的に接続され、前記ビット
線どうしは互いに電気的に絶縁され、各ビット線は硬材
層に覆われていることを特徴とする方法。 - 【請求項１８】 請求項１７に記載の方法であって、 アクティブ領域をパターニングによって形成する前記ス
テップは、分離構造を形成するステップを含むことを特
徴とする方法。 - 【請求項１９】 請求項１７に記載の方法において、 前記ワード線を形成する前記ステップが、 前記基板上に導電層および絶縁層を形成する第１ステッ
プと、 複数の平行な線を形成するために、前記導電層および前
記絶縁層をパターニングする第２ステップと、 前記ワード線の側壁に硬材スペーサを形成する第３ステ
ップとからなることを特徴とする方法。 - 【請求項２０】 請求項１９に記載の方法において、 前記絶縁層および前記硬材層を形成するステップが、窒
化珪素を堆積させるステップを含むことを特徴とする方
法。 - 【請求項２１】 請求項１７に記載の方法において、 前記ワード線を形成する前記ステップの後にさらに、前
記ワード線の各側の前記基板に、ソース／ドレイン領域
を形成するステップを含むことを特徴とする方法。 - 【請求項２２】 請求項１７に記載の方法において、 前記第１プラグおよび前記第２プラグを形成する前記ス
テップが、 前記ワード線の上面を露出しながら、前記ワード線の間
の前記スペースに導電材を堆積させるステップと、 所望の位置に前記ビット線接触プラグおよび前記ノード
接触プラグを形成するために、前記導電材の一部分を除
去し、前記基板の一部分が露出されるようにするステッ
プと、 前記第１プラグと前記第２プラグを形成するために、前
記導電層の一部分を除去した後のスペースに、絶縁材を
堆積させるステップとからなり、 前記第１プラグおよび前記第２プラグは、それぞれ、前
記ビット線接触の一部分および前記ノード接触の一部分
をなすことを特徴とする方法。 - 【請求項２３】 請求項１７に記載の方法において、 前記ビット線接触を形成する前記ステップは、 前記ワード線上に絶縁材を堆積させるステップと、 前記第１プラグを露出する開口部を形成するために、前
記絶縁層の一部分を除去するステップと、 前記開口部に絶縁材を堆積させるステップとからなるこ
とを特徴とする方法。 - 【請求項２４】 請求項１７に記載の方法において、 前記ビット線を形成する前記ステップが、 前記基板上にブランケット式の誘電体層を形成するサブ
ステップと、 前記ワード線と直交する複数の溝を形成するために、前
記ブランケット式の誘電体層の一部分を除去して、前記
溝が前記ビット線接触を露出するようにするサブステッ
プと、 導電材を、前記溝に堆積させ、前記導電層の上面が前記
誘電体層の上面よりも低くなるように、エッチングする
サブステップと、 ボウル型開口部が前記溝の上部分に形成されるように、
前記溝を等方性エッチングするサブステップと、 硬材を、前記溝と、前記誘電体層上とに堆積させるサブ
ステップと、 前記誘電体層を露出するために、化学的機械的研磨法に
よって、前記誘電体層よりも上にある余分な硬材を除去
するサブステップとからなり、前記導電層はビット線と
して機能することを特徴とする方法。 - 【請求項２５】 請求項１７に記載の方法において、 前記ノード接触開口部を形成する前記ステップが、 前記硬材層および前記誘電体層上に線／空間ノード接触
開口部フォトレジスト・パターンを形成するサブステッ
プと、 前記基板の一部分を露出するために、エッチングマスク
として前記ノード接触開口部フォトレジスト・パターン
を使用して、前記誘電体層および前記第２絶縁層をエッ
チングするサブステップとからなることを特徴とする方
法。 - 【請求項２６】 請求項１７に記載の方法において、 前記ノード接触を形成する前記ステップが、 導電材を、前記ノード接触開口部と、前記誘電体層およ
び前記硬材層上に堆積させるサブステップと、 前記誘電体層および前記硬材層を露出するために、余分
な導電層を除去するサブステップとからなることを特徴
とする方法。
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