CN116940108A - 半导体结构及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 164
- 238000002955 isolation Methods 0.000 claims abstract description 59
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 478
- 238000000034 method Methods 0.000 claims description 30
- 239000011241 protective layer Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 16
- 238000009413 insulation Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims 2
- 238000005516 engineering process Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
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- Thin Film Transistor (AREA)
Abstract
本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构良率较低的技术问题，该制作方法包括：在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽；在第一沟槽的侧壁上形成第一绝缘层，第一绝缘层的厚度小于目标值，第一绝缘层围合成第二沟槽；对暴露在第二沟槽内的衬底进行硅化反应；在第二沟槽的侧壁上形成第二绝缘层，第二绝缘层围合成第三沟槽，第一绝缘层和第二绝缘层的厚度之和等于目标值；在第三沟槽内形成隔离层。通过在第一沟槽的侧壁形成第一绝缘层，且其厚度小于目标值，暴露的衬底较多，硅化后的衬底沿第二方向连成一体，以提高半导体结构的性能。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，半导体结构的应用越来越广，半导体存储器，尤其是动态随机存储器(Dynamic Random Access Memory，简称DRAM)因其具有较高的存储密度以及较快的读写速度被广泛地应用在各种电子设备中。
动态随机存储器通常包括多个存储单元，每个存储单元包括晶体管和电容器，晶体管的栅极与动态随机存储器的字线(Word Line，简称WL)电连接，通过字线上的电压控制晶体管的开启和关闭；晶体管的源极和漏极中的一极与位线(Bit Line，简称BL)电连接，源极和漏极中的另一极与电容器电连接，通过位线对数据信息进行存储或者输出。
为了提高存储器的存储密度，动态随机存储器中的晶体管采用垂直晶体管，其具有全环栅(Gate All Around，简称GAA)结构，动态随机存储器中的位线通常采用埋入式位线。然而，半导体结构的良率较低。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，用于减少埋入式位线的形成难度，提高半导体结构的良率。
根据一些实施例，本申请的第一方面提供一种半导体结构的制作方法，其包括：
在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽；
在所述第一沟槽的侧壁上形成第一绝缘层，所述第一绝缘层的厚度小于目标值，位于所述第一沟槽内的所述第一绝缘层围合成第二沟槽；
对暴露在所述第二沟槽内的衬底进行硅化反应；
在所述第二沟槽的侧壁上形成第二绝缘层，位于所述第二沟槽内的所述第二绝缘层围合成第三沟槽，所述第一绝缘层和所述第二绝缘层的厚度之和等于目标值；
在所述第三沟槽内形成隔离层，所述隔离层填充满所述第三沟槽。
在一些可能的实施例中，在所述第一沟槽的侧壁上形成第一绝缘层，所述第一绝缘层的厚度小于目标值，位于所述第一沟槽内的所述第一绝缘层围合成第二沟槽，包括：
在所述第一沟槽的侧壁和底壁，以及所述基体上沉积初始第一绝缘层；
刻蚀所述初始第一绝缘层，保留位于所述第一沟槽的侧壁的所述初始第一绝缘层，保留的所述初始第一绝缘层形成所述第一绝缘层。
在一些可能的实施例中，在所述第二沟槽的侧壁上形成第二绝缘层，位于所述第二沟槽内的所述第二绝缘层围合成第三沟槽，所述第一绝缘层和所述第二绝缘层的厚度之和等于目标值，包括：
在所述第二沟槽的侧壁和底壁、所述基体，以及所述第一绝缘层上沉积初始第二绝缘层；
刻蚀所述初始第二绝缘层，保留位于所述第二沟槽的侧壁的所述初始第二绝缘层，保留的所述初始第二绝缘层形成所述第二绝缘层。
在一些可能的实施例中，所述第一绝缘层的厚度小于所述第二绝缘层的厚度，所述目标值为5-20nm。
在一些可能的实施例中，在所述第三沟槽内形成隔离层，所述隔离层填充满所述第三沟槽之后，还包括：
对所述基体和所述隔离层平坦化处理。
在一些可能的实施例中，在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽之前，还包括：
提供基体，所述基体包括衬底和第三绝缘层，所述衬底具有多条间隔设置且沿第二方向延伸的第四沟槽，所述第三绝缘层填充在所述第四沟槽内。
在一些可能的实施例中，提供基体，所述基体包括衬底和第三绝缘层，所述衬底具有多条间隔设置且沿第二方向延伸的第四沟槽，所述第三绝缘层填充在所述第四沟槽内，包括：
提供衬底；
刻蚀所述衬底，以在所述衬底内形成多条所述第四沟槽，所述第四沟槽的深度大于所述第一沟槽的深度；
在每个所述第四沟槽内沉积所述第三绝缘层，所述第三绝缘层填平所述第四沟槽。
在一些可能的实施例中，在每个所述第四沟槽内沉积所述第三绝缘层，所述第三绝缘层填平所述第四沟槽之后，还包括：
在所述衬底上沉积保护层，所述保护层覆盖所述衬底和所述第三绝缘层。
在一些可能的实施例中，在所述第三沟槽内形成隔离层，所述隔离层填充满所述第三沟槽之后，还包括：
去除部分所述第一绝缘层、部分所述第二绝缘层和部分所述第三绝缘层，形成填充空间，所述填充空间暴露所述衬底；
在所述填充空间内形成覆盖至少部分所述衬底的栅介质层、填充在所述栅介质层之间以及所述栅介质层和所述隔离层之间的导电层，以及覆盖所述导电层的第四绝缘层。
在一些可能的实施例中，在所述填充空间内形成覆盖至少部分所述衬底的栅介质层、填充在所述栅介质层之间以及所述栅介质层和所述隔离层之间的导电层，以及覆盖所述导电层的第四绝缘层，包括：
在所述衬底暴露的表面上形成初始介质层，位于所述填充空间下部的所述初始介质层形成所述栅介质层，各所述栅介质层之间具有间隙；
在所述填充空间内沉积所述导电层，所述导电层填充在所述栅介质层之间，以及所述栅介质层和所述隔离层之间；
在剩余的所述填充空间内沉积所述第四绝缘层。
在一些可能的实施例中，在所述衬底暴露的表面上形成初始介质层，位于所述填充空间下部的所述初始介质层形成所述栅介质层，各所述栅介质层之间具有间隙，包括：
通过热氧化工艺在暴露的所述衬底的表面上形成所述初始介质层。
在一些可能的实施例中，在所述填充空间内形成覆盖至少部分所述衬底的栅介质层、填充在所述栅介质层之间以及所述栅介质层和所述隔离层之间的导电层，以及覆盖所述导电层的第四绝缘层之后，还包括：
去除所述隔离层，以暴露所述第三沟槽；
将所述第三沟槽的开口密封，以使所述第三沟槽内形成空气隙。
在一些可能的实施例中，将所述第三沟槽的开口密封，以使所述第三沟槽内形成空气隙，包括：
在所述基体上沉积盖层，所述盖层封堵在所述第三沟槽的开口，以形成所述空气隙。
在一些可能的实施例中，去除部分所述第一绝缘层、部分所述第二绝缘层和部分所述第三绝缘层，形成填充空间，所述填充空间暴露所述衬底，包括：
自对准刻蚀所述第一绝缘层、所述第二绝缘层和所述第三绝缘层至初始深度，形成初始填充空间；
在所述衬底和所述隔离层暴露在所述初始填充空间的表面上形成支撑层，且所述支撑层填充满所述衬底和所述隔离层之间的所述初始填充空间；
利用剩余的所述初始填充空间，刻蚀所述第一绝缘层、所述第二绝缘层和所述第三绝缘层至预设深度，形成所述填充空间，所述填充空间包括剩余的所述初始填充空间。
本申请实施例提供的半导体结构的制作方法至少具有如下优点：
本申请实施例提供的半导体结构的制作方法中，基体具有沿第一方向延伸的第一沟槽，在第一沟槽的侧壁上形成第一绝缘层，第一绝缘层围合成第二沟槽且第一绝缘层的厚度小于目标值，其厚度较薄，暴露在第二沟槽内衬底较多，对暴露在第二沟槽内的衬底进行硅化反应时，便于位于相邻的第二沟槽之间的衬底内也发生硅化反应，使得硅化后的衬底沿第二方向连成一体，以提高半导体结构的性能。此外，在第二沟槽的侧壁形成第二绝缘层，第一绝缘层和第二绝缘层所在的区域后续形成字线，第一绝缘层和第二绝缘层的厚度之和等于目标值，以使字线有足够的制作空间，进一步提高半导体结构的性能。
根据一些实施例，本申请的第二方面提供一种半导体结构，所述半导体结构通过如上所述的制作方法形成，因而至少具有半导体结构的良率较高的优点。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例中的半导体结构中的字线和位线的俯视图；
图2为本申请实施例中的半导体结构的制作方法的一种流程图；
图3至图6分别为本申请实施例中的衬底在A-A处、B-B处、C-C处和D-D处截面的示意图；
图7至图10分别为本申请实施例中形成第四沟槽后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图11至图14分别为本申请实施例中的基体在A-A处、B-B处、C-C处和D-D处截面的示意图；
图15至图18分别为本申请实施例中形成第一沟槽后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图19至图22分别为本申请实施例中形成第一绝缘层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图23至图26分别为本申请实施例中形成位线后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图27至图30分别为本申请实施例中形成第二绝缘层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图31至图34分别为本申请实施例中形成隔离层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图35至图38分别为本申请实施例中形成填充空间后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图39至图42分别为本申请实施例中形成初始介质层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图43至图46分别为本申请实施例中形成导电层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图47至图50分别为本申请实施例中形成第四绝缘层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图51至图54分别为本申请实施例中去除隔离层后在A-A处、B-B处、C-C处和D-D处截面的示意图；
图55至图58分别为本申请实施例中形成盖层后在A-A处、B-B处、C-C处和D-D处截面的示意图。
具体实施方式
相关技术中存在半导体结构的良率较低的问题，经发明人研究发现，其原因在于，制作半导体结构的过程中，在衬底的第一沟槽的侧壁上形成第一绝缘层时，通常先在第一沟槽的侧壁和槽底沉积第一绝缘层，再刻蚀去除位于第一沟槽的槽底的第一绝缘层。然而，第一绝缘层较厚，其所围合的区域空间较小，另外沉积所形成的第一绝缘层的轮廓垂直性较差，位于第一沟槽的槽底的第一绝缘层往往难以去除，导致位于第一沟槽的槽底的衬底上仍覆盖有第一绝缘层，难以对该部分衬底进行硅化反应，从而难以制作埋入式位线，半导体结构的良率较低。
本申请实施例提供的半导体结构的制作方法中，通过在第一沟槽的侧壁上依次形成第一绝缘层和第二绝缘层，且在形成第一绝缘层后，对暴露在第一绝缘层所围合的区域内的衬底进行硅化反应。相较于形成第二绝缘层后再进行硅化反应，形成第一绝缘层后进行硅化反应，暴露的衬底较多，使得硅化后的衬底可以沿第二方向连成一体，以提高半导体结构的性能。第一绝缘层和第二绝缘层所在的区域后续形成字线，第一绝缘层和第二绝缘层的厚度之和等于目标值，以使字线有足够的制作空间，进一步提高半导体结构的性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
参考图1，图1为本申请实施例中的半导体结构的俯视图，该半导体结构包括字线2(Word Line，简称WL)和位线1(Bit Line，简称BL)。字线2沿第一方向延伸，位线1沿第二方向延伸，第二方向和第一方向之间具有夹角，例如第二方向和第一方向可以相垂直。具体的，如图1所示，位线1沿竖直方向(图1所示Y方向)延伸，字线2沿水平方向(图1所示X方向)延伸。
图1中具有A、B、C、D四种不同的位置。其中，A-A处的截面为平行于位线1延伸方向，且位于位线1上的截面；B-B处截面为平行于位线1延伸方向，且位于相邻位线1之间的截面；C-C处的截面为平行于字线2延伸方向，且位于字线2上的截面；D-D处的截面为平行于字线2延伸方向，且位于相邻字线2之间的截面；
参考图2，图2为本申请一实施例中的半导体结构的制作方法的流程图，该制作方法包括以下步骤：
步骤S10：在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽。
参考图3至图10，在本申请一些可能的实施例中，在基体10中形成多条间隔设置且沿第一方向延伸的第一沟槽21(步骤S10)之前，还包括：提供基体10，基体10包括衬底11和第三绝缘层13，衬底11具有多条间隔设置且沿第二方向延伸的第四沟槽12，第三绝缘层13填充在第四沟槽12内。
具体的，提供基体10，基体10包括衬底11和第三绝缘层13，衬底11具有多条间隔设置且沿第二方向延伸的第四沟槽12，第三绝缘层13填充在第四沟槽12内，可以包括以下步骤：
提供衬底11。
刻蚀衬底11，以在衬底11内形成多条第四沟槽12，第四沟槽12的深度大于第一沟槽21的深度。如图3至图10所示，去除部分衬底11，以在衬底11内形成多条第四沟槽12，多条第四沟槽12间隔设置且沿第二方向延伸，其用于隔离位线1。示例性的，示例性的，通过自对准双图形化(Self-Aligned Double Patterning，简称SADP)工艺或者自对准四重图形化(Self-Aligned Quadruple Patterning，简称SAQP)工艺形成上述多个第四沟槽12，以增大第四沟槽12的密度，保证第四沟槽12的深宽比。
其中，参考图15至图18，第四沟槽12的深度大于第一沟槽21的深度，第四沟槽12的宽度可以与第一沟槽21的宽度相同，其中，深度是指槽底相对与衬底11的顶面之间的距离，宽度是指两相对侧壁之间的距离，即第四沟槽12的槽底可以位于第一沟槽21的槽底的下方。多个第四沟槽12和多个第一沟槽21相连通，其将部分衬底11分隔成多个柱状结构。
在每个第四沟槽12内沉积第三绝缘层13，第三绝缘层13填平第四沟槽12。如图7至图14所示，第三绝缘层13的顶面与衬底11的顶面齐平，以填平第三沟槽25。
参考图11至图14，基体10包括衬底11和第三绝缘层13，衬底11内设置有多个间隔设置且与第二方向延伸的第四沟槽12，第四沟槽12内填充有第三绝缘层13。其中，衬底11可以为半导体衬底，例如，硅衬底、锗衬底、碳化硅(SiC)衬底、锗化硅(SiGe)衬底、绝缘体上锗(Germanium on Insulator，简称GOI)衬底或者绝缘体上硅(Silicon on Insulator，简称SOI)衬底等。
第三绝缘层13填平第四沟槽12，如图11至图14所示，第三绝缘层13的顶面与衬底11的顶面齐平，以使第三绝缘层13的顶面和衬底11的顶面形成一个平整的表面，便于在该表面上形成其他结构。第三绝缘层13的材质可以为氧化物，例如氧化硅。
在一些可能的示例中，参考图15至图18，基体10还包括保护层14，保护层14覆盖衬底11和第三绝缘层13。如此设置，可以避免衬底11暴露，从而避免后续硅化反应时衬底11的顶面被污染，以保证其性能。
优选的，保护层14的材质可以与第三绝缘层13的材质相同，如此设置，保护层14和第三绝缘层13可以同时形成，以简化半导体结构的制作过程。具体的，在第四沟槽12内和衬底11上沉积第三绝缘材料，第三绝缘材料填充满第四沟槽12且覆盖衬底11；通过平坦化处理工艺去除衬底11上的部分第三绝缘材料，剩余的第三绝缘材料背离衬底11的表面齐平。此时，位于第四沟槽12内的第三绝缘材料形成第三绝缘层13，位于衬底11上的第三绝缘材料形成保护层14。当然，保护层14的形成并不是限定的，还可以通过其他方式形成。例如，在形成第三绝缘层13后，再在衬底11和第三绝缘层13上沉积保护层14。
上述沉积可以为化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic LayerDeposition，简称ALD)等；上述平坦化处理工艺可以为化学机械研磨(ChemicalMechanical Polishing，简称CMP)。
第一沟槽21形成在基体10中，其沿第一方向延伸，即第一沟槽21的延伸方向与字线2的延伸方向相同。参考图15至图18，第一沟槽21的深度低于第四沟槽12的深度，即第一沟槽21的部分槽底位于衬底11中，部分槽底位于第三绝缘层13中。
如此设置，第四沟槽12沿第二方向延伸，其将衬底11的上部分分隔成多个条状结构，第一沟槽21沿第一方向延伸，其将每个条状结构的上部分分隔成多个柱状结构，形成阵列排布的有源柱，有源柱用于形成晶体管的源级、漏级和沟道区，源级、漏级和沟道区垂直排布。每个条状结构的下部分，剩余的每个条状结构中后续中形成位线1，以与晶体管的源级和漏级中的一级电连接。相邻的条状结构之间填充有第三绝缘层13，还可以保证相邻的位线1之间的绝缘设置。
步骤S20：在第一沟槽的侧壁上形成第一绝缘层，第一绝缘层的厚度小于目标值，位于第一沟槽内的第一绝缘层围合成第二沟槽。
参考图15至图22，第一绝缘层22覆盖第一沟槽21的侧壁，用于防止第一沟槽21的侧壁发生硅化反应。第一绝缘层22的材质可以为氧化物，例如氧化硅。第一绝缘层22的厚度小于目标值，目标值可以为5-20nm，例如，第一绝缘层22的厚度可以为1-2nm，第一绝缘层22的厚度较薄，第一绝缘层22在第一沟槽21内占据的空间较少，从而使得较多的衬底11暴露在第一绝缘层22所围合的第二沟槽23内。也就是说，第一绝缘层22所围合成的第二沟槽23内暴露的衬底11较多。如此设置，一方面便于制作第一绝缘层22，另一方面便于对暴露在第二沟槽23的槽底的衬底11进行硅化处理。
在一些可能的实现方式中，参考图15至图22，在第一沟槽21的侧壁上形成第一绝缘层22，第一绝缘层22的厚度小于目标值，位于第一沟槽21内的第一绝缘层22围合成第二沟槽23，包括：
在第一沟槽21的侧壁和底壁，以及基体10上沉积初始第一绝缘层。初始第一绝缘层覆盖第一沟槽21的侧壁和底壁，以及基体10。在基体10包括保护层14的实施例中，初始第一绝缘层覆盖在保护层14上。
沉积初始第一绝缘层后，刻蚀初始第一绝缘层，保留位于第一沟槽21的侧壁的初始第一绝缘层，保留的初始第一绝缘层形成第一绝缘层22。即沉积初始第一绝缘层后，对初始第一绝缘层进行回刻(Etch Back)，去除位于第一沟槽21的底壁和基体10上的初始第一绝缘层，保留位于第一沟槽21的侧壁的初始第一绝缘层，以形成第一绝缘层22。
初始第一绝缘层的厚度可以为1-2nm，其形成第一绝缘层后，第一绝缘层22的厚度为1-2nm。如此设置，对初始第一绝缘层进行回刻时，位于第一沟槽21的底壁的初始第一绝缘层的刻蚀空间较大，可以保证该部分初始第一绝缘层能够去除，以暴露衬底11，使得后续可以对衬底11进行处理。
此外，初始第一绝缘层的厚度较薄，位于第一沟槽21的底壁的初始第一绝缘层易去除，第一沟槽21的深度可以做得深一些，即第一沟槽21的深宽比增加，以相邻第一沟槽21之间的衬底11的高度增加，后续该部分衬底11形成源区、漏区和沟道区时，源区/漏区的端部高度增加，减少带间隧穿(Band to Band Tunneling，简称BTBT)、栅诱导漏极泄漏电流(Gate induced Drain Leakage，简称GIDL)。
步骤S30：对暴露在第二沟槽内的衬底进行硅化反应。
参考图23至图26，对暴露在第二沟槽23内的衬底11进行硅化反应，在衬底11内形成金属硅化物，金属硅化物沿第二方向相连，形成位线1。其中，金属硅化物可以为硅化钛、硅化钽、硅化钴、硅化镍或者硅化钨等。具体的，在第二沟槽23内沉积金属层，再对金属层进行退火，以使金属层内的金属与衬底11(例如硅)反应，形成金属硅化物，再去除多余的金属层。
步骤S40：在第二沟槽的侧壁上形成第二绝缘层，位于第二沟槽内的第二绝缘层围合成第三沟槽，第一绝缘层和第二绝缘层的厚度之和等于目标值。
参考图23至图30，第二绝缘层24覆盖第二沟槽23的侧壁，第二绝缘层24围合成第三沟槽25，第二绝缘层24和第一绝缘层22所占据的空间后续用于形成字线2，第一绝缘层22和第二绝缘层24的厚度之和等于目标值，目标值可为5-20nm。如此设置，通过增大目标值，一方面可以使字线2具有较大的制作空间，便于字线2的形成；另一方面还可以使第三沟槽25的宽度较小，以便于后续空气隙70(参考图47)的形成。
如图27至图30所示，第一绝缘层22的厚度可以小于第二绝缘层24的厚度，即先在第一沟槽21的侧壁上形成较薄的第一绝缘层22，再在第一绝缘层22的侧表面上形成较厚的第二绝缘层24。第二绝缘层24的材质可以为氧化物，例如氧化硅。优选的，第二绝缘层24的材质与第一绝缘层22的材质相同，一方面可以使第二绝缘层24和第一绝缘层22形成一体，避免层间分离；另一方面可以同时去除第二绝缘层24和第一绝缘层22，便于后续的制作。
在一些可能的实施例中，在第二沟槽23的侧壁上形成第二绝缘层24，位于第二沟槽23内的第二绝缘层24围合成第三沟槽25，第一绝缘层22和第二绝缘层24的厚度之和等于目标值，包括：
在第二沟槽23的侧壁和底壁、基体10，以及第一绝缘层22上沉积初始第二绝缘层。初始第二绝缘层覆盖第二沟槽23的侧壁和底壁、基体10以及第一绝缘层22。在基体10包括保护层14的实施例中，初始第二绝缘层覆盖在保护层14上。
刻蚀初始第二绝缘层，保留位于第二沟槽23的侧壁的初始第二绝缘层，保留的初始第二绝缘层形成第二绝缘层24。沉积初始第二绝缘24后，对初始第二绝缘层进行回刻(Etch Back)，去除位于第二沟槽23的底壁、第一绝缘层22和基体10上的初始第二绝缘层，保留位于第二沟槽23的侧壁的初始第二绝缘24，以形成第二绝缘层24。如图19至图30所示，第一沟槽21的侧壁上依次形成第一绝缘层22和第二绝缘层24。
步骤S50：在第三沟槽内形成隔离层，隔离层填充满第三沟槽。
参考图27至图34，在第三沟槽25内沉积隔离层30，隔离层30填平第三沟槽25。隔离层30用于隔离字线2，以保证相邻字线2之间的绝缘设置。第二绝缘层24相较于隔离层30具有高选择比，在刻蚀第二绝缘层24时减少对隔离层30的损伤。当第二绝缘层24的材质为氧化物时，隔离层30的材质可以为氮化硅或者氮氧化硅，其材质较硬。
在一些可能的实施例中，在第三沟槽25内形成隔离层30，隔离层30填充满第三沟槽25之后，还包括：对基体10和隔离层30平坦化处理。如此设置，基体10和隔离层30形成较为平整的顶面。其中，在基体10包括保护层14的实施例中，对基体10和隔离层30平坦化处理包括去除衬底11上的保护层14和隔离层30，以使衬底11暴露，便于将衬底11与其他结构电连接。
综上，本申请实施例提供的半导体结构的制作方法中，基体10具有沿第一方向延伸的第一沟槽21，在第一沟槽21的侧壁上形成第一绝缘层22，第一绝缘层22围合成第二沟槽23且第一绝缘层22的厚度小于目标值，其厚度较薄，暴露在第二沟槽23内衬底11较多，对暴露在第二沟槽23内的衬底11进行硅化反应时，硅化后的衬底11沿第二方向连成一体，以提高半导体结构的性能。此外，在第二沟槽23的侧壁形成第二绝缘层24，第一绝缘层22和第二绝缘层24所在的区域后续形成字线2，第一绝缘层22和第二绝缘层24的厚度之和等于目标值，以使字线2有足够的制作空间，进一步提高半导体结构的性能。
在上述实施例的基础上，在一些可能的实现方式中，在每个第四沟槽12内沉积第三绝缘层13，第三绝缘层13填平第四沟槽12之后，还包括：在衬底11上沉积保护层14，保护层14覆盖衬底11和第三绝缘层13。保护层14对衬底11进行隔离和保护，以避免衬底11的顶面暴露，从而避免其产生硅化反应。
在上述实施例的基础上，在另一些可能的实现方式中，在每个第四沟槽12内沉积第三绝缘层13，第三绝缘层13填平第四沟槽12的步骤之前或者之后，还包括：对相邻的第四沟槽12之间的衬底11进行掺杂，以形成源区、漏区，以及位于源区和漏区之间的沟道区。其中，掺杂可以通过离子注入(Ion Plantation)或者热扩散(Thermal diffusion)等工艺实现，源区和漏区的掺杂材料的类型(N型或者P型)相同，沟道区的掺杂材料的类型与源区/漏区的掺杂材料的类型不同。
参考图35至图50，在本申请一些可能的实施例中，在第三沟槽25内形成隔离层30，隔离层30填充满第三沟槽25(步骤S50)之后，还包括：
步骤S60：去除部分第一绝缘层、部分第二绝缘层和部分第三绝缘层，形成填充空间，填充空间暴露衬底。
如图35至图38所示，刻蚀第一绝缘层22、第二绝缘层24和第三绝缘层13，形成填充空间40，填充空间40的深度如图37中H所示，其小于第一沟槽21的深度，以避免位线1暴露，从而保证位线1和形成在填充空间40内的字线2之间绝缘设置。
优选的，第一绝缘层22、第二绝缘层24和第三绝缘层13的材质相同，以使这三个绝缘层可以同时去除，简化半导体结构的制作步骤。形成填充空间40后，填充空间40具有多个，多个填充空间40之间由隔离层30隔开，每个填充空间40内暴露的衬底11呈柱状结构。
在一些可能的实现方式中，去除部分第一绝缘层22、部分第二绝缘层24和部分第三绝缘层13，形成填充空间40，填充空间40暴露衬底11，包括：
自对准刻蚀第一绝缘层22、第二绝缘层24和第三绝缘层13至初始深度，形成初始填充空间40。其中，自对准刻蚀是指刻蚀第一绝缘层22、第二绝缘层24和第三绝缘层13时，无需设置掩膜，利用第一绝缘层22、第二绝缘层24和第三绝缘层13与衬底11的选择比，可以直接对第一绝缘层22、第二绝缘层24和第三绝缘层13进行刻蚀，简化半导体结构的制作过程。形成初始填充空间后，初始填充空间的深度为初始深度，即初始填充空间的底面距离衬底11的顶面之间的距离为初始深度。
在衬底11和隔离层30暴露在初始填充空间的表面上形成支撑层，且支撑层填充满衬底11和隔离层30之间的初始填充空间。如此设置，支撑层可以对隔离层30进行支撑，以防止随着填充空间40的深度的增加而使隔离层30倒塌。支撑层的材质可以与隔离层30的材质相同，例如均为氮化硅，以使支撑层和隔离层30形成一个整体。支撑层填充满衬底11和隔离层30之间的初始填充空间，相邻的柱状结构的衬底11之间存在间隙，该部分初始填充空间剩余，以便于对第一绝缘层22、第二绝缘层24和第三绝缘层13继续进行刻蚀。
利用剩余的初始填充空间，刻蚀第一绝缘层22、第二绝缘层24和第三绝缘层13至预设深度，形成填充空间40，填充空间40包括剩余的初始填充空间。示例性的，向剩余的初始填充空间内通入刻蚀气体或者倒入刻蚀液，以刻蚀第一绝缘层22、第二绝缘层24和第三绝缘层13至预设深度，剩余的初始填充空间和新形成的空间形成填充空间40。
步骤S70：在填充空间内形成覆盖至少部分衬底的栅介质层、填充在栅介质层之间以及栅介质层和隔离层之间的导电层，以及覆盖导电层的第四绝缘层。
参考图39至图50，在填充空间40内的衬底11上形成栅介质层，栅介质层环绕且覆盖衬底11的外周面。导电层52填充在栅介质层和隔离层30所围合的区域内，其用作字线2。第四绝缘层53覆盖导电层52和栅介质层，其将填充空间40填平。
栅介质层的材质可以为氧化物，例如氧化硅层、氮氧化硅、氧化钽、氧化铝、氧化铪等，栅介质层的厚度可以根据实际需要而确定。导电层52的材质可以为金属，例如钽、钨、氮化钽或者氮化钛等，导电层52的材质还可为多晶硅等其他导电材料。第四绝缘层53的材质可以为氧化物，例如氧化硅。
在一些可能的示例中，栅介质层覆盖暴露在填充空间40内的每个衬底11的所有表面，也就是说，位于填充空间40内的每个衬底11的所有外周面上均覆盖有栅介质层。在另一些可能的示例中，栅介质层覆盖暴露在填充空间40内的每个衬底11的沟道区的外周面。
具体的，参考图39至图50，在填充空间40内形成覆盖至少部分衬底11的栅介质层、填充在栅介质层之间以及栅介质层和隔离层30之间的导电层52，以及覆盖导电层52的第四绝缘层53，可以包括：
在衬底11暴露的表面上形成初始介质层51，位于填充空间40下部的初始介质层51形成栅介质层，各栅介质层之间具有间隙。如图39至图42所示，衬底11呈柱状结构，柱状结构的顶面和侧面暴露，其上形成初始介质层51。位于填充空间40下部的初始介质层51形成栅介质层，栅介质层可以与柱状结构中的至少部分沟道区相对，各栅介质层间隔设置。
在一些可能的实现方式中，通过热氧化工艺在暴露的衬底11的表面上形成初始介质层51。具体的，衬底11与含有氧化物质的气体在高温下进行化学反应，以在衬底11的表面形成一层致密的氧化薄膜，该氧化薄膜即为初始介质层51。采用热氧化工艺，可以适应半导体结构尺寸微缩的要求，柱状结构的尺寸可以微缩至5nm以下。在另一些可能的实现方法中，通过沉积工艺暴露的衬底11的表面上形成初始介质层51。
形成初始介质层51后，在填充空间40内沉积导电层52，导电层52填充在栅介质层之间，以及栅介质层和隔离层30之间。如图43至图46所示，在形成有栅介质层的填充空间40内继续沉积导电层52，导电层52与栅介质层相对。
形成导电层52之后，在剩余的填充空间40内沉积第四绝缘层53。如图47至图50所示，通过沉积工艺形成第四绝缘层53，第四绝缘层53填平填充空间40。具体的，在剩余的填充空间40和衬底11上沉积第四绝缘层53，并通过平坦化处理工艺去除衬底11上的第四绝缘层53，以暴露衬底11。
本实施例中，柱状结构中形成源区、漏区和沟道区，柱状结构、栅介质层和导电层52形成垂直全环栅晶体管(Vertical Gate All Around，简称VGAA)，在占用相同衬底11面积时，通过增加柱状结构的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，提高半导体结构的性能。
参考图51至图58，在本申请一些可能的实施例中，在填充空间40内形成覆盖至少部分衬底11的栅介质层、填充在栅介质层之间以及栅介质层和隔离层30之间的导电层52，以及覆盖导电层52的第四绝缘层53(步骤S70)之后，还包括：
去除隔离层30，以暴露第三沟槽25。如图51至图54所示，通过干法刻蚀或者湿法刻蚀工艺去除隔离层30，以暴露第三沟槽25。在一些可能的示例中，去除全部的隔离层30，第三沟槽25完全暴露。在另一些可能的示例中，去除预设深度的隔离层30，第三沟槽25部分暴露，此时，导电层52暴露在第三沟槽25内。
将第三沟槽25的开口密封，以使第三沟槽25内形成空气隙70。如图55至图58所示，空气隙70至少形成在相邻的导电层52之间，利用空气的介电常数近似为1的特性，可以降低相邻的导电层52之间的寄生电阻，提高半导体结构的性能。
具体的，将第三沟槽25的开口密封，以使第三沟槽25内形成空气隙70，包括：在基体10上沉积盖层60，盖层60封堵在第三沟槽25的开口，以形成空气隙70。示例性的，利用填充能力较差的材料(例如氮化物)沉积形成盖层60，该材料形成在第三沟槽25的开口，未沉积或者未完全沉积到第三沟槽25内，以使第三沟槽25内形成空气隙70。或者，控制沉积工艺的工艺参数，例如沉积速率等，以将第三沟槽25封口。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，包括：
在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽；
在所述第一沟槽的侧壁上形成第一绝缘层，所述第一绝缘层的厚度小于目标值，位于所述第一沟槽内的所述第一绝缘层围合成第二沟槽；
对暴露在所述第二沟槽内的衬底进行硅化反应；
在所述第二沟槽的侧壁上形成第二绝缘层，位于所述第二沟槽内的所述第二绝缘层围合成第三沟槽，所述第一绝缘层和所述第二绝缘层的厚度之和等于目标值；
在所述第三沟槽内形成隔离层，所述隔离层填充满所述第三沟槽。
2.根据权利要求1所述的制作方法，其特征在于，在所述第一沟槽的侧壁上形成第一绝缘层，所述第一绝缘层的厚度小于目标值，位于所述第一沟槽内的所述第一绝缘层围合成第二沟槽，包括：
在所述第一沟槽的侧壁和底壁，以及所述基体上沉积初始第一绝缘层；
刻蚀所述初始第一绝缘层，保留位于所述第一沟槽的侧壁的所述初始第一绝缘层，保留的所述初始第一绝缘层形成所述第一绝缘层。
3.根据权利要求1所述的方法，其特征在于，在所述第二沟槽的侧壁上形成第二绝缘层，位于所述第二沟槽内的所述第二绝缘层围合成第三沟槽，所述第一绝缘层和所述第二绝缘层的厚度之和等于目标值，包括：
在所述第二沟槽的侧壁和底壁、所述基体，以及所述第一绝缘层上沉积初始第二绝缘层；
刻蚀所述初始第二绝缘层，保留位于所述第二沟槽的侧壁的所述初始第二绝缘层，保留的所述初始第二绝缘层形成所述第二绝缘层。
4.根据权利要求1所述的制作方法，其特征在于，所述第一绝缘层的厚度小于所述第二绝缘层的厚度，所述目标值为5-20nm。
5.根据权利要求1所述的制作方法，其特征在于，在所述第三沟槽内形成隔离层，所述隔离层填充满所述第三沟槽之后，还包括：
对所述基体和所述隔离层平坦化处理。
6.根据权利要求1-5任一项所述的制作方法，其特征在于，在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽之前，还包括：
提供基体，所述基体包括衬底和第三绝缘层，所述衬底具有多条间隔设置且沿第二方向延伸的第四沟槽，所述第三绝缘层填充在所述第四沟槽内。
7.根据权利要求6所述的制作方法，其特征在于，提供基体，所述基体包括衬底和第三绝缘层，所述衬底具有多条间隔设置且沿第二方向延伸的第四沟槽，所述第三绝缘层填充在所述第四沟槽内，包括：
提供衬底；
刻蚀所述衬底，以在所述衬底内形成多条所述第四沟槽，所述第四沟槽的深度大于所述第一沟槽的深度；
在每个所述第四沟槽内沉积所述第三绝缘层，所述第三绝缘层填平所述第四沟槽。
8.根据权利要求7所述的制作方法，其特征在于，在每个所述第四沟槽内沉积所述第三绝缘层，所述第三绝缘层填平所述第四沟槽之后，还包括：
在所述衬底上沉积保护层，所述保护层覆盖所述衬底和所述第三绝缘层。
9.根据权利要求6所述的制作方法，其特征在于，在所述第三沟槽内形成隔离层，所述隔离层填充满所述第三沟槽之后，还包括：
去除部分所述第一绝缘层、部分所述第二绝缘层和部分所述第三绝缘层，形成填充空间，所述填充空间暴露所述衬底；
在所述填充空间内形成覆盖至少部分所述衬底的栅介质层、填充在所述栅介质层之间以及所述栅介质层和所述隔离层之间的导电层，以及覆盖所述导电层的第四绝缘层。
10.根据权利要求9所述的制作方法，其特征在于，在所述填充空间内形成覆盖至少部分所述衬底的栅介质层、填充在所述栅介质层之间以及所述栅介质层和所述隔离层之间的导电层，以及覆盖所述导电层的第四绝缘层，包括：
在所述衬底暴露的表面上形成初始介质层，位于所述填充空间下部的所述初始介质层形成所述栅介质层，各所述栅介质层之间具有间隙；
在所述填充空间内沉积所述导电层，所述导电层填充在所述栅介质层之间，以及所述栅介质层和所述隔离层之间；
在剩余的所述填充空间内沉积所述第四绝缘层。
11.根据权利要求10所述的制作方法，其特征在于，在所述衬底暴露的表面上形成初始介质层，位于所述填充空间下部的所述初始介质层形成所述栅介质层，各所述栅介质层之间具有间隙，包括：
通过热氧化工艺在暴露的所述衬底的表面上形成所述初始介质层。
12.根据权利要求9所述的制作方法，其特征在于，在所述填充空间内形成覆盖至少部分所述衬底的栅介质层、填充在所述栅介质层之间以及所述栅介质层和所述隔离层之间的导电层，以及覆盖所述导电层的第四绝缘层之后，还包括：
去除所述隔离层，以暴露所述第三沟槽；
将所述第三沟槽的开口密封，以使所述第三沟槽内形成空气隙。
13.根据权利要求12所述的制作方法，其特征在于，将所述第三沟槽的开口密封，以使所述第三沟槽内形成空气隙，包括：
在所述基体上沉积盖层，所述盖层封堵在所述第三沟槽的开口，以形成所述空气隙。
14.根据权利要求9所述的制作方法，其特征在于，去除部分所述第一绝缘层、部分所述第二绝缘层和部分所述第三绝缘层，形成填充空间，所述填充空间暴露所述衬底，包括：
自对准刻蚀所述第一绝缘层、所述第二绝缘层和所述第三绝缘层至初始深度，形成初始填充空间；
在所述衬底和所述隔离层暴露在所述初始填充空间的表面上形成支撑层，且所述支撑层填充满所述衬底和所述隔离层之间的所述初始填充空间；
利用剩余的所述初始填充空间，刻蚀所述第一绝缘层、所述第二绝缘层和所述第三绝缘层至预设深度，形成所述填充空间，所述填充空间包括剩余的所述初始填充空间。
15.一种半导体结构，其特征在于，所述半导体结构通过权利要求1-14任一项所述的制作方法形成。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210329106.0A CN116940108A (zh) | 2022-03-31 | 2022-03-31 | 半导体结构及其制作方法 |
| PCT/CN2022/091800 WO2023184648A1 (zh) | 2022-03-31 | 2022-05-09 | 半导体结构及其制作方法 |
| EP22731461.4A EP4280257A4 (en) | 2022-03-31 | 2022-05-09 | SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF |
| US17/807,895 US12310005B2 (en) | 2022-03-31 | 2022-06-21 | Semiconductor structure and manufacturing method thereof |
| TW111126395A TWI824618B (zh) | 2022-03-31 | 2022-07-14 | 半導體結構及其製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210329106.0A CN116940108A (zh) | 2022-03-31 | 2022-03-31 | 半导体结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116940108A true CN116940108A (zh) | 2023-10-24 |
Family
ID=84888543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210329106.0A Pending CN116940108A (zh) | 2022-03-31 | 2022-03-31 | 半导体结构及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| CN (1) | CN116940108A (zh) |
| TW (1) | TWI824618B (zh) |
| WO (1) | WO2023184648A1 (zh) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080113858A (ko) * | 2007-06-26 | 2008-12-31 | 주식회사 하이닉스반도체 | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 |
| TWI414058B (zh) * | 2009-10-22 | 2013-11-01 | Taiwan Memory Corp | 埋入式字元線及其製造方法 |
| CN101789433A (zh) * | 2010-02-04 | 2010-07-28 | 复旦大学 | 一种动态随机存储器的阵列结构及其制备方法 |
| US8956961B2 (en) * | 2012-03-09 | 2015-02-17 | Rexchip Electronics Corporation | Semiconductor device and method for making the same |
| JP2014045064A (ja) * | 2012-08-27 | 2014-03-13 | Ps4 Luxco S A R L | 半導体装置の製造方法 |
| KR101932230B1 (ko) * | 2012-08-28 | 2018-12-26 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체 장치 및 그 제조방법 |
| US10043810B1 (en) * | 2017-08-18 | 2018-08-07 | Winbond Electronics Corp. | Dynamic random access memory and method of fabricating the same |
| TWI685841B (zh) * | 2019-03-08 | 2020-02-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造方法 |
-
2022
- 2022-03-31 CN CN202210329106.0A patent/CN116940108A/zh active Pending
- 2022-05-09 WO PCT/CN2022/091800 patent/WO2023184648A1/zh not_active Ceased
- 2022-07-14 TW TW111126395A patent/TWI824618B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI824618B (zh) | 2023-12-01 |
| WO2023184648A1 (zh) | 2023-10-05 |
| TW202341356A (zh) | 2023-10-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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