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TWI655681B - 半導體結構的製造方法 - Google Patents

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TWI655681B
TWI655681B TW106139895A TW106139895A TWI655681B TW I655681 B TWI655681 B TW I655681B TW 106139895 A TW106139895 A TW 106139895A TW 106139895 A TW106139895 A TW 106139895A TW I655681 B TWI655681 B TW I655681B
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余德偉
De Wei Yu
陳建豪
Chien Hao Chen
子韋 方
Zi-wei FANG
育佳 楊
Yee-Chia Yeo
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台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
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Abstract

半導體結構的製造方法包含在複數個長條上沉積矽層。回蝕刻矽層，以移除矽層的頂部且暴露出這些長條的一些部分。在回蝕刻之後，剩下矽層位於這些長條之間之溝槽的底部的一些底部。鍺層從矽層的剩餘部分選擇性成長，並且在選擇性成長鍺層之後，這些長條的暴露部分保持暴露出來。

Description

半導體結構的製造方法
本發明實施例是關於半導體結構製造技術，特別是有關於鰭式場效電晶體及其製造方法。
積體電路(Integrated Circuit，IC)材料與設計上的技術進步已開創積體電路之不同世代，其中每一世代相較於前一世代，具有更小且更複雜之電路。在積體電路的演變過程中，通常功能性密度(例如，每晶片面積的內連元件數目)已隨著幾何尺寸之縮減而增加。尺寸微縮的進程通常由於增加生產效率和降低相關成本而提供益處。
這些尺寸微縮亦增加處理與製造積體電路的複雜度，且對於實現這些進步，需要在積體電路的處理與製造方面的相似發展。舉例來說，已導入了鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)來取代平面電晶體(planar transistor)。業已研發出了鰭式場效電晶體(FinFET)的結構及其製造方法。
本發明的一些實施例提供半導體結構的製造方法，此方法包含在複數個長條上沉積第一矽層，其中複數個溝槽介於這些長條之間，回蝕刻第一矽層，以移除第一矽層 的複數個頂部且暴露出這些長條的一些部分，其中在回蝕刻後，剩下第一矽層位於這些溝槽的底部的複數個底部，以及選擇性成長第一鍺層，其中第一鍺層從第一矽層的複數個剩餘部分選擇性成長，並且在選擇性成長第一鍺層之後，這些長條的複數個暴露部分保持暴露出來。
本發明的一些實施例提供半導體結構的製造方法，此方法包含基於複數個半導體鰭形成複數個源極/汲極區，其中這些半導體鰭介於複數個虛設閘極堆疊之間，在這些源極/汲極區和這些虛設閘極堆疊上形成介電層，在介電層上沉積第一矽層，回蝕刻第一矽層，且剩餘第一矽層的一些部分，在第一矽層的這些剩餘部分上成長第一鍺層，在第一鍺層上成長第二矽層，在第二矽層上沉積第二鍺層，執行平坦化，以將第二鍺層平坦化，以複數個置換閘極取代這些虛設閘極堆疊，以及移除第一矽層、第一鍺層、第二矽層和第二鍺層。
本發明的一些實施例提供半導體結構的製造方法，此方法包含形成包含第一複數個長條的第一長條族群和包括第二複數個長條的第二長條族群，其中第一複數個長條具有複數個第一溝槽於第一複數個長條之間，且第二複數個長條具有複數個第二溝槽於第二複數個長條之間，且第一長條族群相鄰於第二長條族群，第一長條族群與第二長條族群之間的間隔比這些第一溝槽之間的複數個間隔寬且比這些第二溝槽之間的複數個間隔寬，在第一複數個長條和第二複數個長條上沉積第一矽層，回蝕刻第一矽層，且於這些第一溝 槽和這些第二溝槽的底部保留第一矽層的複數個部分，以及在第一矽層的這些剩餘部份上選擇性成長第一鍺層，其中第一鍺層完全填滿這些第一溝槽和這些第二溝槽，且間隔具有一部分未被該第一鍺層填滿。
20‧‧‧基底
21‧‧‧抗擊穿區
22‧‧‧磊晶半導體層
24‧‧‧墊氧化物
26、40、42、68‧‧‧硬遮罩
28‧‧‧溝槽
30‧‧‧半導體長條
32‧‧‧隔離區
34‧‧‧半導體鰭
36‧‧‧虛設閘極介電層
38‧‧‧虛設閘極電極層
46‧‧‧虛設閘極電極
48、76‧‧‧閘極間隔物
50‧‧‧虛設閘極堆疊
54A、54B‧‧‧磊晶的半導體區
56A、56B‧‧‧源極/汲極區
58、112‧‧‧介電層
60‧‧‧半導體層
62、74‧‧‧凹陷
64‧‧‧保護層
66‧‧‧置換閘極
70‧‧‧閘極介電層
72‧‧‧閘極電極
78‧‧‧矽化物層
80‧‧‧蝕刻停止層
82‧‧‧層間介電層
84‧‧‧虛線
110‧‧‧長條
114‧‧‧溝槽
116A、116C‧‧‧圖案密集區
116B‧‧‧圖案稀疏區
120‧‧‧基本結構
122‧‧‧第一矽晶種層
124‧‧‧第一鍺層
126‧‧‧第二矽晶種層
128‧‧‧第二鍺層
200、300‧‧‧裝置區
400、500‧‧‧製程流程
402、404、406、408、410、412、414、416、418、420、422、502、504、506、508、510、512‧‧‧步驟
T1、T2、T3‧‧‧厚度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1-8、9A-20A、9B-20B圖是根據一些實施例之形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)之各個中間階段的透視示意圖和剖面示意圖。
第21至27圖是根據一些實施例，說明間隙填充(gap-filling)製程之各個中間階段的剖面示意圖。
第28圖是根據一些實施例，說明形成鰭式場效電晶體的製程流程。
第29圖是根據一些實施例，說明間隙填充製程的製程流程。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的 實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複參照的標號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於此，以方便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
根據各種示範實施例提供鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)及其形成方法，討論一些示範的間隙填充(gap-filling)製程，圖示說明形成鰭式場效電晶體的各個中間階段，討論一些實施例的一些變化。在各種示意圖和圖示說明的實施例中，類似的參照標號用來表示類似的元件。
第1至20A和20B圖是根據一些實施例，說明形成鰭式場效電晶體之各個中間階段的透視示意圖和剖面示意圖。第1至20A和20B圖所示的步驟也在第28圖所示的製程流程400中示意地說明。
第1圖顯示基底20的透視示意圖，基底20可以是晶圓的一部分。基底20可以是半導體基底，例如矽基底、矽 碳(silicon carbon)基底、絕緣體上的矽(silicon-on-insulator)基底或由其他半導體材料形成的基底。可以p型或n型雜質輕摻雜基底20。可對基底20的頂部執行抗擊穿(Anti-Punch-Through，APT)植入(以箭號顯示)，以形成抗擊穿區21。在抗擊穿植入期間植入之摻雜物的導電種類與將形成之各自鰭式場效電晶體的源極/汲極區(未顯示)的導電種類相反。在所產生的鰭式場效電晶體中，抗擊穿區21延伸於後續形成的源極/汲極區下方，鰭式場效電晶體將於後續步驟中形成，並且抗擊穿區21用於減少從源極/汲極區至基底20的洩漏。根據一些示範實施例，抗擊穿區21中的摻雜物濃度可在約1E18/cm-3至約1E19/cm-3的範圍內。為了清楚起見，在後續圖式中，可能不顯示抗擊穿區21。
參考第2圖，透過磊晶在基底20上成長磊晶半導體層22。在本文中，磊晶半導體層22與基底20之結合也可稱為半導體基底。磊晶半導體層22可包含矽鍺(SiGe)、矽碳(silicon carbon)或矽(不含鍺或碳)。當磊晶半導體層22由SiGe形成時，磊晶半導體層22之鍺的百分比(原子百分比)可在約25%至約35%的範圍內，儘管可使用較高或較低的鍺的百分比。然而，應理解的是，本文中所記載的數值只是範例，並且可改變為不同的數值。
在磊晶半導體層22之上形成墊(pad)氧化物24和硬遮罩26。根據本發明一些實施例，墊氧化物24由氧化矽形成，其可透過將磊晶半導體層22的表層氧化形成。硬遮罩26可由氮化矽、氮氧化矽、碳化矽、氮碳化矽或類似材料形 成。
接著，如第3圖所示，在蝕刻步驟中，將硬遮罩26、墊氧化物24、磊晶半導體層22和基底20圖案化，以形成溝槽28。因此，形成半導體長條30。溝槽28延伸至磊晶半導體層22和基底20中，並且具有彼此平行的縱向方向。
接著，如第4圖所示，隔離區32或稱為淺溝槽隔離(Shallow Trench Isolation，STI)區32形成於溝槽28(第3圖)中。此個別的步驟在第28圖所示的製程流程400中的步驟402說明。形成淺溝槽隔離區32可包含例如使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)，將介電層填入溝槽28。然後執行例如化學機械研磨(Chemical Mechanical Polish，CMP)和機械研磨的平坦化製程，使介電材料的頂面與硬遮罩26的頂面或淺溝槽隔離區32的頂面齊平。在化學機械研磨(CMP)之後，將硬遮罩26和墊氧化物24(第3圖)移除。
接著，參考第5圖，凹蝕淺溝槽隔離區32，使得所產生的淺溝槽隔離區32的頂面低於半導體長條30的頂面。此個別的步驟在第28圖所示的製程流程400中的步驟404說明。在本文中，半導體長條30高於淺溝槽隔離區32的頂面的上部稱為半導體鰭34。半導體長條30低於淺溝槽隔離區32的頂面的下部維持稱為半導體長條30。
第6圖說明形成虛設閘極介電層36。根據本發明一些實施例，虛設閘極介電層36可包含氧化矽(因此可稱為閘極氧化物)。虛設閘極介電層36也可由其他介電材料形成，例 如氮化矽。此個別的步驟在第28圖所示的製程流程400中的步驟406說明。可透過沉積或將半導體鰭34的表層氧化形成虛設閘極介電層36。因此，虛設閘極介電層36可延伸於或者可以不延伸於淺溝槽隔離區32的頂面上。也同時形成虛設閘極介電層36作為輸入-輸出(Input-output，IO)之鰭式場效電晶體的閘極介電層。
第7圖是根據一些實施例說明形成虛設閘極電極層38，其由多晶矽(polysilicon)或非晶(amorphous)矽形成。將虛設閘極電極層38平坦化。此個別的步驟在第28圖所示的製程流程400中的步驟408說明。示範的虛設閘極電極層38的形成製程詳細地顯示於第21至28圖所示的製程中，並且將於後續段落中討論。所產生的虛設閘極電極層38是無接縫(seam-free)和無空孔的(void-free)，且無彎曲的(bending-free)。
亦如第7圖所示，形成硬遮罩40和硬遮罩42。硬遮罩40和硬遮罩42可由選自於氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽，氮碳氧化矽或類似材料的材料形成，但不限於此。根據本發明一些實施例，硬遮罩40由氮化矽形成，並且硬遮罩42由氧化矽形成。
繼續參考第8圖，透過蝕刻將硬遮罩40和硬遮罩42圖案化。光阻(photo resist，未顯示)用於定義硬遮罩40和42的圖案。以圖案化的硬遮罩40和42作為蝕刻遮罩，使用圖案化的硬遮罩40和42進一步將虛設閘極電極層38(第7圖)圖案化。此個別的步驟在第28圖所示的製程流程400中的步驟410說明。使用異向性(anisotropic)蝕刻方法，執行硬遮罩40和42 以及虛設閘極電極層38的蝕刻。虛設閘極電極層38的剩餘部分在後文中稱為虛設閘極電極46。蝕刻氣體的選擇取決於虛設閘極電極層38的材料，並且當虛設閘極電極層38由多晶矽或非晶矽形成時，蝕刻氣體可包含氯氣(Cl2)和氮氣(N2)的混合物、氟氣(F2)和氮氣(N2)的混合物或NF3和H2的混合物以及氦氣(He)。
在虛設閘極電極層38的圖案化之後，在蝕刻步驟中，將虛設閘極介電層36未被虛設閘極電極46覆蓋的暴露部分移除。在後續討論中，虛設閘極介電層36、虛設閘極電極46和硬遮罩40和42之結合稱為虛設閘極堆疊50。
第9A和9B至20A和20B圖是根據本發明一些實施例，說明形成鰭式場效電晶體的剩餘部分之各個中間階段的剖面示意圖。在第9A和9B至20A和20B圖，圖式標號包含字母A或字母B。字母A表示個別的圖式為剖面示意圖，其由與第8圖中包含線A-A的垂直面相同的垂直面得到。字母B表示個別的圖式為剖面示意圖，其由與第8圖中包含線B-B的垂直面相同的垂直面得到。此外，圖中顯示的裝置區，其圖式標號具有字母B者，包含在裝置區200中的部分以及在裝置區300中的部分。裝置區200是n型鰭式場效電晶體，而裝置區300是p型鰭式場效電晶體。具有相同數字和不同字母的圖式表示這些圖示是相同製程步驟的不同示意圖。再者，圖示中顯示的閘極結構，其圖式標號具有字母A者，可以是p型鰭式場效電晶體或n型鰭式場效電晶體的實際閘極(或虛設閘極)。
第9A圖顯示複數個虛設閘極堆疊50，從第9A圖的 頂端觀之，這些虛設閘極堆疊50是長條。如第8圖所示，虛設閘極堆疊50在半導體鰭34的側壁和頂面上延伸。在如第8圖所示的步驟之後，形成閘極間隔物48。閘極間隔物48包含在虛設閘極堆疊50之側壁上的部份。儘管一些後續圖式顯示閘極間隔物48包含與虛設閘極堆疊50重疊的頂部，然而可將閘極間隔物48的頂部移除，並且可不存在於第10A、11A和12A圖中。
第9B圖說明在裝置區200和300中分別形成磊晶的半導體區54A和54B，也形成源極/汲極區56A和56B。此個別的步驟在第28圖所示的製程流程400中的步驟412說明。根據本發明一些實施例，形成源極/汲極區56A和56B為如第9B圖中所示之包覆的源極/汲極區，其中在暴露出且突出的半導體鰭片34上磊晶成長磊晶的半導體區54A和54B。磊晶的半導體區54A和54B表示用於形成不同種類的鰭式場效電晶體的磊晶區域。隨著磊晶的進行可原位(in-situ)摻雜p型或n型雜質，取決於所產生的鰭式場效電晶體是p型鰭式場效電晶體或n型鰭式場效電晶體。舉例而言，磊晶的半導體區54A可包含矽磷(SiP)、矽碳磷(SiCP)或類似材料，並且所產生之的個別的鰭式場效電晶體為n型鰭式場效電晶體。磊晶的半導體區54B可包含矽鍺硼(SiGeB)、SiB或類似材料，並且所產生的鰭式場效電晶體為p型鰭式場效電晶體。根據本發明另一些實施例，磊晶的半導體區54A和54B由III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層。當磊晶的半導體區 54A和54B由不同的材料形成時，其可在不同的磊晶製程中形成，並且使用對應的遮罩(未顯示)使磊晶發生在磊晶的半導體區54A和54B中之一者上，而不發生於另一者上。
根據另一些實施例，並非在突出的半導體鰭34上直接成長磊晶區，而是執行蝕刻步驟(後文中稱為源極/汲極凹陷)，以蝕刻突出的半導體鰭34未被虛設閘極堆疊50和閘極間隔物48覆蓋的部分，使得凹陷形成。然後從凹陷成長磊晶的半導體區54A和54B。
可執行植入步驟，以植入期望的p型或n型雜質，例如硼或磷，至突出的半導體鰭34和磊晶的半導體區54A和54B中。突出的半導體鰭34和對應的磊晶的半導體區54A和54B之結合分別稱為源極/汲極區56A和56B。根據本發明另一些實施例，當以p型或n型雜質原位摻雜磊晶的半導體區54A和54B時，省略植入步驟。
第10A和10B圖說明形成介電層58，在閘極間隔物48、虛設閘極堆疊50和源極/汲極區56A和56B上形成介電層58為順應膜。此個別的步驟在第28圖所示的製程流程400中的步驟414說明。介電層58可以是氧化矽層、氮化矽層或類似材料層，並且可使用低壓化學氣相沉積(Low-Pressure CVD，LPCVD)、原子層沉積(Atomic Layer Deposition，ALD)、化學氣相沉積(CVD)或類似製程形成介電層58。
參考第11A和11B圖，沉積半導體層60。此個別的步驟在第28圖所示的製程流程400中的步驟416中說明。根據本發明一些實施例，半導體層60包含非晶的半導體或多晶的 半導體，其可包含矽、鍺、矽鍺或類似材料。形成製程的細節詳細地顯示於第21至28圖中。沉積半導體層60具有高於閘極堆疊50和閘極間隔物48之頂面的水平。
第12A和12B圖說明將半導體層60的頂面平坦化的平坦化步驟。此個別的步驟在第28圖所示的製程流程400中的步驟416說明。接著，如第13A和13B圖所示，進一步執行平坦化直到移除硬遮罩42(第12圖)，並且平坦化停止於硬遮罩40的頂面上。
接著，執行回蝕刻以降低半導體層60的頂面，因此在虛設閘極堆疊50之間形成凹陷62，如第14A和14B圖所示。此個別的步驟在第28圖所示的製程流程400中的步驟418說明。接著，以第15A和15B圖所示的保護層64填充凹陷62。形成製程包含先以材料填充凹陷62，材料可以是氧化物、氮碳化矽、氮碳氧化矽或類似材料。根據一些示範實施例，形成製程包含使用原子層沉積(ALD)沉積氧化矽層，並且接著使用化學氣相沉積(CVD)沉積另一氧化矽層。原子層沉積(ALD)的氧化物層的厚度可在約10奈米(nm)至約30奈米的範圍內，並且化學氣相沉積(CVD)的氧化物層的厚度可在約50奈米至約150奈米。在沉積之後，執行例如化學機械研磨(CMP)或機械研磨的平坦化步驟或機械研磨，使所得到的保護層64的頂面與虛設閘極電極46的頂面齊平，使得虛設閘極電極46暴露出來。
第16A和16B圖說明形成置換閘極66和硬遮罩68。此個別的步驟在第28圖所示的製程流程400中的步驟420說 明。為了形成置換閘極，先蝕刻如第15A圖所示的虛設閘極電極46和虛設閘極介電層36，以在閘極間隔物48之間產生凹陷。接著，在凹陷中形成置換閘極66。置換閘極66包含閘極介電層70和閘極電極72。根據一些實施例，形成閘極介電層70包含形成界面(介電)層，然後在界面層上形成高介電常數(high-k)的介電層。界面層可包含氧化矽，其透過半導體鰭34的熱氧化形成。或者，透過在化學溶液中處理半導體鰭34的暴露表面形成界面層，使得半導體鰭34氧化以形成化學氧化物(氧化矽)。然後在界面層上沉積高介電常數的介電層。根據一些實施例，高介電常數的介電層具有大於約7的介電常數值(k value)，並且可包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)和類似材料的金屬氧化物或矽化物。
在閘極介電層70之上形成閘極電極72。閘極電極72可包含含有金屬的材料，例如TiN、TaN、TaC、Co、Ru、Al、Cu、W、前述之組合或前述之多層。在形成閘極介電層70和閘極電極72之後，執行例如化學機械研磨(CMP)的平坦化，以移除閘極介電層70和閘極電極72在保護層64之上的過量部分。
亦如第16A圖所示，形成硬遮罩68。根據本發明一些實施例，透過選擇性介電沉積形成硬遮罩68。舉例而言，硬遮罩68可由氮化矽形成，其係選擇性沉積於置換閘極66和閘極間隔物48上，而未沉積於保護層64上，舉例而言，保護層64可由氧化矽形成。透過保護層64與其他材料例如閘極間隔物48和置換閘極66的材料之間的差異，達到選擇性沉 積。因此，硬遮罩68自對準(self-align)於置換閘極66且可能地自對準於閘極間隔物48，而不位於保護層64上。因此，保護層64維持暴露出來。
然後蝕刻保護層64和下方的半導體層60，以產生如第17A和17B圖所示的凹陷74。根據本發明的一些實施例，將半導體層60的所有部分移除，並且半導體層60在前面的製程中作為犧牲層。此個別的步驟在第28圖所示的製程流程400中的步驟422說明。使用半導體材料例如矽及/或鍺來形成半導體層60是有利的，因為矽及/或鍺對於閘極間隔物48和介電層58具有高蝕刻選擇性。因此，在移除半導體層60中，最小化對閘極間隔物48和介電層58的傷害。做為比較，如果實際的層間介電層(Inter-Dielectric Layer，ILD Layer)(例如，如第20A和20B圖所示的層間介電層82)用於第11A和11B圖中，因為層間介電層82和閘極間隔物48具有相似的蝕刻選擇性，所以在前面的步驟中可能會傷害閘極間隔物48。
然後蝕刻如第17A和17B圖所示的介電層58，並且所產生的結構分別顯示於第18A和18B圖中。可使用例如NF3-氣體和NH3氣體的混合物、HF氣體和NH3氣體的混合物或HF的溶液執行蝕刻。
第19A圖說明形成額外的閘極間隔物76和矽化物層78。根據一些示範實施例，在源極/汲極區56A和56B的暴露表面上形成氧化物層(未顯示)，例如，透過熱氧化。然後透過選擇性介電沉積形成額外的閘極間隔物76。因為選擇性介電沉積導致閘極間隔物76難以(因此將不會成長)在氧化物上，所 以閘極間隔物76的介電材料不會形成於源極/汲極區56A和56B上的氧化物層上。形成閘極間隔物76的相同材料亦可形成於硬遮罩68上。
接著，蝕刻源極/汲極區56A和56B上的氧化物(未顯示)。然後形成矽化物層78。根據本發明一些實施例，沉積金屬層(未顯示)為毯覆(blanket)層，金屬層可以是鈦層、鎳層、鈷層或類似材料層。接著，執行退火(可以是快速熱退火(rapid thermal anneal))使金屬層的底層與源極/汲極區56A和56B的表面部分反應，以形成矽化物層78。然後，可將金屬層之未反應的部分移除，以產生如第19A和19B圖所示的結構。在這些製程步驟期間，硬遮罩68和閘極間隔物76可能會變薄，如第19A圖所示。
第20A和20B圖說明形成蝕刻停止層80和層間介電層82。蝕刻停止層80可由氧化矽、氮化矽、碳化矽、氮氧化矽、氮碳化矽或類似材料形成，並且可使用沉積方法形成蝕刻停止層80，例如化學氣相沉積(CVD)、原子層沉積(ALD)或類似方法。層間介電層82可包含選自於磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-doped Phospho-Silicate Glass，BPSG)、氟矽酸鹽玻璃(Fluorine-Silicate Glass，FSG)、四乙氧基矽烷(TEOS)氧化物或電漿增強化學氣相沉積(PECVD)氧化物(可包含SiO2)的材料。可使用旋轉塗佈(spin-on coating)、可流動化學氣相沉積(FCVD)或類似製程形成層間介電層82，或使用沉積方法，例如電漿增強化學氣相 沉積(PECVD)或低壓化學氣相沉積(Low-Pressure CVD，PECVD)，形成層間介電層82。
可蝕刻層間介電層82和蝕刻停止層80，以形成接觸開口。使用虛線84表示示範的接觸開口的邊界。可使用例如反應性離子蝕刻(Reactive Ion Etch，RIE)執行蝕刻。矽化物層78的一些部分暴露於接觸開口。在後續步驟中，在接觸開口中，形成源極/汲極接觸插塞(未顯示)。形成接觸插塞可包含形成毯覆的阻障層和在毯覆的阻障層之上的含有金屬的材料，並且執行平坦化以移除毯覆的阻障層和含有金屬的材料的過量部分。阻障層可由金屬氮化物形成，例如氮化鈦或氮化鉭，含有金屬的材料可包含鎢。
第21至27圖是根據一些實施例，說明間隙填充(gap-filling)製程之各個中間階段的剖面示意圖，其中半導體材料(例如，矽或矽鍺)填入溝槽中。此個別的步驟在第29圖所示的製程流程500說明。第21圖顯示長條110突出高於基本結構120的頂面。從上視角度觀之，長條110是延伸的長條，並且第21圖顯示的平面垂直於長條110的縱向方向。根據一些實施例，在長條110的側壁和頂面上形成介電層112。可形成介電層112為順應層，並且水平部分的厚度T1和垂直部分的厚度T2彼此接近，舉例而言，差異小於厚度T1的20%。介電層112可以或者可以不包含在基本結構120之頂端上的水平部分，因此使用虛線顯示介電層112的這些部分，以表示他們可以或者可以不存在。溝槽114介於長條110之間。根據本發明一些實施例，溝槽114的深寬比(aspect ratio，深度對寬度的比值)大 於5，並且可以在約5至約18之間的範圍內。
根據本發明一些實施例，第21至27圖所示的間隙填充製程是用來形成第7圖所示的虛設閘極電極層38。因此，第21至27圖所示的步驟對應於第28圖中的步驟408。第21圖中的長條110對應於第7圖中的半導體鰭34。介電層112對應於第7圖中的虛設閘極介電層36。基本結構120對應於第7圖中的淺溝槽隔離區32、基底20和半導體長條30。第27圖中的所產生的半導體材料(第一矽晶種層122、第一鍺層124、第二矽晶種層126和第二鍺層128)對應於第7圖中的虛設閘極電極層38。
根據本發明另一些實施例，第21至27圖所示的間隙填充製程是用來形成第11A和11B圖中所示的半導體層60。因此，第21至27圖所示的製程對應於第28圖中的步驟416。因此，第21圖中的長條110對應於第11A圖中的虛設閘極堆疊50和閘極間隔物48。介電層112對應於第11A圖中的介電層58。基本結構120對應於第11A圖中的半導體鰭34和基底20。第27圖中的所產生的半導體材料，其包含第一矽晶種層122、第一鍺層124、第二矽晶種層126和第二鍺層128之結合對應於第11A和11B圖中的半導體層60。
在各自的晶圓上有圖案密集(pattern-dense)區和圖案稀疏(pattern-sparse)區。舉例而言，參考第21圖，第一複數個長條110彼此緊密地定位，以形成圖案密集區116A，並且第二複數個長條110彼此緊密地定位，以形成圖案密集區116C。圖案密集區116A中的長條110之結合在後文中稱為長條族群。圖案密集區116C中的長條110之結合在後文中稱為長條族群。 介於圖案密集區之間的是圖案稀疏區(例如，圖案稀疏區116B)。圖案稀疏區具有比圖案密集區低的長條110的密度(或長條之間的間隔較寬)。應理解的是，儘管第21圖中顯示在圖案稀疏區116B中沒有長條110，然而在圖案稀疏區116B中也可存有一些長條110(以較寬的間隔)。
參考第22圖，在暴露出的介電材料上，例如介電層112或淺溝槽隔離區32，沉積第一矽晶種層122，介電材料可由氮化矽、氧化矽、前述之組合或類似材料形成。此個別的步驟在第29圖所示的製程流程500中的步驟502說明。根據本發明一些實施例，第一矽晶種層122是非晶矽層。根據另一些實施例，第一矽晶種層122是多晶矽層，或可包含被非晶矽彼此隔開的一些晶粒(grain)。
可使用順應性沉積方法沉積第一矽晶種層122，此方法可以是低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、化學氣相沉積(CVD)或類似方法。根據本發明一些實施例，使用含矽前驅物，例如SiH3-N((CH-CH3)2)2，沉積第一矽晶種層122。第一矽晶種層122可不含有其他元素，或可含有其他元素，例如鍺、n型雜質(例如，磷和砷)和p型雜質(例如，硼和銦)。根據一些實施例，在使用SiH3-N((CH-CH3)2)2形成第一矽晶種層122的底層之後，可使用含矽和氫的前驅物將第一矽晶種層122在已形成的薄的底部第一矽晶種層122上成長得更厚，含矽和氫的前驅物可以SixH2x+2(x是等於或大於1的整數)表示。舉例而言，此前驅物可包含乙矽烷(disilane，Si2H6)、甲矽烷(monosilane，SiH4)或乙矽烷和甲矽烷的混合 物。使用乙矽烷成長第一矽晶種層122的溫度可在約350℃至約400℃之間的範圍內。第一矽晶種層122是非晶矽層或是多晶矽層，取決於溫度、成長速率和其他製程條件。第一矽晶種層122的厚度T3在約20Å至約200Å的範圍內。可形成第一矽晶種層122為順應層，並且水平部分的厚度T3與垂直部分的厚度彼此接近，舉例而言，差異小於20%。
在一些介電層上孕育出矽是相對容易的(相較於鍺)，介電層例如氮化物(例如，氮化矽)、氧化物(例如，氧化矽)或其他介電材料，例如氮氧化矽、氮碳化矽、氮碳氧化矽或類似介電材料。舉例而言，在成長溫度為約300℃時，在這些材料上的孕核(incubation)時間(開始形成矽的時間)小於約50分鐘。如果使用較高的溫度，可縮短孕核時間。因此，在第21圖中所示的結構上形成順應性的第一矽晶種層122是相對容易的。
然後對第一矽晶種層122執行回蝕刻(etch-back)，以產生如第23圖所示的結構。此個別的步驟在第29圖所示的製程流程500中的步驟504說明。根據本發明一些實施例，透過乾式蝕刻執行回蝕刻，並且使用例如氯氣(Cl2)的蝕刻氣體。根據其他實施例，可使用其他蝕刻氣體，例如HCl。在本發明一些實施例中，回蝕刻是等向性的(isotropic，例如在回蝕刻期間，不施加偏壓功率於蝕刻腔室中)。也可執行回蝕刻在沒有使用任何蝕刻遮罩來保護第一矽晶種層122的任何部分的情況下。
在回蝕刻中，第一矽晶種層122在圖案稀疏區(例 如，圖案稀疏區116B)的部分被蝕刻得比第一矽晶種層122在圖案密集區(例如，圖案密集區116A和116B)的部分多。再者，第一矽晶種層122在長條110之頂端上的部份被蝕刻得第一矽晶種層122在溝槽114中的部分快。因此，可將第一矽晶種層122在長條110之頂端上的部份和在圖案稀疏區116B的部分移除，並且可剩下第一矽晶種層122在溝槽114底部的一些部分或第一矽晶種層122形成於長條110與基本結構120之間的角落的一些部分。因此，介電層112在長條110之頂面和側壁的頂部上的部份(或淺溝槽隔離區32)再次暴露出來。換言之，在圖案密集區116A中的長條族群與圖案密集區116C中的長條族群之間，介電材料112(氮化矽、氧化矽或其他介電材料)可再次暴露出來。
第24圖是根據本發明一些實施例說明成長第一鍺層124。此個別的步驟在第29圖所示的製程流程500中的步驟506說明。根據本發明一些實施例，前驅物包含含有鍺和氫的前驅物，其可表示為GexH2x+2(x是等於或大於1的整數)。舉例而言，前驅物包含二鍺烷(digermane，Ge2H6)、甲鍺烷(monogermane，GeH4)或二鍺烷和甲鍺烷的混合物。第一鍺層124可不含有矽於其中，或者可包含少量的矽，舉例而言，少於約10的原子百分比、少於約5的原子百分比或少於約1的原子百分比。因此，第一鍺層124可包含矽鍺。因此，調整前驅物以形成期望的第一鍺層124。
第23圖所示的結構包含第一矽晶種層122的暴露表面、其他材料例如介電層112及/或淺溝槽隔離區32的暴露 表面等。因此，在形成第一鍺層124中，調整製程條件使得第一鍺層124從第一矽晶種層122成長，而不從其他材料例如介電層112及/或淺溝槽隔離區32的暴露表面成長。根據本發明一些實施例，利用鍺在矽上的孕核時間與鍺在其他材料例如介電層112及/或淺溝槽隔離區32等的暴露表面上的孕核時間之間的差異，以達成選擇性成長。舉例而言，於300℃鍺在矽上的孕核時間小於約50分鐘，然而，於300℃鍺在氮化矽和氧化矽上的孕核時間大於約150分鐘。因此，對於成長第一鍺層124，各自晶圓的溫度可低於約350℃，並且可在約250℃至約350℃的範圍內，使得在成長時間的期間，鍺大致上不會孕核於介電層例如介電層112和淺溝槽隔離區32(如果有暴露出來)的暴露表面上。在另一方面，在成長時間的期間，鍺孕核於第一矽晶種層122上，然後在形成的鍺層上開始成長。
如第24圖所示，第一鍺層124以由下至上(bottom-up)的方式從第一矽晶種層122成長，並且最終完全填滿在圖案密集區116A和116C之間的溝槽114(第23圖)。第一鍺層124從相鄰溝槽114(參考第23圖)成長的部分可橫向地成長而彼此合併，或者可彼此隔開。在另一方面，在圖案稀疏區116B中，因為鍺不會孕核於介電層112或淺溝槽隔離區32的暴露表面上，所以介電層112或淺溝槽隔離區32可保持暴露出來。再者，儘管第一鍺層124在間隔充足時橫向地成長，然而，此成長不足以填充圖案稀疏區116B。在形成第一鍺層124之後，介電層112面對圖案稀疏區116B的側壁可以是暴露出來的。
如第23和24圖所示和前面段落所述，如果未形成 第一矽晶種層122，由於鍺孕核困難，所以難以形成第一鍺層124。形成圖案化的第一矽晶種層122與難以成長在介電層112和淺溝槽隔離區32上的鍺的結合實現了由下至上地成長鍺，且因此可填充溝槽114而不會產生接縫和空孔。再者，由於長條110的下部獲得支撐，所以由下至上地成長充分地減少長條100的彎曲。這不同於使用常規的溝槽填充方法，其使用非由下至上的(例如，順應性的)沉積方法，例如，由於在順應性沉積期間，側壁的沉積膜層合併而形成接縫和空孔以及彎曲。
參考第25圖，沉積第二矽晶種層126為毯覆層。此個別的步驟在第29圖所示的製程流程500中的步驟508說明。第二矽晶種層126可由與第一矽晶種層122相似的材料形成。舉例而言，第二矽晶種層126可以是非晶矽層、多晶矽層，或者可包含被非晶矽彼此隔開的一些晶粒。第二矽晶種層126可不含有鍺。再者，第二矽晶種層126可包含或可不含有n型及/或p型雜質。或者，第二矽晶種層126可含有少量的鍺，並且鍺的原子百分比可少於10的原子百分比、少於約5的原子百分比或少於約1的原子百分比。再者，形成第二矽晶種層126的製程條件和前驅物可選自於形成第一矽晶種層122的候選條件和前驅物。因此細節在此不再贅述。在第一鍺層124和在其他材料例如介電層112和淺溝槽隔離區32的暴露表面上皆沉積第二矽晶種層126為毯覆層。
可使用順應性沉積方法沉積第二矽晶種層126，沉積方法可以是低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、化學氣相沉積(CVD)或類似方法。使用二矽烷成長第 二矽晶種層126的溫度可在約350℃至約400℃的範圍內。第二矽晶種層126的厚度可在約10Å至約200Å的範圍內。
參考第26圖，在沒有對第二矽晶種層126執行回蝕刻的情況下，進一步在第二矽晶種層126上成長第二鍺層128。此個別的步驟在第29圖所示的製程流程500中的步驟510說明。因為第二鍺層128係用來填充在圖案稀疏區例如圖案稀疏區116B的溝槽，所以當成長第二鍺層128時，第二矽晶種層126可保持為毯覆層。因此，第二鍺層128填充圖案稀疏區。
接著，亦如第27圖所示，執行例如化學機械研磨(CMP)或機械研磨的平坦化步驟，使第二鍺層128、第二矽晶種層126和第一鍺層124的頂面齊平。此個別的步驟在第29圖所示的製程流程500中的步驟512說明。如第21至27圖所示的製程步驟可用於形成虛設閘極電極層38(第7圖)和半導體層60(第11A和11B圖)中之一者或兩者。舉例而言，當將形成第7圖中的虛設閘極電極層38時，第一矽晶種層122和第二矽晶種層126與第一鍺層124和第二鍺層128之結合形成了虛設閘極電極層38。當將形成第11A和11B圖中的半導體層60時，第一矽晶種層122和第二矽晶種層126與第一鍺層124和第二鍺層128之結合形成了半導體層60。平坦化製程可停止於各種位置，例如在抵達第二矽晶種層126之前，或者在暴露出一些第二矽晶種層126之後(如第27圖所示)。平坦化製程也可停止於當暴露出長條110時(與第13A和13B圖所示的結構相似)。在此實施例中，長條110表示第13A和13B圖所示的虛設閘極介電層36、虛設閘極電極46和硬遮罩40。將理解的是，第21至27圖 中的實施例可用於第7和11A和11B圖所示實施例之外的任何其他鍺的溝槽填充。
本發明實施例具有一些有利的特徵。當矽和鍺成長在不同材料上時，透過利用矽的孕核時間和鍺的孕核時間之間的差異，可以由下至上的方式填充長條之間的溝槽，而不會產生空孔、接縫和彎曲。已執行的實驗使用複數個材料和複數個製程條件來執行間隙填充，並且形成了複數個樣品。實驗結果顯示根據本發明一些實施例所形成樣品中之長條的彎曲是所有樣品中最小的。
根據本發明一些實施例，半導體結構的製造方法包含在複數個長條上沉積第一矽層，其中複數個溝槽介於這些長條之間，回蝕刻第一矽層，以移除第一矽層的複數個頂部且暴露出這些長條的一些部分，其中在回蝕刻後，剩下第一矽層位於這些溝槽的底部的複數個底部，以及選擇性成長第一鍺層，其中第一鍺層從第一矽層的複數個剩餘部分選擇性成長，並且在選擇性成長第一鍺層之後，這些長條的複數個暴露部分保持暴露出來。在一實施例中，成長第一鍺層直到完全填滿在這些長條中之相鄰二者之間的這些溝槽中之一者。在一實施例中，這些長條包括複數個虛設閘極堆疊，且此方法更包含在這些虛設閘極堆疊上形成介電層，且第一矽層沉積於介電層上，以及移除第一矽層。在一實施例中，此方法更包含移除這些虛設閘極堆疊，以形成複數個凹陷，以及在這些凹陷中形成複數個置換閘極，且在形成這些置換閘極之後，移除第一矽層和第一鍺層。在一實施例中，此方法 更包含移除介電層。在一實施例中，這些長條包含複數個半導體鰭，且此方法更包含在這些半導體鰭上形成虛設閘極介電層，且第一矽層沉積於虛設閘極介電層上。在一實施例中，此方法更包含將第一矽層、第一鍺層和虛設閘極介電層圖案化，以形成虛設閘極堆疊。在一實施例中，此方法更包含在第一鍺層上沉積第二矽層，其中第二矽層接觸這些長條的這些暴露部分，以及在第二矽層上沉積第二鍺層。在一實施例中，此方法更包含執行平坦化，其中在平坦化中，將第二鍺層、第二矽層和第一鍺層平坦化。
根據本發明一些實施例，半導體結構的製造方法包含基於複數個半導體鰭形成複數個源極/汲極區，其中這些半導體鰭介於複數個虛設閘極堆疊之間，在這些源極/汲極區和這些虛設閘極堆疊上形成介電層，在介電層上沉積第一矽層，回蝕刻第一矽層，且剩下第一矽層的一些部分，在第一矽層的這些剩餘部分上成長第一鍺層，在第一鍺層上成長第二矽層，在第二矽層上沉積第二鍺層，執行平坦化，以將第二鍺層平坦化，以複數個置換閘極取代這些虛設閘極堆疊，以及移除第一矽層、第一鍺層、第二矽層和第二鍺層。在一實施例中，在平坦化中，亦將第二矽層和第一鍺層平坦化。在一實施例中，第一鍺層從第一矽層的複數個剩餘部分選擇性成長，且介電層的一些部分在當成長第一鍺層時的開始時間和結束時間都是暴露出來的。在一實施例中，第一矽層不含鍺，且第一鍺層不含矽。在一實施例中，成長第一鍺層直到完全填滿這些虛設閘極堆疊中之相鄰兩者之間的溝槽。在 一實施例中，於約250℃至約350℃之間的溫度成長第一鍺層。
根據本發明一些實施例，半導體結構的製造方法包含形成包括第一複數個長條的第一長條族群和包括第二複數個長條的第二長條族群，其中第一複數個長條具有複數個第一溝槽於第一複數個長條之間，且第二複數個長條具有複數個第二溝槽於第二複數個長條之間，且第一長條族群相鄰於第二長條族群，第一長條族群與第二長條族群之間的間隔比這些第一溝槽之間的複數個間隔寬且比這些第二溝槽之間的複數個間隔寬，在第一複數個長條和第二複數個長條上沉積第一矽層，回蝕刻第一矽層，且於這些第一溝槽和這些第二溝槽的底部保留第一矽層的複數個部分，以及在第一矽層的這些剩餘部份上選擇性成長第一鍺層，其中第一鍺層完全填滿這些第一溝槽和這些第二溝槽，且第一長條族群與第二長條族群之間的間隔具有一部分未被該第一鍺層填滿。在一實施例中，此方法更包含在第一鍺層上沉積第二矽層，以及在第二矽層上沉積第二鍺層，其中第二鍺層完全填滿第一長條族群與第二長條族群之間的間隔。在一實施例中，此方法更包含執行平坦化，以移除一部分的第二鍺層、一部分的第二矽層和一部分的第一鍺層。在一實施例中，此方法更包含移除第一鍺層和第一矽層。在一實施例中，在選擇性成長第一鍺層之後，第一長條族群與第二長條族群之間的間隔下方的介電層具有頂面暴露於此間隔。
以上概述數個實施例之部件，以便在本發明所屬 技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (15)

  1. 一種半導體結構的製造方法，包括：在複數個長條上沉積一第一矽層，其中複數個溝槽介於該些長條之間；回蝕刻該第一矽層，以移除該第一矽層的複數個頂部且暴露出該些長條的一些部分，其中在該回蝕刻後，剩下該第一矽層位於該些溝槽的底部的一些底部；以及選擇性成長一第一鍺層，其中該第一鍺層從該第一矽層的複數個剩餘部分選擇性成長，並且在選擇性成長該第一鍺層之後，該些長條的複數個暴露部分保持暴露出來。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中成長該第一鍺層直到完全填滿在該些長條中之相鄰二者之間的該些溝槽中之一者。
  3. 如申請專利範圍第1或2項所述之半導體結構的製造方法，其中該些長條包括複數個虛設閘極堆疊，且該方法更包括：在該些虛設閘極堆疊上形成一介電層，且該第一矽層沉積於該介電層上；移除該第一矽層；以及移除該介電層。
  4. 如申請專利範圍第3項所述之半導體結構的製造方法，更包括：移除該些虛設閘極堆疊，以形成複數個凹陷；以及在該些凹陷中形成複數個置換閘極，且在形成該些置換閘極之後，移除該第一矽層和該第一鍺層。
  5. 如申請專利範圍第1或2項所述之半導體結構的製造方法，其中該些長條包括複數個半導體鰭，且該方法更包括在該些半導體鰭上形成一虛設閘極介電層，且該第一矽層沉積於該虛設閘極介電層上。
  6. 如申請專利範圍第5項所述之半導體結構的製造方法，更包括將該第一矽層、該第一鍺層和該虛設閘極介電層圖案化，以形成一虛設閘極堆疊。
  7. 如申請專利範圍第1或2項所述之半導體結構的製造方法，更包括：在該第一鍺層上沉積一第二矽層，其中該第二矽層接觸該些長條的該些暴露部分；以及在該第二矽層上沉積一第二鍺層。
  8. 如申請專利範圍第7項所述之半導體結構的製造方法，更包括執行一平坦化，其中在該平坦化中，將該第二鍺層、該第二矽層和該第一鍺層平坦化。
  9. 一種半導體結構的製造方法，包括：基於複數個半導體鰭形成複數個源極/汲極區，其中該些半導體鰭介於複數個虛設閘極堆疊之間；在該些源極/汲極區和該些虛設閘極堆疊上形成一介電層；在該介電層上沉積一第一矽層；回蝕刻該第一矽層，且剩下該第一矽層的一些部分；在該第一矽層的該些剩餘部分上成長一第一鍺層；在該第一鍺層上成長一第二矽層；在該第二矽層上沉積一第二鍺層；執行一平坦化，以將該第二鍺層平坦化；以複數個置換閘極取代該些虛設閘極堆疊；以及移除該第一矽層、該第一鍺層、該第二矽層和該第二鍺層。
  10. 如申請專利範圍第9項所述之半導體結構的製造方法，其中該第一鍺層從該第一矽層的複數個剩餘部分選擇性成長，且該介電層的一些部分在當成長該第一鍺層時的一開始時間和一結束時間都是暴露出來的。
  11. 如申請專利範圍第9或10項所述之半導體結構的製造方法，其中該第一矽層不含鍺，且該第一鍺層不含矽。
  12. 如申請專利範圍第9或10項所述之半導體結構的製造方法，其中於250℃至350℃之間的溫度成長該第一鍺層。
  13. 一種半導體結構的製造方法，包括：形成包括第一複數個長條的一第一長條族群和包括第二複數個長條的一第二長條族群，其中該第一複數個長條具有複數個第一溝槽於該第一複數個長條之間，且該第二複數個長條具有複數個第二溝槽於該第二複數個長條之間，且該第一長條族群相鄰於該第二長條族群，該第一長條族群與該第二長條族群之間的一間隔比該些第一溝槽之間的複數個間隔寬且比該些第二溝槽之間的複數個間隔寬；在該第一複數個長條和該第二複數個長條上沉積一第一矽層；回蝕刻該第一矽層，且於該些第一溝槽和該些第二溝槽的底部保留該第一矽層的複數個部分；以及在該第一矽層的該些剩餘部份上選擇性成長一第一鍺層，其中該第一鍺層完全填滿該些第一溝槽和該些第二溝槽，且該間隔具有一部分未被該第一鍺層填滿。
  14. 如申請專利範圍第13項所述之半導體結構的製造方法，更包括：在該第一鍺層上沉積一第二矽層；以及在該第二矽層上沉積一第二鍺層，其中該第二鍺層完全填滿該間隔。
  15. 如申請專利範圍第13或14項所述之半導體結構的製造方法，其中在選擇性成長該第一鍺層之後，該間隔下方的一介電層具有一頂面暴露於該間隔。
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