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TW202002004A - 半導體結構的製造方法 - Google Patents

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TW202002004A
TW202002004A TW108121014A TW108121014A TW202002004A TW 202002004 A TW202002004 A TW 202002004A TW 108121014 A TW108121014 A TW 108121014A TW 108121014 A TW108121014 A TW 108121014A TW 202002004 A TW202002004 A TW 202002004A
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TW
Taiwan
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layer
source
germanium
drain
type
Prior art date
Application number
TW108121014A
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English (en)
Inventor
時定康
蔡邦彥
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

半導體結構的製造方法包含提供p型源極/汲極磊晶部件和n型源極/汲極磊晶部件，在n型源極/汲極磊晶部件和p型源極/汲極磊晶部件上方形成半導體材料層，以含鍺氣體處理半導體材料層，其中半導體材料層的處理在半導體材料層上方形成含鍺層，蝕刻含鍺層，其中含鍺層的蝕刻移除形成於n型源極/汲極磊晶部件上方的含鍺層和形成於p型源極/汲極磊晶部件上方的半導體材料層，以及在留在n型源極/汲極磊晶部件上方的半導體材料層上方形成第一源極/汲極接觸件和在p型源極/汲極磊晶部件上方形成第二源極/汲極接觸件。半導體材料層的組成可以類似於n型源極/汲極磊晶部件的組成。

Description

半導體結構的製造方法
本發明實施例是關於半導體製造技術，特別是有關於具有降低的接觸電阻之源極/汲極接觸件的半導體結構及其製造方法。
半導體積體電路（integrated circuit，IC）產業已歷經快速成長。積體電路之材料和設計上的技術進展已經產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，當幾何尺寸（亦即使用生產製程可以產生的最小元件（或線））縮減時，功能密度（亦即單位晶片面積的內連接裝置數量）通常也增加。這種尺寸微縮的製程通常藉由提高生產效率及降低相關成本而提供一些效益。這樣的尺寸微縮也增加了加工和製造積體電路的複雜度。
舉例來說，已經在製造具有改善效能的積體電路裝置方面做出了努力，包含降低源極/汲極部件與在源極/汲極部件上形成的接觸件之間的界面處的電阻。雖然達到這種降低電阻的方法通常已經足夠，但它們並非在所有面向皆令人滿意。在一些情況下，這些方法通常可能包含複雜的處理步驟（因此增加生產成本），並且可能不想要地使積體電路裝置受到熱損壞。由於這些和其他原因，需要此方面的改善。
根據本發明的一些實施例，提供半導體結構的製造方法。此方法包含：提供在第一溫度形成的p型源極/汲極磊晶部件和n型源極/汲極磊晶部件；在第二溫度形成半導體材料層於n型源極/汲極磊晶部件和p型源極/汲極磊晶部件上方，其中半導體材料層的組成類似於n型源極/汲極磊晶部件的組成，且其中第二溫度小於第一溫度；以含鍺氣體處理半導體材料層，其中半導體材料層的處理在半導體材料層上方形成含鍺層；蝕刻含鍺層，其中含鍺層的蝕刻移除形成於n型源極/汲極磊晶部件上方的含鍺層和形成於p型源極/汲極磊晶部件上方的半導體材料層；以及在留在n型源極/汲極磊晶部件上方的半導體材料層上方形成第一源極/汲極接觸件和在p型源極/汲極磊晶部件上方形成第二源極/汲極接觸件。
根據本發明的另一些實施例，提供半導體結構的製造方法。此方法包含在層間介電層中形成第一溝槽和第二溝槽，以分別露出形成於第一鰭片上方的第一源極/汲極磊晶部件和形成於第二鰭片上方的第二源極/汲極磊晶部件，其中第一源極/汲極磊晶部件是n型且第二源極/汲極磊晶部件是p型；在第一溝槽和第二溝槽中沉積n型半導體層；在n型半導體層上方形成含鍺層；從第一溝槽移除含鍺層，其中此移除步驟從第二溝槽移除n型半導體層；在第一溝槽中的n型半導體層上方和在第二溝槽中的第二源極/汲極磊晶部件上方形成矽化物層；以及在第一溝槽和第二溝槽中的矽化物層上方分別形成源極/汲極接觸件。
根據本發明的又另一些實施例，提供半導體結構。此半導體結構包含第一導電類型的第一源極/汲極磊晶部件設置於半導體層中，第一源極/汲極磊晶部件具有第一電阻；第二導電類型的第二源極/汲極磊晶部件設置於半導體層中，第二導電類型不同於第一導電類型，其中第一源極/汲極和第二源極/汲極磊晶部件設置成鄰近第一源極/汲極和第二源極/汲極磊晶部件各自的金屬閘極結構；至少一磊晶半導體材料層設置於第一源極/汲極磊晶部件上方，其中所述至少一磊晶半導體材料層具有第二電阻，第二電阻低於第一電阻；以及第一源極/汲極接觸件和第二源極/汲極接觸件分別設置於所述至少一磊晶半導體材料層上方和第二源極/汲極磊晶部件上方，其中第二源極/汲極接觸件的底表面低於第一源極/汲極接觸件的底表面。
以下內容提供了許多不同的實施例或範例，用於實施本發明實施例之不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本發明實施例可以在不同範例中重複參考數字及/或字母。此重複是為了簡單和清楚的目的，並且此重複本身不表示所討論的各種實施例及/或配置之間的關係。此外，在隨後的本發明實施例中形成一部件於另一部件上、此部件連接及/或耦合至另一部件可能包含形成這些部件直接接觸的實施例，也可能包含形成額外的部件插入這些部件之間，使得這些部件不直接接觸的實施例。此外，空間相對用語，例如「較低的」、「較高的」、「水平」、「垂直」、「之上」、「上方」、「之下」、「下方」、「向上」、「向下」、「頂部」、「底部」等及其衍生的用語（例如「水平地」、「向下地」、「向上地」等）用於簡化本發明實施例的一些部件與另一些部件的關係。空間相對用語用於涵蓋包含部件的裝置的不同取向。另外，當使用「約」、「近似」和類似的用語描述數字或數字範圍時，此用語用於涵蓋在合理範圍的數字，包含所描述的數字，例如在所描述的數字的+/−10%內或本發明所屬技術領域中具有通常知識者所理解的其他數值。舉例來說，用語「約5奈米」涵蓋4.5奈米至5.5奈米的尺寸範圍。
本發明實施例整體關於半導體裝置及其製造方法。更具體而言，一些實施例關於在場效電晶體（field effect transistors，FETs）中形成源極和汲極（source and drain，S/D）接觸件，場效電晶體例如平面或三維（鰭狀）場效電晶體，場效電晶體包含n型場效電晶體（n-type FET或NFET）區和p型場效電晶體（p-type FET或PFET）區。此外，此揭露的方法提供一種形成具有降低的接觸電阻的源極/汲極接觸件的方法，其藉由在源極/汲極部件和源極/汲極接觸件之間形成低電阻磊晶半導體層，特別是在n型場效電晶體區中。在一些實施例中，n型磊晶半導體層選擇性地形成於n型場效電晶體之源極/汲極部件上方而不在p型場效電晶體之源極/汲極部件上方，n型磊晶半導體層包含例如以磷或砷摻雜的矽或碳矽。可以藉由一製程（例如較低的製程溫度）形成在此揭露的n型磊晶半導體層，此製程不同於形成n型磊晶源極/汲極部件的製程，產生改善的電性。在至少一些實施例中，藉由使用此揭露的方法選擇性地形成n型磊晶半導體層，可以減少在裝置製造製程期間引起的熱損壞、製程複雜性和生產成本，並且可以提升裝置效能。
第1A～1B圖繪示用於製造具有不同場效電晶體的工件（也稱為半導體結構）200的方法100的流程圖。參照第2至11圖描述方法100；其中，根據本發明實施例，第2圖是工件200的上視示意圖，第3～11圖是在方法100的中間階段之分別沿著穿過鰭片204A的虛線AA’和穿過鰭片204B的虛線BB’之工件200（或工件200的部分230）的剖面示意圖。出於例示性目的，在第3～11圖中並列繪示包含鰭片204A的剖面示意圖的裝置區210A和包含鰭片204B的剖面示意圖的裝置區210B。方法100僅是範例，並非用於將本發明實施例限制於在此明確描述的內容。可以在方法100之前、期間及之後提供額外步驟，並且對於方法100的其他實施例而言，可以取代或消除在此描述的一些步驟。
首先參照第1圖的方框102和第2～3圖，方法100提供工件200（或以工件200提供），工件200包含從基底202突出並沿X方向縱向取向的鰭片204A和204B。鰭片204A和204B的底部由設置在基底202上方的隔離部件208隔開。工件200更包含沿Y方向縱向取向的金屬閘極結構220A和220B，形成具有源極/汲極部件214和216分別設置於鰭片204A和204B上方的不同場效電晶體。在繪示的實施例中，工件200更包含設置在隔離部件208、鰭片204A和204B以及源極/汲極部件214和216上方的層間介電（interlayer dielectric，ILD）層218。雖然描述三維結構或鰭片用於形成各種鰭式場效電晶體的主動區，但本發明實施例不限於此。舉例來說，鰭片204A和204B可以被稱為用於形成平面場效電晶體的半導體層。出於例示性目的，本發明實施例將繼續以鰭片204A和204B作為示例主動區。雖然在此未繪示，但工件200可以包含許多部件，例如設置於隔離部件208、鰭片204A和204B、金屬閘極結構220A和220B以及源極/汲極部件214和216上方的接觸蝕刻停止層（contact etch-stop layer，CESL）。以下詳細討論工件200的不同部件。
基底202可以包含元素（單一元素）半導體，例如晶體結構中的矽及/或晶體結構中的鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。基底202可以是具有均一組成的單層材料。或者，基底202可以包含具有適用於積體電路裝置製造的相似或不同組成的多層材料層。在一範例中，基底202可以是絕緣體上覆矽（silicon-on-insulator，SOI）基底，其具有在氧化矽層上形成的半導體矽層。
在基底202包含場效電晶體的一些實施例中，在基底202中或基底202上形成各種摻雜區，例如源極/汲極區。取決於設計需求，可以用n型摻質（例如磷或砷）及/或p型摻質（例如硼）摻雜摻雜區。摻雜區可以直接形成於基底202上、p井結構中、n井結構中、雙井（dual-well）結構中或使用凸起結構。摻雜區的形成可以藉由佈植摻質原子、原位（in-situ）摻雜磊晶成長及/或其他合適的技術。
包含鰭片204A的裝置區210A可適用於形成n型鰭式場效電晶體，以及包含鰭片204B的裝置區210B可適用於形成p型鰭式場效電晶體。此配置僅用於例示性目的，並非用於限制本發明實施例。可以使用包含微影和蝕刻製程的合適製程來製造鰭片204A和204B。微影製程可包含形成覆蓋基底202的光阻（phtoresist）層（光阻（resist）；未繪示），將光阻暴露於圖案，進行曝光後烘烤（post-exposure bake）製程，以及顯影光阻以形成包含光阻的遮罩元件（未繪示）。然後使用遮罩元件將凹槽蝕刻至基底202中，留下基底202上的鰭片204A和204B。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching，RIE）及/或其他合適的製程。
用於形成鰭片204A和204B的方法的許多其他實施例可能是合適的。舉例來說，可以使用雙重圖案化（double-patterning）或多重圖案化（multi-patterning）製程將鰭片204A和204B圖案化。通常而言，雙重圖案化或多重圖案化製程結合微影和自對準製程，舉例來說，其允許產生的圖案的節距（pitches）小於使用單一、直接的微影製程可獲得的間距。舉例來說，在一實施例中，在基底上形成犧牲層並使用微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物或心軸（mandrels）將鰭片圖案化。
隔離部件208可以包含氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、低介電常數介電材料及/或其他合適的絕緣材料。隔離部件208可以是淺溝槽隔離（shallow trench isolation，STI）部件。在一實施例中，藉由在形成鰭片204A和204B期間蝕刻基底202中的溝槽來形成隔離部件208。然後可以用上述隔離材料填充溝槽，接著進行化學機械平坦化（chemical mechanical planarization，CMP）製程。隔離部件208也可以使用其他隔離結構，例如場氧化物、矽的局部氧化（local oxidation of silicon，LOCOS）及/或其他合適結構。隔離部件208可以包含多層結構，舉例來說，具有一或多個熱氧化物襯層（liner layers）。
源極/汲極部件214和216分別設置於鰭片204A和204B中，每個鰭片204A和204B鄰近金屬閘極結構220A和220B。雖然僅繪示一個源極/汲極部件214和一個源極/汲極部件216，但可以提供多個源極/汲極部件214鄰近裝置區210A中的金屬閘極結構220A和220B並且可以提供多個源極/汲極部件216鄰進裝置區210B中的金屬閘極結構220A和220B。每一個源極/汲極部件214和216可適用於p型鰭式場效電晶體裝置（例如p型導電類型磊晶材料）或者n型鰭式場效電晶體裝置（例如n型導電類型磊晶材料）。在整個本發明實施例中，「p型」是指以p型摻質摻雜的半導體材料，p型摻質例如硼、銦、其他p型摻質或前述之組合，半導體材料例如矽鍺，以及「n型」是指以n型摻質摻雜的半導體材料，n型摻質例如磷、砷、其他n型摻質或前述之組合，半導體材料例如碳或碳矽。
在繪示的實施例中，源極/汲極部件214適合形成n型鰭式場效電晶體裝置，以及源極/汲極部件216適合形成p型鰭式場效電晶體裝置。n型磊晶材料可以包含一或多個矽（epi Si）或碳矽（epi SiC）的磊晶層，其中以上述的n型摻質摻雜矽或碳矽。p型磊晶材料可以包含一或多個半導體材料的磊晶層，例如矽鍺（epi SiGe）、矽鍺碳（epi SiGeC）、鍺（epi Ge），其中以上述的p型摻質摻雜半導體材料。雖然源極/汲極部件214和216被繪示成六邊形，但本發明實施例不限於此。舉例來說，源極/汲極部件214和216可以採用其他幾何形狀，例如菱形。
源極/汲極部件214和216的形成可以藉由任何合適的技術，例如蝕刻製程，然後是一或多個磊晶製程。在一範例中，進行一或多個蝕刻製程以移除鰭片204A和204B的部分，以分別在這些部分中形成凹槽（未繪示）。可以用氫氟酸（HF）溶液或其他合適的溶液進行清潔製程以清潔凹槽。隨後，可以進行一或多個磊晶成長（例如摻雜）製程，例如原位摻雜製程、離子佈植製程、擴散製程、其他製程或前述之組合，以在凹槽中形成磊晶部件。在一些實施例中，進行選擇性磊晶成長（selective epitaxial growth，SEG）製程以成長磊晶材料，選擇性磊晶成長是原位摻雜製程，在選擇性磊晶成長製程期間將摻質（例如用於n型磊晶材料的磷或用於p型磊晶材料的硼）導入半導體材料（例如矽或矽鍺）（例如藉由將摻質添加到選擇性磊晶成長製程的源極材料中）。選擇性磊晶成長製程的實施可以藉由任何沉積技術，例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、高密度電漿化學氣相沉積（High Density Plasma CVD，HDP-CVD）、金屬有機化學氣相沉積（Metal Organic CVD，MO-CVD）、遠距電漿化學氣相沉積（remote plasma CVD，RP-CVD）、電漿增強化學氣相沉積（Plasma Enhanced CVD，PE-CVD）、低壓化學氣相沉積（low-pressure CVD，LP-CVD）、原子層化學氣相沉積（atomic layer CVD，AL-CVD）、常壓化學氣相沉積（atmospheric pressure CVD，AP-CVD）、氣相磊晶（vapor-phase epitaxy，VPE）、超高真空化學氣相沉積（ultra-high vacuum CVD，UHV-CVD）、分子束磊晶（molecular beam epitaxy）、其他合適的方法或前述之組合。選擇性磊晶成長製程的實施藉由將氣態前驅物及/或液態前驅物導入鰭片204A或204B的源極/汲極區以分別形成源極/汲極部件214和216。在一些實施例中，圖案化遮罩可用於幫助選擇性磊晶成長製程。在繪示的實施例中，形成源極/汲極部件214包含一起導入含矽的前驅物氣體（例如SiH4 ）與含磷的氣體（例如PH3 ）。在進一步描述的實施例中，形成源極/汲極部件216包含以含有摻質的氣體（例如B2 H6 ）導入含矽前驅物氣體（例如SiH4 ）及/或含鍺前驅物氣體（例如GeH4 ）。可以進行一或多個退火製程以活化磊晶材料。退火製程包含快速熱退火（rapid thermal annealing，RTA）、雷射退火、其他合適的退火製程或前述之組合。
結果，在繪示的實施例中，源極/汲極部件214包含一或多層摻雜磷的矽（SiP），以及源極/汲極部件216包含一或多層摻雜硼的矽鍺（SiGeB）。在一些實施例中，SiGeB中的鍺的量在約10%（例如原子百分比）至約50%的範圍。在繪示的實施例中，為了達到想要的裝置效能，源極/汲極部件214和216可以各自形成為約35奈米至約60奈米的總厚度，但本發明實施例不限於此厚度範圍。
源極/汲極部件214的形成可以藉由在約攝氏600度至約攝氏800度的成長溫度下（例如藉由將工件200加熱至約攝氏600度至約攝氏800度）進行如上所述之原位摻雜製程。所形成的源極/汲極部件214可以是單層結構或多層結構，每層包含相同的磊晶材料SiP但不同的摻質濃度（亦即不同的磷濃度）。在一非限制用範例中，源極/汲極部件214包含三層SiP磊晶層，每層SiP具有不同的磷濃度，磷濃度的範圍從約2×1020 cm− 3 至約3×1021 cm− 3 。其中，源極/汲極部件214的最上面的磊晶層的磷濃度低於直接形成於鰭片204A上方的最下面的磊晶層的磷濃度，最下面的磊晶層的磷濃度低於中間磊晶層的磷濃度。當然，源極/汲極部件214不限於三層，並且摻質P的相對濃度可以不同於在此描述的摻質P的相對濃度。
在一些實施例中，工件200還包含設置於源極/汲極部件216上方的矽鍺層（摻雜或未摻雜；未繪示），其具有約1奈米至約10奈米的厚度，其中矽鍺層中的鍺含量大於源極/汲極部件216的SiGeB中的鍺含量。在一範例中，矽鍺層中的鍺含量大於約50%且小於約90%。或者，工件200可包含設置於源極/汲極部件216上方的純鍺層（亦即，鍺含量大於約99%；未繪示），其具有約1奈米至約10奈米的厚度。在許多實施例中，具有設置於源極/汲極部件216上方的額外矽鍺或純鍺層增加了裝置區210B中存在的鍺含量，其可適用於適應以下詳細討論的方法100的後續製程步驟。在此方面，矽鍺層及/或純鍺層作為犧牲層，因此可以形成的厚度遠小於源極/汲極部件216的厚度（例如約35奈米至約40奈米）。
金屬閘極結構220A和220B各自包含界面層222、閘極介電層224、功函數金屬層226和塊狀（bulk）導電層228。界面層222可以包含氧化矽（SiO2 ）、氮氧化矽（SiON）、氧化鍺（GeO2 ）、其他合適的材料或前述之組合。在鰭片204A和204B上形成界面層222之步驟可以藉由任何合適的方法，例如化學氧化、熱氧化或藉由化學氣相沉積或原子層沉積的沉積製程、其他合適的方法或前述之組合。在一些實施例中，可以省略界面層222。
閘極介電層224可以包含氧化矽（SiO2 ），氮氧化矽（SiON）、氧化鋁矽（AlSiO）、高介電常數（high-k）介電材料，例如氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、氧化鑭（La2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、鈦酸鍶（SrTiO3 ）、其他合適的金屬氧化物或前述之組合。在繪示的實施例中，閘極介電層224包含高介電常數介電材料，其介電常數大於氧化矽的介電常數。閘極介電層224的沉積可以藉由化學氧化、熱氧化、化學氣相沉積、原子層沉積或其他合適的方法。
功函數金屬層226可以是p型或n型功函數層，其分別用於p型鰭式場效電晶體和n型鰭式場效電晶體。p型功函數層包含例如氮化鈦（TiN）、氮化鉭（TaN）、釕（Ru）、鉬（Mo）、鎢（W）、鉑（Pt）或前述之組合的金屬。n型功函數層包含例如鈦（Ti）、鋁（Al）、碳化鉭（TaC）、氮碳化鉭（TaCN）、氮化鉭矽（TaSiN）或前述之組合的金屬。在一些實施例中，金屬閘極結構220A和220B各自包含超過一個功函數金屬層，其可以是相似或不同的類型。塊狀導電層228可以包含鋁（Al）、鎢（W）、鈷（Co）、銅（Cu）、釕（Ru）及/或其他合適的材料。雖然未繪示，但金屬閘極結構220A和220B可以各自包含合適的膜層，例如阻障層和覆蓋層。
在許多實施例中，在形成源極/汲極部件214和216之前，先在金屬閘極結構220A和220B的位置形成虛設閘極結構（未繪示），虛設閘極結構包含界面層222、虛設閘極電極（包含例如多晶矽）以及在一些範例中的閘極介電層。然後，如上所述，在閘極取代製程中，以金屬閘極結構220A和220B取代至少部分虛設閘極結構。為了完成閘極取代，先在鰭片204A和204B、源極/汲極部件214和216、虛設閘極結構和隔離部件208上方形成層間介電層218（以及在一些範例中的接觸蝕刻停止層（未繪示））。然後，可以完全移除虛設閘極電極和閘極介電層，並且在「高介電常數後製（high-k last）」閘極取代製程中，在這些位置形成金屬閘極結構220A和220B。或者，在移除虛設閘極電極之後，留下虛設閘極結構的閘極介電層，且閘極介電層變成閘極介電層224，並且在閘極介電層224上方形成金屬閘極結構220A和220B的各種材料層，以完成「高介電常數先製」閘極取代製程。各種材料層的形成可以藉由任何合適的沉積製程，例如化學氣相沉積、物理氣相沉積、原子層沉積、電鍍（plating）、其他合適的製程或前述之組合。然後，可以進行一或多個化學機械平坦化製程以將金屬閘極結構220A和220B的頂表面與層間介電層218的頂表面平坦化。
此外，工件200可以包含沿著金屬閘極結構220A和220B的側壁設置的閘極間隔物212。閘極間隔物212可以包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽及/或其他合適的介電材料。閘極間隔物212可以是單層結構或多層結構。閘極間隔物212的形成可以在形成虛設閘極結構之後但在形成源極/汲極部件214和216之前，藉由先在工件200上方沉積間隔材料的毯覆層，然後進行非等向性（anisotropic）蝕刻製程以移除部分間隔材料，以沿著虛設閘極結構的側壁形成閘極間隔物212。在如前所述的閘極取代製程期間，留下閘極間隔物212作為工件200的一部分。
對於工件200包含接觸蝕刻停止層的實施例，接觸蝕刻停止層可以包含氮化矽、氮氧化矽、碳氮氧化矽及/或其他合適的材料，並且接觸蝕刻停止層的形成可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、其他合適的方法或前述之組合。層間介電層218可以包含介電材料，例如四乙氧基矽烷（tetraethylorthosilicate，TEOS）、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、熔融的矽酸鹽玻璃（fused silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼摻雜的矽玻璃（boron doped silicon glass，BSG）及/或其他合適的介電材料。層間介電層218可以包含具有多種介電材料的多層結構。可以在如前所述的閘極取代製程之前藉由沉積製程形成層間介電層218，舉例來說，沉積製程例如化學氣相沉積、物理氣相沉積、可流動式化學氣相沉積（flowable CVD，FCVD）、旋塗玻璃（spin-on glass，SOG）、其他合適的製程或前述之組合。在形成層間介電層218之後，可以進行平坦化製程，例如化學機械平坦化，使得虛設閘極結構的頂部露出，允許完成如前所述的閘極取代製程。
現在參照第1A圖的方框104和第4圖，方法100在裝置區210A中的源極/汲極部件214上方形成溝槽242，以及在裝置區210B中的源極/汲極部件216上方形成溝槽244。為了簡化的目的，參照如第3圖所示之工件200的一部分230提供以下描述。為了形成溝槽242和244，方法100先在工件200（或部分230）上方形成類似於上述層間介電層218的層間介電層240。然後，方法100對層間介電層240和218進行圖案化和蝕刻以形成溝槽242和244。具體而言，方法100可以先在工件200上方形成包含光阻（resist）（例如光阻（photoresist））層的遮罩元件（未繪示）、硬遮罩層及/或底層（例如底部抗反射塗層）。然後，方法100繼續將光阻層圖案化，藉此在遮罩元件中形成開口（未繪示）。然後使用圖案化的光阻層作為蝕刻遮罩蝕刻層間介電層240和218，以形成分別露出源極/汲極部件214和216的溝槽242和244。層間介電層240和218的蝕刻可以藉由任何合適的製程來進行，包含乾式蝕刻、濕式蝕刻、反應離子蝕刻、其他合適的製程或前述之組合。隨後藉由任何合適的方法移除遮罩元件，例如光阻剝離（stripping）或電漿灰化（ashing）。
參照第1圖的方框106和第5圖，方法100在溝槽242和244中以及在層間介電層240的頂表面上方形成n型半導體層252。值得注意的是，n型半導體層252沉積於源極/汲極部件214和216的磊晶晶體材料上方以及例如層間介電層240和閘極間隔物212的介電部件。在源極/汲極部件214和216上方形成的n型半導體層252的部分是晶體並且磊晶成長，其在組成上類似於包含在源極/汲極部件214中的磊晶材料，而在介電部件（例如層間介電層240、閘極間隔物212等）上方形成的n型半導體層252的部分是非晶的。如以下的討論，隨後的蝕刻製程將選擇性地從介電部件中移除n型半導體層252的非晶部分，並且將留下設置在源極/汲極部件214和216上方之n型半導體層252的晶體部分。
n型半導體層252可以包含任何合適的n型半導體材料，舉例來說，例如摻雜磷的矽（SiP）、摻雜砷的矽（SiAs）、摻雜磷的碳矽（SiPC）、摻雜砷的碳矽（SiAsC）、其他n型半導體材料或前述之組合。因此，雖然以下揭示內容將n型半導體層252稱為SiP層，但它僅是例示性實施例，因此並非將n型半導體層252限制成僅包含SiP。在許多實施例中，方法100藉由在約攝氏300度至約攝氏500度的溫度下（例如，藉由將工件200加熱至約攝氏300度至約攝氏500度的溫度）沉積包含含矽氣體（例如SiH4 ）和含磷氣體（例如PH3 ）的氣體混合物250來形成SiP層（又稱為n型半導體層）252。在例示性實施例中，SiP層252中的磷濃度為約2×1021 cm−3 。
相反地，相較於如上所述的SiP層252的晶體部分，在更高的溫度（例如，如上所述之約攝氏600度至約攝氏800度）下形成源極/汲極部件214的磊晶SiP。另外，當在類似的摻雜程度（亦即具有類似的磷濃度）下進行比較時，SiP層252的晶體部分的電阻率小於源極/汲極部件214的磊晶SiP的電阻率的約1/2。作為說明性範例，源極/汲極部件214的電阻率可以是約0.6毫歐·公分（milliOhm·cm，mΩ·cm）至約0.8 mΩ·cm，並且SiP層252的電阻率可以是約0.2 mΩ·cm至約0.4 mΩ·cm。這樣的電阻率降低可歸因於SiP層252中存在的點缺陷濃度較低，這是由於製程溫度低於在較高製程溫度下形成的源極/汲極部件214中的SiP層252。在這方面，用於形成SiP層252的製程溫度可以控制在約攝氏300度至約攝氏500度，以使得SiP的電阻率低於源極/汲極部件214的SiP的電阻率。一方面，如果製程溫度低於約攝氏300度，則SiP的成長可以是非晶的或多晶的，而不是單晶，單晶使得電阻率低於非晶或多晶SiP。另外，當製程溫度低於約攝氏300度時，SiP的成長速率也降低，延長了製程時間。此外，在較低的加工溫度下，可能需要更高碳數的矽烷前驅物，例如Si4 H10 和Si5 H12 ，這可能增加生產製程的相關成本。另一方面，如果製程溫度高於約攝氏500度，則金屬閘極結構220A和220B的部件可能遭受不想要的熱損壞。在本發明實施例中，降低在源極/汲極部件214上方形成的SiP層252的電阻率用於降低源極/汲極部件214與隨後在源極/汲極部件214上方形成的源極/汲極接觸件294（參照第3圖）之間的界面處的接觸電阻，藉此改善在工件200中形成的鰭式場效電晶體的效能。
在許多實施例中，SiP層252形成為約0.5奈米至約1.5奈米的厚度tSiP 。如以下的討論，因為隨後的製程步驟可能移除SiP層252的一部分，如果tSiP 小於約0.5奈米，則不足以使SiP留在工件200中以達到接觸電阻的降低。然而，如果tSiP 大於約1.5奈米，則在介電部件（例如層間介電層240和閘極間隔物212）上方形成的半導體材料層的部分可能變得太厚而無法在隨後的蝕刻製程中被移除。
參照第1A圖的方框108和第6圖，方法100對工件200進行處理，藉此在溝槽242和244中的SiP層252的晶體部分上形成含鍺層262。方法100先對工件200實施氣體混合物260，包含含鍺氣體，例如GeH4 ，以及含氯（Cl）氣體，例如HCl、Cl2 、其他合適的含氯氣體或前述之組合。在本發明實施例中，含鍺氣體形成在SiP層252的晶體部分上方的含鍺層262，而SiP層252的非晶部分被含氯氣體移除。以下討論處理的細節。
在許多實施例中，含鍺氣體在SiP層252的晶體和非晶部分上方沉積鍺原子，在SiP層252的頂表面上整個動態地形成Si-Ge鍵。鍺原子擴散到非晶態SiP層252的非晶部分的速率大於SiP層252的晶體部分，並形成非晶的含鍺SiP層。相較之下，鍺原子有限地擴散至SiP層252的晶體部分中並在其上形成含鍺層262（亦即鍺濃度約為100%的純鍺殘留層）。因為Ge-Si鍵的能量小於共價Si-Si鍵，所以相對於工件200的其他組件，含氯氣體對含非晶鍺的SiP層的蝕刻選擇性增強。換句話說，相較於SiP層252的晶體部分未被蝕刻或僅被最小程度地蝕刻，SiP層252的非晶部分以較大速率被蝕刻。結果，含鍺層262留在SiP層252的晶體部分上方。在一些實施例中，當使用在此提供的方法形成時，含鍺層262具有約0.5奈米至約2奈米的厚度。在一些實施例中，從氣態混合物260中省略含氯氣體，並且僅使用含鍺氣體來處理工件200。如此一來，可以在隨後的蝕刻製程移除在介電部件上方形成的SiP層252的非晶部分。
可以調節含氯氣體與含鍺氣體的分壓比，以控制SiP層252的非晶部分的移除和含鍺層262的形成。如果比例太小，亦即，如果含鍺氣體的分壓顯著地大於含氯氣體的分壓，則在SiP層252的晶體部分上會發生含鍺層262的過度堆積，使其難以在隨後的製造步驟中移除。另一方面，如果比例太大，亦即，如果含氯氣體的分壓顯著地大於含鍺氣體的分壓，則SiP層252的非晶部分的蝕刻速率將顯著地減少。在例示性實施例中，上述比例為約22至約100。
在裝置區210B中，因為鍺的濃度梯度存在於含鍺層262和SiP層252之間以及源極/汲極部件216和SiP層252之間，所以鍺原子從頂部和從底部擴散至SiP層252，藉此將SiP層252轉換成SiPGe層254。類似地，含鍺層262和SiP層252之間的鍺的濃度梯度驅動鍺原子較小程度地擴散至裝置區210A中的SiP層252。因此，SiPGe層254中的鍺濃度大於SiP層252中的鍺濃度。在一些實施例中，SiPGe層254的厚度小於含鍺層262的厚度。舉例來說，SiPGe層254與含鍺層262的厚度的比值為約0.5至約1.0，但本發明實施例不限於此。第6B圖繪示鍺從含鍺層262和源極/汲極部件216擴散至SiPGe層254的例示性實施例，其中箭頭表示鍺擴散的方向。值得注意的是，一旦在三層之間達到擴散平衡，SiPGe層254中的鍺的量至少為10%（wt%），以允許在後續的製造步驟中具有想要的蝕刻選擇性。
在例示性實施例中，參照第6C圖，SiPGe層254中的鍺的例示性濃度輪廓304在裝置區210B的整個厚度上變化。在繪示的示例中，含鍺層262包含約100%的鍺，並且源極/汲極部件216包含約50%的鍺；當然，本發明不限於這些組成，只要含鍺層262中的鍺含量大於源極/汲極部件216中的鍺含量。來自鍺從含鍺層262擴散至SiPGe層254的鍺輪廓302和來自鍺從源極/汲極部件216擴散至SiPGe層254形成SiPGe層254的濃度輪廓306。具體而言，由於SiPGe層254的頂部部分接近含鍺層262而包含最高的鍺含量。由於鍺從源極/汲極部件216擴散，SiPGe層254的底部包含的鍺少於SiPGe層254的頂部，但多於SiPGe層254的中間部分。參照第6D圖，其繪示裝置區210A中的SiP層252中的鍺的例示性濃度輪廓308。值得注意的是，雖然會因為鍺從含鍺層262擴散而使得SiP層252的頂部包含有限數量的鍺，但在源極/汲極部件214附近的SiP層252的底部的濃度被耗盡。事實上，SiP層252包含鍺含量少於約10%的無Ge或大致上無鍺的區域256（下文稱為SiP層256）。如以下將詳細討論的，由於選擇性蝕刻製程使用一或多種含氯氣體，只會移除鍺含量大於約10%的區域。
參照第1B圖的方框110和第7A圖，方法100從裝置區210A和210B以及裝置區210B中的SiPGe層254和裝置區210A中的SiP層252的一部分蝕刻含鍺層262。方法100實施乾式蝕刻製程，其利用含氯氣體270，類似於在方框108實施之包含含氯氣體的氣態混合物260，以移除含鍺層262和SiPGe層254。在一些範例中，含氯氣體270可以是HCl、Cl2 、其他含氯氣體或前述之組合。在許多實施例中，含氯氣體270以高於工件200中存在的其他組件的速率選擇性地蝕刻鍺。換句話說，以高於不含鍺的材料層的速率蝕刻包含鍺的材料層，並且以高於包含較少鍺的材料層的速率蝕刻包含更高量的鍺的層。在繪示的實施例中，雖然裝置區210A中的SiP層252包含從含鍺層262擴散的少量Ge（參照第6D圖中的濃度輪廓308），但SiPGe層254包含相較之下更大量的鍺（如上所述至少10%），因此以高於SiP層252的速率被蝕刻。
因此，參照第7B圖，第7B圖是第7A圖之工件200的一部分的放大圖，方框110的乾式蝕刻製程可以從裝置區210B完全移除含鍺層262和SiPGe層254，並且部分地從裝置區210A移除SiP層252以形成SiP層256。在一些範例中，方法100的方框110可以移除高達約75%的SiP層252的tSiP ，使得SiP層256的厚度t’SiP 為tSiP 的至少約25%。然而，本發明實施例考慮了可以藉由乾式蝕刻製程移除較小厚度的實施例。因此，方框110的乾式蝕刻製程露出溝槽244中的源極/汲極部件216的頂表面，而SiP層256設置於源極/汲極部件214上方。對一些實施例而言，其中在進行方法100的方框106之前，額外的SiGe層或純鍺層形成於源極/汲極部件216上方，方框110的蝕刻製程可移除額外SiGe層或純鍺層的一部分以防止消耗源極/汲極部件216。因此，在方框110的蝕刻製程之後，SiGe或純鍺層的薄層（例如小於約10奈米）可留在源極/汲極部件216上方。
現在參照第1B圖和第8圖，如果尚未達到多個SiP層256的期望的厚度TSiP ，則方法100可以重複方框106、108和110的製程循環以形成在裝置區210A中彼此重疊的多層SiP層256。然而，如果已經達到期望的厚度TSiP ，則此方法進行到方框112。取決於期望的設計要求，期望的厚度TSiP 可以是約4奈米和約6奈米。因為在升高的溫度（從約攝氏300度至約攝氏500度）下實施每個SiP層252的沉積，所以循環的數量（對應TSiP 的大小）可能受到包含在金屬閘極結構220A和220B中的各種材料層的熱預算（亦即容差（tolerance））的限制。因此，方法100被配置為：在不損害金屬閘極結構220A和220B的完整性的情況下，使TSiP 的量在本文討論的範圍內最大化。舉例來說，如果期望的厚度TSiP 超過約6奈米，則重複方框106、108和110處的製程循環可能不想要地損壞附近裝置部件（例如金屬閘極結構）的結構和效能。另一方面，如果期望的厚度TSiP 低於約4奈米，則提供的SiP層252不足以降低源極/汲極部件214與隨後形成的源極/汲極接觸件之間的接觸電阻。值得注意的是，如參照第6圖和第7圖所描繪和討論的，由於從溝槽244中重複移除含鍺層262和SiPGe層254， SiP層不留在源極/汲極部件216上。
現在參照第1B圖的方框112和第9圖，方法100在溝槽242中的SiP層256上方和溝槽244中的源極/汲極部件216上方形成矽化物層282。在繪示的實施例中，矽化物層282設置於SiP層256和源極/汲極部件216上方。矽化物層282可以包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、其他合適的矽化物或前述之組合。可以藉由一系列製程形成矽化物層282。首先，可以藉由沉積製程在SiP層256和源極/汲極部件216上沉積金屬層280，沉積製程例如化學氣相沉積、原子層沉積、物理氣相沉積、其他合適的製程或前述之組合。金屬層可包含鎳、鈷、鎢、鉭、鈦、鉑、鉺、鈀、其他合適的金屬或前述之組合。然後，退火工件200以允許金屬層和SiP層256和源極/汲極部件216的半導體材料反應。然後，移除未反應的金屬層，留下位於SiP層256和源極/汲極部件216上方的矽化物層282。
參照第1圖的方框114和第10圖，方法100在溝槽242和244中沉積導電材料292，使得導電材料292接觸層間介電層240、閘極間隔物212和矽化物層282。導電材料292可以包含任何合適的材料，例如銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、鋁（Al）、其他合適的導電材料或前述之組合。然後，參照第11圖，其繪示工件200的例示性實施例，方法100進行一或多個化學機械平坦化製程以移除多餘的導電材料292，並且在裝置區210A和210B中形成源極/汲極接觸件294。值得注意的是，裝置區210B中的源極/汲極接觸件294的底表面低於裝置區210A中的源極/汲極接觸件294的底表面。
參照方框116，方法100對工件200進行額外製程步驟。舉例來說，方法100可以進行至形成互連結構以將各種裝置耦合到積體電路。互連結構包含用於水平耦合的多個金屬層中的金屬線以及垂直耦合的導孔（vias）/接觸件（例如將金屬閘極結構220A和220B連接至底部金屬層的源極/汲極接觸件），導孔/接觸件用於底部金屬層和形成於基底202上的裝置部件之間、底部金屬層和源極/汲極接觸件294之間或相鄰金屬層之間。互連結構包含一或多種合適的導電材料，例如銅（Cu）、鈷（Co）、釕（Ru）、鋁（Al）、鎢（W）或其他合適的導電材料。互連結構的形成可以藉由鑲嵌（damascene）製程，例如單鑲嵌製程或雙鑲嵌製程，其包含微影圖案化、蝕刻沉積和化學機械平坦化。舉例來說，可以使用合適的製程沉積導電材料，例如化學氣相沉積、物理氣相沉積、電鍍及/或其他合適的製程。繪示的工件200僅是方法100的一些實施例的範例。方法100可以包含各種其他實施例而未悖離本發明實施例的範圍。
此外，如上所示的工件200可以是在積體電路製造期間製造的中間裝置或中間裝置的一部分，其可以包含靜態隨機存取儲存裝置（static random access memory，SRAM）及/或邏輯電路、被動部件，例如電阻器、電容和電感器、以及主動元件，例如p型場效電晶體、n型場效電晶體、多閘極（multi-gate）場效電晶體，例如鰭式場效電晶體、金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistors，MOSFET）、互補式金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）電晶體、雙極性（bipolar）電晶體、高壓電晶體、高頻電晶體、其他儲存裝置單元及前述之組合。
本發明實施例提供半導體結構及其製造方法。本發明實施例包含在n型場效電晶體源極/汲極部件上方選擇性地形成包含矽和磷（SiP）的n型磊晶半導體層，而不是在P場效電晶體源極/汲極部件上方。相較於在較高製程溫度下形成的源極/汲極部件，本發明實施例的n型磊晶半導體層可以在較低的製程溫度下形成，藉此降低SiP的電阻率。本發明實施例提供各種優點，但是並非所有實施例都需要有特定優點。在至少一些實施例中，藉由使用本發明實施例的方法選擇性地形成n型磊晶半導體層，可以減少在裝置生產製程期間引起的熱損壞、製程複雜性和生產成本，並且可以提高裝置效能。
在一方面，本發明實施例提供一種方法，此方法包含：提供p型源極/汲極磊晶部件和n型源極/汲極磊晶部件，在n型源極/汲極磊晶部件和p型源極/汲極磊晶部件上方形成半導體材料層，用含鍺氣體處理半導體材料層，其中半導體材料層的處理在半導體材料層上方形成含鍺層，蝕刻含鍺層，其中含鍺層的蝕刻移除在n型源極/汲極磊晶部件上方形成的含鍺層和在p型源極/汲極磊晶部件上形成的半導體材料層，以及在留在n型源極/汲極磊晶部件上方的半導體材料層上方形成第一源極/汲極接觸件，並且在p型源極/汲極磊晶部件上方形成第二源極/汲極接觸件。在一些實施例中，在第一溫度形成n型源極/汲極磊晶部件，且在第二溫度形成半導體材料層，其中第二溫度低於第一溫度。在一些實施例中，此方法更包含：在形成第一和第二源極/汲極接觸件之前，在留在n型源極/汲極磊晶部件上方的半導體材料層上方和在p型源極/汲極磊晶部件上方分別形成矽化物層。
在一些實施例中，半導體材料層的組成類似於n型源極/汲極磊晶部件的組成。在一些實施例中，半導體材料層的組成相同於n型源極/汲極磊晶部件的組成。在一些實施例中，半導體材料層包含矽和磷。在進一步的實施例中，半導體材料層的電阻率低於n型源極/汲極磊晶部件的電阻率。
在一些實施例中，在形成含鍺層之後，在p型源極/汲極磊晶部件上方形成的半導體材料層中的鍺濃度大於在n型源極/汲極磊晶部件上方形成的半導體材料層中的鍺濃度。
在一些實施例中，半導體材料層的處理包含進行蝕刻製程。在進一步的實施例中，蝕刻製程實施含氯氣體。
在另一方面，本發明實施例提供一種方法，此方法包含在層間介電層中形成第一溝槽和第二溝槽，以分別露出在第一鰭片上方形成的第一源極/汲極磊晶部件和在第二鰭片上方形成第二源極/汲極磊晶部件，在第一溝槽和第二溝槽中沉積n型半導體層，在n型半導體層上方形成含鍺層，從第一溝槽中移除含鍺層，其中此移除步驟從第二溝槽中移除n型半導體層，在第一溝槽中的n型半導體層上方和在第二溝槽中的第二源極/汲極磊晶部件上方形成矽化物層，以及分別在第一溝槽和第二溝槽中的矽化物層上方形成源極/汲極接觸件。在一些實施例中，第一源極/汲極磊晶部件是n型，且第二源極/汲極磊晶部件是p型。
在一些實施例中，在形成含鍺層之後，在第二溝槽中的n型半導體層包含鍺。
在一些實施例中，其中含鍺層是第一含鍺層且第二源極/汲極磊晶部件包含矽鍺半導體層，此方法更包含在沉積n型半導體層之前，在第二源極/汲極磊晶部件上方沉積第二含鍺層，使得第二含鍺層中的鍺濃度高於第二源極/汲極磊晶部件中的鍺濃度。在進一步的實施例中，第一含鍺層包含矽鍺，且第二含鍺層包含矽鍺、純鍺或前述之組合。
在一些實施例中，其中在n型半導體層是n型第一半導體層且含鍺層是第一含鍺層，此方法更包含在形成矽化物層之前，在第一溝槽中的第一半導體層上方和在第二溝槽中的第二源極/汲極磊晶部件上方沉積第二n型半導體層，在第二n型半導體層上方形成第二含鍺層，以及從第一溝槽和第二溝槽移除第二含鍺層，其中此移除步驟從第二溝槽移除第二n型半導體層。
在一些實施例中，其中半導體層包含矽磷（SiP），n型半導體層的沉積在層間介電層上方形成非晶SiP層。在進一步的實施例中，含鍺層的形成從層間介電層移除非晶SiP層。
在又一方面，本發明實施例提供一種半導體結構，此半導體結構包含第一導電類型的第一源極/汲極磊晶部件設置在半導體層中，其中第一源極/汲極磊晶部件具有第一電阻率，第二導電類型的第二源極/汲極磊晶部件設置在半導體層中，第二導電類型不同於第一導電類型，其中第一源極/汲極和第二源極/汲極磊晶部件設置成鄰近其各自的金屬閘極結構，至少一磊晶半導體材料層設置在第一源極/汲極磊晶部件上方，以及第一源極/汲極接觸件和第二源極/汲極接觸件分別設置在磊晶半導體材料層上方和第二源極/汲極磊晶部件上方。在一些實施例中，磊晶半導體材料層具有低於第一電阻率的第二電阻率。在一些實施例中，第二源極/汲極接觸件的底表面低於第一源極/汲極接觸件的底表面。在一些實施例中，第一導電類型是n型且第二導電類型是p型。
在一些實施例中，n型源極/汲極磊晶部件和磊晶半導體材料層包含矽和磷。在進一步的實施例中，n型源極/汲極磊晶部件中的磷濃度類似於所述至少一磊晶半導體材料層中的磷濃度。
在一些實施例中，p型源極/汲極磊晶部件包含矽鍺，且此半導體結構更包含設置在p型源極/汲極磊晶部件上方的含鍺層，其中含鍺層中的鍺濃度大於p型源極/汲極磊晶部件中的鍺濃度。
在一些實施例中，此半導體結構更包含設置在所述至少一磊晶半導體材料層和第一源極/汲極接觸件之間以及p型源極/汲極磊晶部件和第二源極/汲極接觸件之間的矽化物層。
以上概述數個實施例之部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
100‧‧‧方法； 102、104、106、108、110、112、114、116‧‧‧方框； 200‧‧‧工件； 202‧‧‧基底； 204A、204B‧‧‧鰭片； 208‧‧‧隔離部件； 210A、210B‧‧‧裝置區； 212‧‧‧閘極間隔物； 214、216‧‧‧源極/汲極部件； 218、240‧‧‧層間介電層； 220A、220B‧‧‧金屬閘極結構； 222‧‧‧界面層； 224‧‧‧閘極介電層； 226‧‧‧功函數金屬層； 228‧‧‧塊狀導電層； 230‧‧‧部分； 242、244‧‧‧溝槽； 250、260‧‧‧氣體混合物； 252‧‧‧n型半導體層（SiP層）； 254‧‧‧SiPGe層； 256‧‧‧無鍺區（SiP層）； 262‧‧‧含鍺層； 270‧‧‧含氯氣體； 280‧‧‧金屬層； 282‧‧‧矽化物層； 292‧‧‧導電材料； 294‧‧‧源極/汲極接觸件； 302、304、306、308‧‧‧濃度輪廓； AA’、BB’‧‧‧虛線； TSiP‧‧‧厚度； X、Y‧‧‧方向。
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A和1B圖是根據本發明實施例的不同面向之工件的製造方法的流程圖。 第2圖是根據本發明實施例的不同面向的工件的上視示意圖。 第3、4、5、6A、7A、8、9、10和11圖是根據本發明實施例的不同面向之沿著第2圖的虛線AA’和BB’截取的工件之製造方法的中間階段的剖面示意圖。 第6B圖根據本發明實施例的不同面向繪示在製造方法的中間階段期間之第6A圖的工件的一部分。 第6C和6D圖根據本發明實施例的不同面向繪示在製造方法的中間階段期間之第6A圖的工件的一部分的濃度輪廓。 第7B圖根據本發明實施例的不同面向繪示在製造方法的中間階段期間之第7A圖的工件的一部分。
200‧‧‧工件
202‧‧‧基底
204A、204B‧‧‧鰭片
208‧‧‧隔離部件
210A、210B‧‧‧裝置區
212‧‧‧閘極間隔物
214、216‧‧‧源極/汲極部件
218、240‧‧‧層間介電層
220A、220B‧‧‧金屬閘極結構
222‧‧‧界面層
224‧‧‧閘極介電層
226‧‧‧功函數金屬層
228‧‧‧塊狀導電層
256‧‧‧無鍺區(SiP層)
282‧‧‧矽化物層
292‧‧‧導電材料
294‧‧‧源極/汲極接觸件

Claims (1)

  1. 一種半導體結構的製造方法，包括： 提供在一第一溫度形成的一p型源極/汲極磊晶部件和一n型源極/汲極磊晶部件； 在一第二溫度形成一半導體材料層於該n型源極/汲極磊晶部件和該p型源極/汲極磊晶部件上方，其中該半導體材料層的組成類似於該n型源極/汲極磊晶部件的組成，且其中該第二溫度小於該第一溫度； 以含鍺氣體處理該半導體材料層，其中該半導體材料層的處理在該半導體材料層上方形成一含鍺層； 蝕刻該含鍺層，其中該含鍺層的蝕刻移除形成於該n型源極/汲極磊晶部件上方的該含鍺層和形成於該p型源極/汲極磊晶部件上方的該半導體材料層；以及 在留在該n型源極/汲極磊晶部件上方的該半導體材料層上方形成一第一源極/汲極接觸件和在該p型源極/汲極磊晶部件上方形成一第二源極/汲極接觸件。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783502B (zh) * 2020-06-01 2022-11-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US12094822B2 (en) 2020-11-17 2024-09-17 Intel Corporation Buried power rails with self-aligned vias to trench contacts
TWI874527B (zh) * 2020-03-09 2025-03-01 美商英特爾股份有限公司 具有金屬閘極切口和凹陷電軌的電晶體排列
US12327791B2 (en) 2021-03-23 2025-06-10 Intel Corporation Integrated circuit structures with gate cuts above buried power rails
TWI886222B (zh) * 2020-03-04 2025-06-11 台灣積體電路製造股份有限公司 積體晶片及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556337B (zh) * 2018-05-31 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11410890B2 (en) 2018-06-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial layers in source/drain contacts and methods of forming the same
US11973143B2 (en) * 2019-03-28 2024-04-30 Intel Corporation Source or drain structures for germanium N-channel devices
US11489075B2 (en) 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20220051905A1 (en) * 2020-08-12 2022-02-17 Tokyo Electron Limited Formation of low-temperature and high-temperature in-situ doped source and drain epitaxy using selective heating for wrap-around contact and vertically stacked device architectures
CN112588308B (zh) * 2020-11-09 2023-03-28 中国科学院深圳先进技术研究院 一种SiP材料及其制备方法和应用
KR102827561B1 (ko) 2020-12-07 2025-06-30 삼성전자주식회사 반도체 장치
US11908914B2 (en) * 2021-07-15 2024-02-20 Applied Materials, Inc. Methods of forming semiconductor structures
US20230197823A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Low resistance metal to semiconductor contacts for integrated nmos and pmos transistors
US20240088234A1 (en) * 2022-09-08 2024-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
WO2026006295A1 (en) * 2024-06-26 2026-01-02 Lam Research Corporation Passivation during silicon etch

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008157B2 (en) * 2006-10-27 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device with raised source and drain regions
US7719062B2 (en) * 2006-12-29 2010-05-18 Intel Corporation Tuned tensile stress low resistivity slot contact structure for n-type transistor performance enhancement
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
CN102437088B (zh) * 2010-09-29 2014-01-01 中国科学院微电子研究所 一种半导体结构及其制造方法
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9153583B2 (en) * 2011-12-20 2015-10-06 Intel Corporation III-V layers for N-type and P-type MOS source-drain contacts
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US10304826B2 (en) * 2012-12-28 2019-05-28 Taiwan Semiconductor Manufacturing Company Complimentary metal-oxide-semiconductor (CMOS) with low contact resistivity and method of forming same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9177810B2 (en) * 2014-01-29 2015-11-03 International Business Machines Corporation Dual silicide regions and method for forming the same
US20160049401A1 (en) * 2014-08-13 2016-02-18 Globalfoundries Inc. Hybrid contacts for commonly fabricated semiconductor devices using same metal
US20160104673A1 (en) * 2014-10-09 2016-04-14 United Microelectronics Corp. Fin-shaped field-effect transistor with a germanium epitaxial cap and a method for fabricating the same
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
US9406568B2 (en) * 2014-11-21 2016-08-02 International Business Machines Corporation Semiconductor structure containing low-resistance source and drain contacts
US9390981B1 (en) * 2015-02-05 2016-07-12 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides
US9412840B1 (en) * 2015-05-06 2016-08-09 International Business Machines Corporation Sacrificial layer for replacement metal semiconductor alloy contact formation
US9647122B2 (en) * 2015-09-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
US10325911B2 (en) * 2016-12-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11037924B2 (en) * 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US11410890B2 (en) 2018-06-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial layers in source/drain contacts and methods of forming the same
US12439669B2 (en) * 2021-06-25 2025-10-07 Intel Corporation Co-deposition of titanium and silicon for improved silicon germanium source and drain contacts

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI886222B (zh) * 2020-03-04 2025-06-11 台灣積體電路製造股份有限公司 積體晶片及其形成方法
TWI874527B (zh) * 2020-03-09 2025-03-01 美商英特爾股份有限公司 具有金屬閘極切口和凹陷電軌的電晶體排列
TWI783502B (zh) * 2020-06-01 2022-11-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US11888064B2 (en) 2020-06-01 2024-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12009429B2 (en) 2020-06-01 2024-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12382654B2 (en) 2020-06-01 2025-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices
US12094822B2 (en) 2020-11-17 2024-09-17 Intel Corporation Buried power rails with self-aligned vias to trench contacts
US12327791B2 (en) 2021-03-23 2025-06-10 Intel Corporation Integrated circuit structures with gate cuts above buried power rails

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