TWI649811B - 用於應用處理器和記憶體整合的薄的三維扇出嵌入式晶圓級封裝 - Google Patents

Abstract

本發明提供一種具有複數個第一半導體晶粒的半導體裝置，其有沉積在該第一半導體晶粒的第一表面上方和該第一半導體晶粒周圍的一囊封劑。一絕緣層被形成在該囊封劑上方和與第一表面反向之該第一半導體晶粒的第二表面上方。該絕緣層包含位於該第一半導體晶粒上方的多個開口。一第一導體層被形成在該等開口裡面的該第一半導體晶粒上方。一第二導體層被形成在該第一導體層上方，以便形成垂直導體穿孔。一第二半導體晶粒被設置在該第一半導體晶粒上方並且被電連接至該第一導體層。一凸塊被形成在該第一半導體晶粒之覆蓋區外面的該第二導體層上方。該第二半導體晶粒被設置在該第一半導體晶粒之主動表面或背表面上方。

Description

用於應用處理器和記憶體整合的薄的三維扇出嵌入式晶圓級封裝

本發明大體上和半導體裝置有關，且更明確地說，本發明係關於形成包含具有細微間距互連線之薄膜互連結構的扇出嵌入式晶圓級球柵陣列(Fan-Out Embedded Wafer Level Ball grid array，Fo-eWLB)之半導體裝置及方法。

國內優先權之主張

本申請案主張2012年3月8日所提申之美國臨時申請案第61/608,402號的權利，本文以引用的方式將該申請案併入。

在現代的電子產品中經常發現半導體裝置。半導體裝置會有不同數量與密度的電組件。離散式半導體裝置通常含有某一種類型的電組件，舉例來說，發光二極體(Light Emitting Diode，LED)、小訊號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。積體式半導體裝置通常含有數百個至數百萬個電組件。積體式半導體裝置的範例包含微控制器、微處理器、電荷耦合裝置(Charged-Coupled Device，CCD)、太陽能電池、以及數位微鏡裝置(Digital Micro-mirror Device，DMD)。

半導體裝置會實施各式各樣的功能，例如，訊號處理、高速計算、傳送與接收電磁訊號、控制電子裝置、將太陽光轉換成電能、以及產生電視顯示器的視覺投影。在娛樂領域、通訊領域、電力轉換領域、網路領域、電腦領域、以及消費性產品領域中皆會發現半導體裝置。在軍事應用、航空、自動車、工業控制器、以及辦公室設備中同樣會發現半導體裝置。

半導體裝置會利用半導體材料的電氣特性。半導體材料的原子結構使得可藉由施加電場或基極電流或是經由摻雜處理來操縱其導電性。摻雜會將雜質引入至半導體材料之中，以便操縱及控制半導體裝置的傳導性。

半導體裝置含有主動式電氣結構與被動式電氣結構。主動式結構(其包含雙極電晶體與場效電晶體)會控制電流的流動。藉由改變摻雜程度以及施加電場或基極電流，電晶體便會提高或限制電流的流動。被動式結構(其包含電阻器、電容器、以及電感器)會創造用以實施各式各樣電氣功能所需要的電壓和電流之間的關係。該等被動式結構與主動式結構會被電連接以形成讓半導體裝置實施高速計算及其它實用功能的電路。

半導體裝置通常會使用兩種複雜的製程來製造，也就是，前端製造以及後端製造，每一者皆可能涉及數百道步驟。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。每一個半導體晶粒通常相同並且含有藉由電連接主動式組件和被動式組件而形成的電路。後端製造涉及從已完成的晶圓中單粒化個別的晶粒並且封裝該晶粒，用以提供結構性支撐以及環境隔離。本文中所使用的「半導體晶粒(semiconductor die)」一詞兼具單 數和複數形式，據此，可能係指單一半導體裝置以及多個半導體裝置兩者。

半導體製造的其中一個目標便係生產較小型的半導體裝置。較小型裝置通常會消耗較少的電力，具有較高的效能，並且能夠被更有效地生產。此外，較小型的半導體裝置還具有較小的覆蓋區，這係較小型末端產品所需要的。藉由改善前端製程可以達成較小的晶粒尺寸，從而導致具有較小尺寸以及較高密度之主動式組件和被動式組件的半導體晶粒。後端製程可以藉由改善電互連材料及封裝材料而導致具有較小覆蓋區的半導體裝置封裝。

半導體製造的另一個目標係生產較高效能半導體裝置。藉由形成能夠操作在更高速度處的電氣介面便可達到提高裝置效能之目的。藉由縮短半導體裝置封裝裡面的訊號路徑長度便可達到更高的操作速度。達到更大整合性及更小且更高速半導體裝置之目標的其中一種方式聚焦在包含封裝上封裝(Package-On-Package，PoP)的三維(3D)封裝技術。利用導體直通矽晶穿孔(Through Silicon Via，TSV)或直通孔洞穿孔(Through Hole Via，THV)會達到半導體結構中的裝置以及外部裝置之間電互連之目的。

THV基板的垂直z方向互連會消耗空間、增加封裝之整體高度、並且負擔較高的製造成本。THV基板的厚度會限制訊號路徑長度和整體封裝厚度能夠縮減的程度。THV基板中的訊號路徑長度會限制半導體裝置的速度和電氣效能。習知THV基板的厚度為250微米(μm)至350μm。THV基板的厚度會造成翹曲和降低熱效能。進一步言之，THV基板中的穿孔通常係由雷射鑽鑿所形成，其會限制能夠在THV基板中達成的穿孔間距。習知THV基板的穿孔間距為100μm，甚至更大。THV基板裡面之最 小可達成穿孔間距不足以在三維半導體結構中鑲嵌高密度半導體裝置並且限制半導體裝置整合的靈活性。

本技術領域需要一種具有低封裝高度和更細微間距互連線的薄互連結構。據此，於其中一實施例中，本發明係一種製造半導體裝置的方法，該方法包括下面步驟：提供複數個第一半導體晶粒；於該第一半導體晶粒之第一表面上方和該第一半導體晶粒周圍沉積一囊封劑；於該囊封劑上方和該第一半導體晶粒中與第一表面反向之第二表面上方形成一絕緣層；於該絕緣層上方形成一第一導體層；以及設置一第二半導體晶粒，其位於該第一半導體晶粒上方並且被電連接至該第一導體層。

於另一實施例中，本發明係一種製造半導體裝置的方法，該方法包括下面步驟：提供複數個第一半導體晶粒；於該第一半導體晶粒上方沉積一囊封劑；於該第一半導體晶粒上方形成一包含多個開口的絕緣層；於該第一半導體晶粒上方形成一第一導體層；以及設置一第二半導體晶粒，其位於該第一半導體晶粒上方並且被電連接至該第一導體層。

於另一實施例中，本發明係一種製造半導體裝置的方法，該方法包括下面步驟：提供一第一半導體晶粒；於該第一半導體晶粒上方形成一第一絕緣層；於該第一半導體晶粒上方形成一第一導體層；以及於該第一半導體晶粒上方設置一第二半導體晶粒。

於另一實施例中，本發明係一種半導體裝置，該半導體裝置包括複數個第一半導體晶粒以及。一形成在該第一半導體晶粒上方包含多個開口的第一絕緣層。一第一導體層會被形成在該第一半導體晶粒上方。 一第二半導體晶粒會被設置在該第一半導體晶粒上方。

50‧‧‧電子裝置

52‧‧‧印刷電路板(PCB)

54‧‧‧訊號線路

56‧‧‧焊線封裝

58‧‧‧覆晶

60‧‧‧球柵陣列(BGA)

62‧‧‧凸塊晶片載板(BCC)

64‧‧‧雙直列封裝(DIP)

66‧‧‧平台格柵陣列(LGA)

68‧‧‧多晶片模組(MCM)

70‧‧‧方形扁平無導線封裝(QFN)

72‧‧‧方形扁平封裝

74‧‧‧半導體晶粒

76‧‧‧接觸墊

78‧‧‧中間載板

80‧‧‧導體導線

82‧‧‧焊線

84‧‧‧囊封劑

88‧‧‧半導體晶粒

90‧‧‧載板

92‧‧‧底層填充材料或環氧樹脂膠黏材料

94‧‧‧焊線

96‧‧‧接觸墊

98‧‧‧接觸墊

100‧‧‧模製化合物或囊封劑

102‧‧‧接觸墊

104‧‧‧凸塊

106‧‧‧中間載板

108‧‧‧主動區

110‧‧‧凸塊

112‧‧‧凸塊

114‧‧‧訊號線

116‧‧‧模製化合物或囊封劑

120‧‧‧半導體晶圓

122‧‧‧基礎基板材料

124‧‧‧半導體晶粒或組件

126‧‧‧切割道

128‧‧‧半導體晶粒背表面

130‧‧‧半導體晶粒主動表面

132‧‧‧導電層

134‧‧‧鋸片或雷射削切工具

150‧‧‧基板或載板

152‧‧‧介面層或雙面膠帶

154‧‧‧囊封劑或模製化合物

156‧‧‧合成基板或重組晶圓

158‧‧‧囊封劑表面

160‧‧‧碾磨機

170‧‧‧絕緣層或鈍化層

172‧‧‧導電層

174‧‧‧絕緣層或鈍化層

176‧‧‧導電層

178‧‧‧薄膜

180‧‧‧薄膜表面

182‧‧‧薄膜表面

184‧‧‧水平與垂直互連線或垂直導體穿孔

186‧‧‧絕緣層或鈍化層

188‧‧‧凸塊

190‧‧‧區域

192‧‧‧互連結構

200‧‧‧半導體晶粒或組件

202‧‧‧半導體晶粒主動表面

204‧‧‧凸塊

210‧‧‧底層填充材料

212‧‧‧鋸片或雷射削切裝置

214‧‧‧半導體裝置

216‧‧‧半導體晶粒或組件

220‧‧‧TSV晶圓

222‧‧‧載板或暫時性基板

224‧‧‧介面層或雙面膠帶

226‧‧‧基礎基板材料

228‧‧‧半導體晶粒

230‧‧‧切割道

232‧‧‧半導體晶粒主動表面

234‧‧‧半導體晶粒背表面

236‧‧‧穿孔

240‧‧‧半導體晶粒或組件

242‧‧‧半導體晶粒主動表面

244‧‧‧半導體晶粒背表面

246‧‧‧導體層

248‧‧‧導體層

250‧‧‧球體或凸塊

260‧‧‧鋸片或雷射削切工具

262‧‧‧半導體裝置

264‧‧‧暫時性基板或載板

266‧‧‧介面層或雙面膠帶

268‧‧‧合成基板或重組晶圓

270‧‧‧囊封劑或模製化合物

272‧‧‧囊封劑表面

274‧‧‧碾磨機

280‧‧‧絕緣層或鈍化層

282‧‧‧導電層

284‧‧‧絕緣層或鈍化層

286‧‧‧導電層

288‧‧‧薄膜

290‧‧‧薄膜表面

292‧‧‧薄膜表面

294‧‧‧水平與垂直互連線或垂直導體穿孔

296‧‧‧絕緣層或鈍化層

298‧‧‧凸塊

300‧‧‧互連結構

302‧‧‧鋸片或雷射削切裝置

304‧‧‧半導體裝置

310‧‧‧TSV半導體晶粒

312‧‧‧載板或暫時性基板

314‧‧‧介面層或雙面膠帶

316‧‧‧基礎基板材料

318‧‧‧半導體晶粒主動表面

320‧‧‧半導體晶粒背表面

322‧‧‧穿孔

324‧‧‧合成基板或重組晶圓

330‧‧‧囊封劑或模製化合物

332‧‧‧囊封劑表面

334‧‧‧碾磨機

340‧‧‧半導體晶粒或組件

342‧‧‧半導體晶粒主動表面

344‧‧‧半導體晶粒背表面

346‧‧‧導體層

348‧‧‧導體層

350‧‧‧球體或凸塊

360‧‧‧絕緣層或鈍化層

362‧‧‧導電層

364‧‧‧絕緣層或鈍化層

366‧‧‧導電層

368‧‧‧薄膜

370‧‧‧薄膜表面

372‧‧‧薄膜表面

374‧‧‧水平與垂直互連線或垂直導體穿孔

376‧‧‧絕緣層或鈍化層

378‧‧‧凸塊

380‧‧‧互連結構

382‧‧‧鋸片或雷射削切裝置

384‧‧‧半導體裝置

P‧‧‧間距

圖1所示的係一印刷電路板(PCB)，在其表面鑲嵌著不同類型的封裝；圖2a至圖2c所示的係被鑲嵌至該PCB的代表性半導體封裝的進一步細節；圖3a至圖3c所示的係已藉由切割道分離之具有複數個半導體晶粒的半導體晶圓；圖4a至圖4n所示的係用於形成Fo-eWLB的製程，該Fo-eWLB包含一具有細微間距互連線的薄膜互連結構以及被鑲嵌至該薄膜互連結構相反側的半導體晶粒；圖5a至圖5n所示的係用於形成Fo-eWLB的製程，該Fo-eWLB包含一具有細微間距互連線的薄膜互連結構以及一被鑲嵌在TSV半導體晶粒上方的半導體晶粒；以及圖6a至圖6g所示的係用於形成Fo-eWLB的製程的替代實施例。

在下面的說明中參考圖式於一或多個實施例中說明本發明，於該等圖式中，相同的符號代表相同或雷同的元件。雖然本文以達成本發明之目的的最佳模式來說明本發明；不過，熟習本技術的人士便會明白，本發明希望涵蓋受到下面揭示內容及圖式支持的隨附申請專利範圍及它們的等效範圍所定義的本發明的精神與範疇內可能併入的替代例、修正例、以及等效例。

半導體裝置通常會使用兩種複雜的製程來製造：前端製造和後端製造。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。該晶圓上的每一個晶粒皆含有主動式電組件和被動式電組件，它們會被電連接而形成功能性電路。主動式電組件(例如電晶體與二極體)能夠控制電流的流動。被動式電組件(例如電容器、電感器、電阻器、以及變壓器)會創造用以實施電路功能所需要的電壓和電流之間的關係。

被動式組件和主動式組件會藉由一連串的製程步驟被形成在該半導體晶圓的表面上方，該等製程步驟包含：摻雜、沉積、光微影術、蝕刻、以及平坦化。摻雜會藉由下面的技術將雜質引入至半導體材料之中，例如：離子植入或是熱擴散。摻雜製程會修正主動式裝置中半導體材料的導電性，將該半導體材料轉換成絕緣體、導體，或是響應於電場或基極電流來動態改變半導體材料傳導性。電晶體含有不同類型及不同摻雜程度的多個區域，它們會在必要時被排列成用以在施加電場或基極時讓該電晶體提高或限制電流的流動。

主動式組件和被動式組件係由具有不同電氣特性的多層材料構成。該等層能夠藉由各式各樣的沉積技術來形成，其部分取決於要被沉積的材料的類型。舉例來說，薄膜沉積可能包含：化學氣相沉積(Chemical Vapor Deposition，CVD)製程、物理氣相沉積(Physical Vapor Deposition，PVD)製程、電解質電鍍製程、以及無電極電鍍製程。每一層通常都會被圖樣化，以便形成主動式組件、被動式組件、或是組件之間的電連接線的一部分。

該等層能夠利用光微影術來圖樣化，其涉及在要被圖樣化的層的上方沉積光敏材料，舉例來說，光阻。一圖樣會利用光從一光罩處被 轉印至該光阻。於其中一實施例中，會利用溶劑移除該光阻圖樣中受到光作用的部分，從而露出下方層之中要被圖樣化的部分。於另一實施例中，會利用溶劑移除該光阻圖樣中沒受到光作用的部分(負向光阻)，從而露出下方層之中要被圖樣化的部分。該光阻中的剩餘部分會被移除，從而留下一已圖樣化層。或者，某些類型的材料被圖樣化的方式係利用無電極電鍍以及電解質電鍍之類的技術，藉由將該材料直接沉積至前面沉積/蝕刻製程所形成的區域或空隙(void)之中。

圖樣化係基礎作業，藉由圖樣化會移除頂端層中位於半導體晶圓表面上的部分。半導體晶圓中的多個部分會利用光微影術(photolithography)、光遮罩法、遮罩法、氧化物或金屬移除法、照相術(photography)和模板印刷(stenciling)、以及顯微平版印刷術(microlithography)來移除。光微影術包含在多個主光罩或一光遮罩上形成一圖樣並將該圖樣轉印至該半導體晶圓的表面層之中。光微影術在雙步驟製程中形成該半導體晶圓之表面上的主動式組件和被動式組件的水平維度。首先，該主光罩或該等遮罩上的圖樣會被轉印至一光阻層之中。光阻係當曝露於光中時會發生結構變化和特性變化的光敏材料。改變光阻之結構和特性的過程會以負向作用光阻或正向作用光阻來進行。其次，該光阻層會被轉印至晶圓表面之中。當蝕刻移除半導體晶圓的頂端層中未被光阻覆蓋的部分時轉印便會發生。當半導體晶圓的頂端層中未被光阻覆蓋的部分被移除時，光阻的化學性質會使得光阻保持完整不變並且避免遭到化學蝕刻溶液移除。形成、曝露、以及移除光阻的製程以及移除一部分半導體晶圓的製程皆能夠根據所使用的特殊光阻和所希望的結果加以修正。

在負向作用光阻中，光阻會曝露在光中並且在被稱為聚合作用(polymerization)的過程中從可溶解的情況變成不可溶解的情況。在聚合作用中，未聚合的材料會曝露在光或能量源中，而且多個聚合物會形成抗蝕刻的交聯材料。在大部分的負向光阻中，該等聚合物為聚異戊二烯(polyisopreme)。利用化學溶劑或顯影劑移除可溶解部分(也就是，沒有曝露在光中的部分)會在光阻層中留下一個孔洞，其對應於主光罩上不透明的圖樣。圖樣存在於不透明區域中的遮罩稱為明場遮罩(clear-field mask)。

在正向作用光阻中，光阻會曝露在光中並且在被稱為光溶解化(photosolubilization)的過程中從比較不可溶解的情況變成更容易溶解的情況。在光溶解化作用中，比較不可溶解的光阻會曝露在適當的光能量中並且轉換成容易溶解的狀態。光阻中經光溶解化的部分會在顯影製程中被溶劑移除。基礎的正向光阻聚合物為酚甲醛(phenol-formaldehyde)聚合物，亦稱為酚甲醛酚醛樹脂(novolak resin)。利用化學溶劑或顯影劑移除可溶解部分(也就是，曝露在光中的部分)會在光阻層中留下一個孔洞，其對應於主光罩上透明的圖樣。圖樣存在於透明區域中的遮罩稱為暗場遮罩(dark-field mask)。

移除未被光阻覆蓋的半導體晶圓頂端部分之後，該光阻中的剩餘部分會被移除，從而留下一已圖樣化層。或者，某些類型的材料被圖樣化的方式係利用無電極電鍍以及電解質電鍍之類的技術，藉由將該材料直接沉積至前面沉積/蝕刻製程所形成的區域或空隙之中。

在一既有圖樣的上方沉積一薄膜材料可能會擴大下方圖樣並且產生一不均勻平坦的表面。生產較小且更密集封裝的主動式組件和被 動式組件需要用到均勻平坦的表面。平坦化作用可用來從晶圓的表面處移除材料，並且產生均勻平坦的表面。平坦化作用涉及利用一研磨墊來研磨晶圓的表面。有磨蝕作用的材料以及腐蝕性的化學藥劑會在研磨期間被加到晶圓的表面。化學藥劑的磨蝕性作用及腐蝕性作用所組成的組合式機械作用會移除任何不規律的拓樸形狀，從而產生均勻平坦的表面。

後端製造係指將已完成的晶圓切割或單粒化成個別的晶粒，並且接著封裝該晶粒，以達結構性支撐以及環境隔離的效果。為單粒化半導體晶粒，該晶圓會沿著該晶圓中被稱為切割道(saw street)或切割線(scribe)的非功能性區域被刻痕並且折斷。晶圓會利用雷射切割工具或鋸片來進行單粒化。經過單粒化之後，個別半導體晶粒便會被鑲嵌至包含接針或接觸墊的封裝基板，以便和其它系統組件進行互連。被形成在該半導體晶粒上方的接觸墊接著會被連接至該封裝裡面的接觸墊。該等電連接線可利用焊料凸塊、短柱凸塊、導電膏、或是焊線來製成。一囊封劑或是其它模製材料會被沉積在該封裝的上方，用以提供物理性支撐和電隔離。接著，已完成的封裝便會被插入一電氣系統之中並且讓其它系統組件可取用該半導體裝置的功能。

圖1圖解一種電子裝置50，其具有一晶片載體基板或是印刷電路板(Printed Circuit Board，PCB)52，在其表面上鑲嵌著複數個半導體封裝。電子裝置50可能具有某一種類型的半導體封裝或是多種類型的半導體封裝，端視應用而定。為達解釋目的，圖1中顯示不同類型的半導體封裝。

電子裝置50可能係單機型系統，其使用該等半導體封裝來實施一或多項電功能。或者，電子裝置50亦可能係一較大型系統中的子組 件。舉例來說，電子裝置50可能係蜂巢式電話、個人數位助理(Personal Digital Assistant，PDA)、數位錄像機(Digital Video Camera，DVC)、或是其它電子通信裝置的一部分。或者，電子裝置50可能係圖形卡、網路介面卡、或是能夠被插入在電腦之中的其它訊號處理卡。該半導體封裝可能包含：微處理器、記憶體、特定應用積體電路(Application Specific Integrated Circuits，ASIC)、邏輯電路、類比電路、RF電路、離散式裝置、或是其它半導體晶粒或電組件。該些產品要被市場接受，微型化以及減輕重量相當重要。半導體裝置之間的距離必須縮小，以達更高的密度。

在圖1中，PCB 52提供一通用基板，用以達到結構性支撐以及電互連被鑲嵌在該PCB上的半導體封裝。多條導體訊號線路54會利用下面製程被形成在PCB 52的一表面上方或是多層裡面：蒸發製程、電解質電鍍製程、無電極電鍍製程、網印製程、或是其它合宜的金屬沉積製程。訊號線路54會在該等半導體封裝、被鑲嵌的組件、以及其它外部系統組件中的每一者之間提供電通訊。線路54還提供連接至每一個該等半導體封裝的電力連接線及接地連接線。

於某些實施例中，一半導體裝置會有兩個封裝層。第一層封裝係一種用於以機械方式及電氣方式將該半導體晶粒附接至一中間載板的技術。第二層封裝則涉及以機械方式及電氣方式將該中間載板附接至該PCB。於其它實施例中，一半導體裝置可能僅有該第一層封裝，其中，該晶粒會以機械方式及電氣方式直接被鑲嵌至該PCB。

為達解釋的目的，圖中在PCB 52上顯示數種類型的第一層封裝，其包含焊線封裝56以及覆晶58。除此之外，圖中還顯示被鑲嵌在PCB 52上的 數種類型第二層封裝，其包含：球柵陣列(Ball Grid Array，BGA)60；凸塊晶片載板(Bump Chip Carrier，BCC)62；雙直列封裝(Dual In-line Package，DIP)64；平台格柵陣列(Land Grid Array，LGA)66；多晶片模組(Multi-Chip Module，MCM)68；方形扁平無導線封裝(Quad Flat Non-leaded package，QFN)70；以及方形扁平封裝72。端視系統需求而定，被配置成具有第一層封裝樣式和第二層封裝樣式的半導體封裝和其它電子組件所組成的任何組合皆能夠被連接至PCB 52。於某些實施例中，電子裝置50包含單一附接半導體封裝；而其它實施例則會需要多個互連封裝。藉由在單一基板上方組合一或多個半導體封裝，製造商便能夠將事先製造的組件併入電子裝置和系統之中。因為該等半導體封裝包含精密的功能，所以，電子裝置能夠使用較便宜的組件及有效率的製程來製造。所產生的裝置比較不可能失效而且製造價格較低廉，從而降低消費者的成本。

圖2a至圖2c所示的係示範性半導體封裝。圖2a所示的係被鑲嵌在PCB 52上的DIP 64的進一步細節。半導體晶粒74包含一含有類比電路或數位電路的主動區，該等類比電路或數位電路會被施行為形成在該晶粒裡面的主動式裝置、被動式裝置、導體層、以及介電層，並且會根據該晶粒的電氣設計進行電互連。舉例來說，該電路可能包含被形成在半導體晶粒74之主動區裡面的一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸墊76係一或多層導體材料(例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、或是銀(Ag))，並且會被電連接至形成在半導體晶粒74裡面的電路元件。在DIP 64的組裝期間，半導體晶粒74會利用一金-矽共熔合金層或是膠黏材料(例如熱環氧樹脂或是環氧樹脂)被鑲嵌至中間載板78。封 裝主體包含一絕緣封裝材料，例如聚合物或是陶瓷。導體導線80以及焊線82會在半導體晶粒74與PCB 52之間提供電互連。囊封劑84會被沉積在該封裝的上方，用以防止濕氣和粒子進入封裝並且防止污染晶粒74或焊線82，以便達到環境保護的目的。

圖2b所示的係被鑲嵌在PCB 52之上的BCC 62的進一步細節。半導體晶粒88會利用底層填充材料或環氧樹脂膠黏材料92被鑲嵌在載板90的上方。焊線94會在接觸墊96與98之間提供第一層封裝互連。模製化合物或囊封劑100會被沉積在半導體晶粒88和焊線94的上方，用以為該裝置提供物理性支撐以及電隔離效果。多個接觸墊102會利用合宜的金屬沉積製程(例如電解質電鍍或無電極電鍍)被形成在PCB 52的表面上方，用以防止氧化。接觸墊102會被電連接至PCB 52之中的一或多條導體訊號線路54。多個凸塊104會被形成在BCC 62的接觸墊98和PCB 52的接觸墊102之間。

在圖2c中，半導體晶粒58會利用覆晶樣式的第一層封裝以面朝下的方式被鑲嵌至中間載板106。半導體晶粒58的主動區108含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計所形成的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動區108裡面的一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。半導體晶粒58會經由多個凸塊110以電氣方式及機械方式被連接至載板106。

BGA 60會以利用多個凸塊112的BGA樣式第二層封裝，以電氣方式及機械方式被連接至PCB 52。半導體晶粒58會經由凸塊110、訊號線114、以及凸塊112被電連接至PCB 52中的導體訊號線路54。一模製 化合物或囊封劑116會被沉積在半導體晶粒58和載板106的上方，用以為該裝置提供物理性支撐以及電隔離效果。該覆晶半導體裝置會從半導體晶粒58上的主動式裝置至PCB 52上的傳導軌提供一條短電傳導路徑，以便縮短訊號傳播距離、降低電容、並且改善整體電路效能。於另一實施例中，該半導體晶粒58會利用覆晶樣式的第一層封裝以機械方式及電氣方式直接被連接至PCB 52，而沒有中間載板106。

圖3a所示的係具有基礎基板材料122(例如，矽、鍺、砷化鎵、磷化銦、或是碳化矽)的半導體晶圓120，用以達到結構性支撐的目的。複數個半導體晶粒或組件124會被形成在晶圓120上，藉由如上面所述之沒有作用的晶粒間晶圓區域或切割道126來分離。切割道126提供削切區，以便將半導體晶圓120單粒化成個別的半導體晶粒124。

圖3b所示的係半導體晶圓120之一部分的剖面圖。每一個半導體晶粒124皆有背表面128和主動表面130，該主動表面130含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動表面130裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，數位訊號處理器(Digital Signal Processor，DSP)、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒124可能包含離散式裝置。離散式裝置可能係主動式裝置(例如，電晶體和二極體)或是用於RF訊號處理的被動式裝置(例如，電容器、電阻器、以及電感器)。半導體晶粒124可能還包含經封裝的半導體晶粒。於其中一實施例中，半導體晶粒124係覆晶 類型的裝置。

一導電層132會使用PVD、CVD、電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在主動表面130的上方。導體層132可能係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導體層132的作用如同被電連接至主動表面130上之電路的接觸墊。導體層132會形成多個接觸墊，它們會以並排的方式被設置在和半導體晶粒124的邊緣相隔第一距離處，如圖3b之中所示。或者，導體層132可能會形成偏移在多列之中的多個接觸墊，俾使得第一列接觸墊會被設置在和該晶粒的邊緣相隔第一距離處，而與該第一列交錯的第二列接觸墊則會被設置在和該晶粒的邊緣相隔第二距離處。

在圖3c中，半導體晶圓120會利用鋸片或雷射削切工具134經由切割道126單粒化成個別的半導體晶粒124。

圖4a至圖4n所示的係用於形成Fo-eWLB的製程，該Fo-eWLB包含一具有細微間距互連線的薄膜互連結構以及被鑲嵌至該薄膜互連結構相反側的半導體晶粒。圖4a顯示含有暫時性或犧牲基礎材料(例如，矽、鍺、砷化鎵、磷化銦、碳化矽、樹脂、氧化鈹、玻璃、或是其它合宜的低成本剛性材料)的基板或載板150的一部分，用以達到結構性支撐的目的。一介面層或雙面膠帶152會被形成在載板150上方，當作暫時性膠黏焊膜、蝕刻阻止層、或是脫模層。

在圖4b中，舉例來說，圖3c中的半導體晶粒124會利用拾放作業被鑲嵌至介面層152並且被鑲嵌在載板150上方，主動表面130配向成朝向該載板。

在圖4c中，一囊封劑或模製化合物154會利用焊膏印刷(paste printing)塗敷機、壓縮模製(compressive molding)塗敷機、轉印模製(transfer molding)塗敷機、液體囊封劑模製塗敷機、真空層疊塗敷機、薄膜輔助式模製塗敷機、或是其它合宜的塗敷機被沉積在介面層152和載板150的上方並且被沉積在半導體晶粒124的上方和周圍。囊封劑154係被形成在半導體晶粒124的背表面128上方，並且會在後續的背面碾磨步驟中進行薄化。囊封劑154還會被沉積成使得該囊封劑和背表面128共面並且不會覆蓋該背表面。囊封劑154可能係高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封劑154係非導體，並且會為該半導體裝置提供物理性支撐和環境保護，避免受到外部元素與污染物的破壞。

圖4d所示的係被囊封劑154覆蓋的合成基板或重組晶圓156。在圖4d中，囊封劑154的表面158會利用碾磨機160進行非必要的碾磨作業，用以平坦化囊封劑的表面並且縮減囊封劑的厚度。亦可以使用化學蝕刻來移除和平坦化囊封劑154。圖4e便顯示一部分囊封劑154被移除而露出半導體晶粒124的背表面128。

在圖4e中，載板150和介面層152會藉由化學性蝕刻、機械性剝離、化學機械性平坦化(Chemical Mechanical Planarization，CMP)、機械性碾磨、熱烘烤、UV光、雷射掃描、或是濕式剝除從合成基板156處被移除，以便達到在半導體晶粒124的主動表面130上方以及該半導體晶粒周圍附近的囊封劑154上方形成一互連結構之目的。

在圖4f中，一絕緣層或鈍化層170會被形成在半導體晶粒 124和囊封劑154上方。絕緣層170含有由下面所製成的一或多層：含有或不含有填充劑的可低溫固化高分子介電光阻(也就是，在低於攝氏(C)260度處固化)、二氧化矽(SiO₂)、氮化矽(Si₃N₄)、氮氧化矽(SiON)、五氧化二鉭(Ta₂O₅)、三氧化二鋁(Al₂O₃)、或是具有雷同絕緣特性及結構特性的其它材料。絕緣層170係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層170的厚度小於10μm，而且通常薄為4μm。一部分的絕緣層170會藉由曝光或顯影製程、雷射直接燒蝕(Laser Direct Ablation，LDA)、蝕刻、或是其它合宜的製程來移除，用以在導體層132上方形成開口。該等開口會露出半導體晶粒124的導體層132，以便進行後續的電互連。

在圖4g中，一導電層172會被圖樣化且沉積在絕緣層170上方、半導體晶粒124上方、並且被設置在絕緣層170中的該等開口裡面，用以填充該等開口，並且接觸導體層132當作包含晶種層在內的一或多層。該等由導體層172組成的一或多層包含Al、Cu、Sn、Ni、Au、Ag、鈦(Ti)/Cu、鎢化鈦(TiW)/Cu、Ti/釩化鎳(NiV)/Cu、TiW/NiV/Cu、或是其它合宜的導電材料。導體層172的沉積使用PVD製程、CVD製程、電解質電鍍製程、無電極電鍍製程、或是其它合宜的製程。導體層172的厚度小於15μm，而且通常薄為3μm。導體層172的操作如同RDL，用以從半導體晶粒124處扇出及延伸電連接線至半導體晶粒124的外部點。

在圖4h中，一絕緣層或鈍化層174會被形成在絕緣層170和導體層172上方。絕緣層174含有由下面所製成的一或多層：含有或不含有填充劑的可低溫固化高分子介電光阻(也就是，在低於攝氏(C)260度處固 化)、SiO₂、Si₃N₄、SiON、Ta₂O₅、Al2O3、或是具有雷同絕緣特性及結構特性的其它材料。絕緣層174係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層174的厚度小於10μm，而且通常薄為4μm。一部分的絕緣層174會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在該絕緣層中形成開口，該等開口會露出一部分的導體層172，以便進行後續的電互連。

在圖4i中，一導電層176會被圖樣化且沉積在絕緣層174上方、導體層172上方、並且被設置在絕緣層174中的該等開口裡面當作包含晶種層在內的一或多層，用以填充該等開口，並且接觸和電連接至導體層172。該等由導體層176組成的一或多層包含Al、Cu、Sn、Ni、Au、Ag、Ti/Cu、TiW/Cu、Ti/NiV/Cu、TiW/NiV/Cu、或是其它合宜的導電材料。導體層176的沉積使用PVD製程、CVD製程、電解質電鍍製程、無電極電鍍製程、或是其它合宜的製程。導體層176的厚度小於15μm，而且通常薄為3μm。於其中一實施例中，導體層176的沉積包含利用一晶種層的選擇性電鍍和微影術。導體層176的操作如同RDL，用以從半導體晶粒124處扇出及延伸電連接線至半導體晶粒124的外部點。

絕緣層170和174連同導體層172和176一起形成薄膜178。薄膜178構成一互連結構。於一替代實施例中，薄膜178可能僅包含一導體層，例如，導體層172。於另一替代實施例中，薄膜178包含二或多個RDL層，例如，導體層172與176以及雷同於導體層172與176的額外導體層。薄膜178可能於必要時包含許多絕緣層和導體層，以達特殊半導體裝置所需要的互連線密度和電氣傳送效果。

薄膜178包含表面180以及和表面180反向的表面182，在表面180上方設置著半導體晶粒124。薄膜178的厚度小於50μm，薄於習知THV基板的厚度(通常為250至350μm)。薄膜178係由絕緣材料層和導體材料層所構成，每一者皆被形成厚度小於10μm。該等薄的絕緣材料層和導體材料層允許在該等薄層(舉例來說，間距小於50μm)裡面非常靠近相鄰水平互連線和垂直互連線的地方形成水平互連線和垂直互連線。利用形成在非常靠近相鄰互連線處的水平互連線和垂直互連線可以在該互連結構裡面達到較高密度的互連線。因為薄膜178包含較高密度的互連線，所以，薄膜178在將半導體裝置整合至三維半導體結構之中提供更靈活的方式。該高密度互連結構適應於不同凸塊間距的半導體晶粒，舉例來說，來自多個製造來源的半導體晶粒。

導體層172和176構成貫穿薄膜178的水平與垂直互連線或垂直導體穿孔184。水平互連線與垂直互連線於必要時會被形成緊密靠在一起，以便連接至一半導體晶粒或組件，或是用以經由薄膜178來傳送電訊號。舉例來說，導體層172和176可能包含多條導體線路。第一導體線路會被形成在非常靠近第二導體線路的地方(舉例來說，導體線路之間的間距小於50μm)。導體線路之間的細微間距允許騰出空間而在薄膜178裡面形成更條導體線路，而相較於習知THV基板，每一個薄膜層的薄度則會縮減互連結構的厚度。

導體層172和176同樣構成多個垂直導體穿孔184，其中，第一垂直導體穿孔會被形成在非常靠近第二垂直導體穿孔的地方(舉例來說，垂直導體穿孔之間的間距小於50μm)。導體層172包含第一部分的垂 直導體穿孔184，而導體層176包含第二部分的垂直導體穿孔184。垂直導體穿孔184可以從薄膜178的表面180延伸至表面182，或者，垂直導體穿孔184可以形成部分貫穿薄膜178。垂直導體穿孔184之間的間距P小於50μm。薄膜178中介於垂直導體穿孔184之間的間距P小於習知直通孔洞穿孔(THV)基板中介於導體穿孔之間的間距(通常為100μm，甚至更大)。

薄膜178中細微間距水平互連線和垂直互連線提供較高的互連線密度和較高的輸入/輸出(I/O)終端數。薄膜178提供的互連線間距允許以覆晶配向將高密度半導體晶粒鑲嵌至薄膜178之表面180與182中任一者或兩者。半導體晶粒能夠以面對面(face-to-face)的配向方式被鑲嵌在薄膜178上。薄膜178在扇出設計中延伸超出半導體晶粒124的覆蓋區，以便進一步增加I/O終端數。薄膜178的薄度允許達成更小且更薄的整體半導體裝置封裝，其會減少翹曲並且提高裝置的速度。進一步言之，該等高密度互連線於每個三維半導體結構中容納更多電訊號並且改善該互連結構和更多種類半導體裝置及組件類型的相容性。

在圖4j中，一非必要的絕緣層或鈍化層186會被形成在絕緣層174和導體層176上方。絕緣層186含有由下面所製成的一或多層：含有或不含有填充劑的可低溫固化高分子介電光阻(也就是，在低於攝氏(C)260度處固化)、SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃、或是具有雷同絕緣特性及結構特性的其它材料。絕緣層186係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。一部分的絕緣層186會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在該絕緣層中形成開口。該等開口會露出導體層176的一部分，以便 進行後續的電互連。

圖4j還顯示一被沉積在導體層176上方的導電凸塊材料，位於絕緣層186中的開口裡面。凸塊188係被形成在導體層176上方。或者，倘若薄膜178包含一RDL層(例如，導體層172)的話，凸塊188則會被形成在該單一RDL層上方。凸塊188會被形成在導體層172或176或是一額外的導體層上方。凸塊188會被形成在半導體晶粒124之覆蓋區外面的薄膜178之區域上方。凸塊188還可能會被形成在半導體晶粒124之覆蓋區正下方的薄膜178的區域之中或是和半導體晶粒124之覆蓋區重疊的薄膜178的區域之中。

凸塊188係利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程來形成。該凸塊材料可能係Al、Sn、Ni、Au、Ag、鉛(Pb)、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導體層176。於其中一實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球狀丸體或凸塊188。於某些應用中，凸塊188會被二次回焊，以便改善和導體層176的電接觸效果。於其中一實施例中，凸塊188會被形成在一具有濕潤層、屏障層、以及膠黏層的下層凸塊金屬(Under Bump Metallization，UBM)上方。該等凸塊可能還會被壓縮焊接至導體層176。凸塊188代表能夠被形成在導體層176上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。

圖4j還顯示薄膜178中的區域190，於區域中，凸塊188並 沒有被形成在薄膜178的導體層176上方。或者，凸塊188係先被形成在區域190中導體層176的上方並且接著從區域190中移除。於另一替代實施例中，某些凸塊188會被形成在並且保留在薄膜178的區域190之中。區域190會相依於特殊半導體裝置的互連需求而被配置成具有凸塊188或不具有凸塊188。薄膜178的區域190會要被鑲嵌在薄膜178之表面182上方的第二半導體晶粒或組件提供一連接部位。於其中一實施例中，區域190包含薄膜178的表面180，和薄膜178中設置著半導體晶粒124的區域反向。

絕緣層170、174、186以及導體層172、176以及導體凸塊188會一起形成互連結構192。互連結構192裡面包含的絕緣層和導體層的數量相依於電路傳送設計的複雜度並且隨著電路傳送設計的複雜度而改變。據此，互連結構192可能包含一或多個絕緣層與導體層，用以幫助進行和半導體晶粒124有關的電互連。背側互連結構或RDL中包含的元件能夠被整合成互連結構192的一部分，以便簡化製造並且降低和包含前側與背側互連線或RDL的封裝有關的製作成本。

在圖4k中，半導體晶粒或組件200會被鑲嵌至薄膜178的區域190中半導體晶粒124上方的互連結構192。每一個半導體晶粒200皆會在主動表面202上形成接觸墊，該主動表面202被配向成朝向半導體晶粒124並且朝向薄膜178的表面182，而且被電連接至垂直導體穿孔184的導體層172與176。主動表面202含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動表面202裡面的一或多個電晶體、二極體、以 及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、應用處理器、或是其它訊號處理電路。半導體晶粒200可能包含離散式裝置。離散式裝置可能係主動式裝置(例如，電晶體和二極體)或是用於RF訊號處理的被動式裝置(例如，電容器、電阻器、以及電感器)。半導體晶粒200可能還包含經封裝的半導體晶粒。複數個凸塊204會被形成在半導體晶粒200上方並且回焊，以便將半導體晶粒200的接觸墊電連接至導體層176。於其中一實施例中，半導體晶粒200會被施行為覆晶樣式的裝置。設置在互連結構192上的半導體晶粒200的高度小於等於設置在半導體晶粒200之覆蓋區外面的互連結構192上的凸塊188的高度。於其中一實施例中，凸塊188的高度超過半導體晶粒200的高度。

在圖4l中，一非必要的底層填充材料210會被沉積在半導體晶粒200的下方。底層填充材料包含環氧樹脂、環氧樹脂膠黏材料、高分子材料、薄膜、或是其它非導體材料。底層填充材料210係非導體，並且會為該半導體裝置提供環境保護，避免受到外部元素與污染物的破壞。

於其中一實施例中，在形成凸塊188之後，合成基板或重組晶圓156會利用鋸片或雷射削切裝置212單粒化成個別的半導體裝置214。藉由在將額外的半導體裝置鑲嵌在該合成基板156的上方之前先單粒化該合成基板，可以藉由在個別的裝置級處，而非在重組晶圓級處，鑲嵌該額外的半導體晶粒而達到形成個別半導體裝置214之目的。或者，合成基板156會如圖4l中所示般於額外的半導體裝置被鑲嵌至該合成基板之後才被單粒化。

圖4m所示的係單粒化之後的個別半導體裝置214。半導體 裝置214為三維半導體結構，半導體晶粒被設置在互連結構192之薄膜178的相反側上。包含細微間距垂直導體穿孔184的半導體裝置214在覆晶配向中適應於高密度半導體晶粒，例如，I/O記憶體裝置。半導體裝置214同樣適應於混雜的半導體晶粒尺寸。舉例來說，一具有記憶體功能的半導體晶粒和一應用處理器晶粒會以面對面的方式被整合至半導體裝置214之中。於其中一實施例中，半導體晶粒124包含應用處理器，而半導體晶粒200包含記憶體。於另一實施例中，半導體晶粒124包含記憶體，而半導體晶粒200包含應用處理器。或者，半導體晶粒124和200包含其它訊號處理電路、離散式裝置、組件、或是已封裝的裝置。

半導體晶粒124和200會經由垂直導體穿孔184被電連接。半導體裝置214會經由薄膜178中的細微間距垂直導體穿孔184在半導體晶粒124和200之間垂直往下傳送電訊號。半導體裝置214裡面的電傳導路徑長度縮減至300μm，甚至更小，而且通常小於100μm，其會造成更高速度且更有效的裝置。熱路徑長度同樣會縮短。將半導體晶粒124和200設置在兩側的薄膜178會降低半導體裝置214的整體封裝高度。半導體裝置214的厚度為0.5毫米(mm)，甚至更小，而且通常薄為0.2mm；反之，使用習知THV基板的封裝厚度則為0.7至1.4mm。半導體裝置214的較小封裝輪廓藉由減少翹曲並提供較短熱路徑而改善該半導體裝置的熱效能。具有薄膜層的半導體裝置214的較小封裝輪廓會降低三維半導體結構的寄生電容。

圖4n所示的係半導體裝置214的替代實施例。半導體晶粒或組件216會被鑲嵌至薄膜178之區域190中的半導體晶粒124上方的互連結構192。半導體晶粒216的配置雷同於半導體晶粒200。半導體晶粒216 包含一主動表面，其會被配向成朝向半導體晶粒124並且朝向薄膜178的表面182，而且被電連接至垂直導體穿孔184的導體層172與176。半導體晶粒216係被設置在半導體晶粒124之覆蓋區裡面的互連結構192上。或者，半導體晶粒216部分或完全設置在半導體晶粒124之覆蓋區外面。薄膜178提供電傳送能力，俾便該半導體晶粒能夠以各種配置鑲嵌至薄膜178。凸塊188會被形成在薄膜178上方，在薄膜178中未被半導體晶粒216佔用的區域中或是半導體晶粒216之覆蓋區外面。於其中一實施例中，半導體晶粒216窄於半導體晶粒124。半導體晶粒216的形狀留下空間讓額外的凸塊188形成在薄膜178上方。凸塊188會被形成相鄰於半導體晶粒216之覆蓋區或是形成在半導體晶粒216之覆蓋區外面。凸塊188還會被形成在半導體晶粒124之覆蓋區裡面並且重疊半導體晶粒124之該覆蓋區。

圖5a至圖5n所示的係用於形成Fo-eWLB的製程，該Fo-eWLB包含一具有細微間距互連線的薄膜互連結構以及一被鑲嵌在直通矽晶穿孔(TSV)半導體晶粒上方的半導體晶粒。圖5a顯示被鑲嵌至載板或暫時性基板222的TSV晶圓220。載板222含有犧牲基礎材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料，用以達到結構性支撐的目的。一介面層或雙面膠帶224會被形成在載板222上方，當作暫時性膠黏焊膜、蝕刻阻止層、或是熱解層。

TSV晶圓220包含一基礎基板材料226，例如，矽、鍺、砷化鎵、磷化銦、或是碳化矽，用以達到結構性支撐的目的。複數個半導體晶粒或組件228會被形成在TSV晶圓220上，藉由晶粒間晶圓區域或切割道230來分離。切割道230提供削切區，以便將TSV晶圓220單粒化成個 別的半導體晶粒228。半導體晶粒228包含主動表面232以及和主動表面232反向的背表面234。主動表面232被配向成朝向載板222。主動表面232含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動表面232裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、應用處理器、或是其它訊號處理電路。半導體晶粒228可能包含離散式裝置。離散式裝置可能係主動式裝置(例如，電晶體和二極體)或是用於RF訊號處理的被動式裝置(例如，電容器、電阻器、以及電感器)。半導體晶粒228可能還包含經封裝的半導體晶粒。

複數個穿孔236會利用機械鑽鑿、雷射鑽鑿、或深反應離子蝕刻(Deep Reactive Ion Etching，DRIE)被形成貫穿基板226。穿孔236延伸貫穿TSV晶圓220的基板226。穿孔236會利用電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被Al、Cu、Sn、Ni、Au、Ag、Ti、鎢(W)、多晶矽、或是其它合宜的導電材料填充，以便形成垂直z方向導體TSV。

在圖5b中，複數個半導體晶粒或組件240會被鑲嵌在TSV晶圓220上方。半導體晶粒240包含主動表面242以及背表面244。主動表面242含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動表面242裡面的一或多個電晶體、二極體、以及其它電路元件，用以 施行類比電路或數位電路，例如，DSP、ASIC、記憶體、應用處理器、或是其它訊號處理電路。半導體晶粒240可能還包含離散式裝置或組件(例如，功率電晶體)或是用於RF訊號處理的IPD(例如，電感器、電容器、以及電阻器)。半導體晶粒240可能還包含經封裝的半導體晶粒。於其中一實施例中，半導體晶粒228包含應用處理器，而半導體晶粒240包含記憶體。於另一實施例中，半導體晶粒228包含記憶體，而半導體晶粒240包含應用處理器。或者，半導體晶粒228和240包含其它訊號處理電路、離散式裝置、組件、或是已封裝的裝置。

半導體晶粒240被設置在半導體晶粒228上方，主動表面242配向成朝向半導體晶粒228的背表面234。一導體層246會被形成在半導體晶粒240的主動表面242上方。導體層246係利用金屬沉積製程所形成，例如，Cu箔層疊、印刷、PVD、CVD、濺鍍、電解質電鍍、以及無電極電鍍。導體層246可能係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料。

一導體層248會被形成在半導體晶粒228的背表面234上方。導體層248係利用金屬沉積製程所形成，例如，Cu箔層疊、印刷、PVD、CVD、濺鍍、電解質電鍍、以及無電極電鍍。導體層248可能係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料。導體層248會接觸或被電連接至穿孔236。

一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在導體層246或導體層248的上方。該凸塊材料可能係Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它 們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導體層246與248。於其中一實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球體或凸塊250。於某些應用中，凸塊250會被二次回焊，以便改善和導體層246與248的電接觸效果。凸塊250可能還會被壓縮焊接至或熱壓縮焊接至導體層246與248。凸塊250代表能夠被形成在導體層246與248上方的其中一種類型互連結構。該互連結構亦能夠使用短柱凸塊、微凸塊、或是其它電互連線。

在圖5c中，TSV晶圓220會利用鋸片或雷射削切工具260經由切割道230單粒化成個別的堆疊半導體裝置262。

在圖5d中，第二暫時性基板或載板264含有犧牲基礎材料，例如，矽、聚合物、氧化鈹、或是其它合宜的低成本剛性材料，用以達到結構性支撐的目的。一介面層或雙面膠帶266會被形成在載板264上方，當作暫時性膠黏焊膜或是蝕刻阻止層。堆疊半導體裝置262會利用拾放作業被定位在介面層266和載板264上方並且被鑲嵌至介面層266和載板264，半導體晶粒228的主動表面232被配向成朝向該載板。被鑲嵌至載板264的堆疊半導體裝置262會構成一合成基板或重組晶圓268。

在圖5e中，一囊封劑或模製化合物270會利用焊膏印刷塗敷機、壓縮模製塗敷機、轉印模製塗敷機、液體囊封劑模製塗敷機、真空層疊塗敷機、薄膜輔助式模製塗敷機、或是其它合宜的塗敷機被沉積在介面層266和載板264的上方並且被沉積在堆疊半導體裝置262的上方和周圍。囊封劑270係被形成在半導體晶粒240的背表面244上方，並且會在後 續的背面碾磨步驟中進行薄化。囊封劑270還會被沉積成使得該囊封劑和背表面244共面並且不會覆蓋背表面244。囊封劑270可能係高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封劑270係非導體，並且會為該半導體裝置提供物理性支撐和環境保護，避免受到外部元素與污染物的破壞。

圖5f所示的係被囊封劑270覆蓋的合成基板或重組晶圓268。在圖5f中，囊封劑270的表面272會利用碾磨機274進行非必要的碾磨作業，用以平坦化囊封劑的表面並且縮減囊封劑的厚度。亦可以使用化學蝕刻來移除和平坦化囊封劑270。圖5g便顯示一部分囊封劑270被移除而露出半導體晶粒240的背表面244。

在圖5g中，載板264和介面層266會藉由化學性蝕刻、機械性剝離、CMP、機械性碾磨、熱烘烤、UV光、雷射掃描、或是濕式剝除從合成基板268處被移除，以便達到在半導體晶粒228的主動表面232上方以及該半導體晶粒周圍附近的囊封劑270上方形成一互連結構之目的。

在圖5h中，一絕緣層或鈍化層280會被形成在半導體晶粒228和囊封劑270上方。絕緣層280含有由下面所製成的一或多層：含有或不含有填充劑的可低溫固化高分子介電光阻(也就是，在低於攝氏(C)260度處固化)、SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃、或是具有雷同絕緣特性及結構特性的其它材料。絕緣層280係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層280的厚度小於10μm，而且通常薄為4μm。一部分的絕緣層280會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在主動表面232上方形 成開口。該等開口會露出半導體晶粒228的主動表面232的一部分以及穿孔236，以便進行後續的電互連。

在圖5i中，一導電層282會被圖樣化且沉積在絕緣層280上方、半導體晶粒228上方、並且被設置在絕緣層280中的該等開口裡面，用以填充該等開口，並且接觸主動表面232及穿孔236。該等由導體層282組成的一或多層包含Al、Cu、Sn、Ni、Au、Ag、Ti/Cu、TiW/Cu、Ti/NiV/Cu、TiW/NiV/Cu、或是其它合宜的導電材料。導體層282的沉積使用PVD製程、CVD製程、電解質電鍍製程、無電極電鍍製程、或是其它合宜的製程。導體層282的厚度小於15μm，而且通常薄為3μm。導體層282的操作如同RDL，用以從堆疊半導體裝置262處扇出及延伸電連接線至堆疊半導體裝置262的外部點。導體層282的其中一部分被電連接至半導體晶粒228之主動表面232上的接觸墊。導體層282的另一部分被電連接至穿孔236。導體層282的其它部分可能會相依於堆疊半導體裝置262之設計和功能而為共電(electrically common)或是電隔離(electrically isolated)。

在圖5j中，一絕緣層或鈍化層284會被形成在絕緣層280和導體層282上方。絕緣層284含有由下面所製成的一或多層：含有或不含有填充劑的可低溫固化高分子介電光阻(也就是，在低於攝氏(C)260度處固化)、SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃、或是具有雷同絕緣特性及結構特性的其它材料。絕緣層284係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層284的厚度小於10μm，而且通常薄為4μm。一部分的絕緣層284會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在該絕緣層之中形成開口。該等 開口會露出導體層282的一部分，以便進行後續的電互連。

在圖5k中，一導電層286會被圖樣化且沉積在絕緣層284上方、導體層282上方、並且被設置在絕緣層284中的該等開口裡面，當作包含晶種層在內的一或多層，用以填充該等開口，並且接觸和電連接至導體層282。該等由導體層286組成的一或多層包含Al、Cu、Sn、Ni、Au、Ag、Ti/Cu、TiW/Cu、Ti/NiV/Cu、TiW/NiV/Cu、或是其它合宜的導電材料。導體層286的沉積使用PVD製程、CVD製程、電解質電鍍製程、無電極電鍍製程、或是其它合宜的製程。導體層286的厚度小於15μm，而且通常薄為3μm。於其中一實施例中，導體層286的沉積包含利用一晶種層的選擇性電鍍和微影術。導體層286的操作如同RDL，用以從堆疊半導體裝置262處扇出及延伸電連接線至堆疊半導體裝置262的外部點。

絕緣層280和284連同導體層282和286一起形成薄膜288。薄膜288構成一互連結構。於一替代實施例中，薄膜288可能僅包含一導體層，例如，導體層282。於另一替代實施例中，薄膜288包含二或多個RDL層，例如，導體層282與286以及雷同於導體層282與286的額外導體層。薄膜288可能於必要時包含許多絕緣層和導體層，以達特殊半導體裝置所需要的互連線密度和電氣傳送效果。

薄膜288包含表面290以及和表面290反向的表面292，在表面290上方設置著堆疊半導體裝置262。薄膜288的厚度小於50μm，薄於習知THV基板的厚度(通常為250至350μm)。薄膜288係由絕緣材料層和導體材料層所構成，每一者皆被形成厚度小於10μm。該等薄的絕緣材料層和導體材料層允許在該等薄層(舉例來說，間距小於50μm)裡面非常靠 近相鄰水平互連線和垂直互連線的地方形成水平互連線和垂直互連線。利用形成在非常靠近相鄰互連線處的水平互連線和垂直互連線可以在該互連結構裡面達到較高密度的互連線。因為薄膜288包含較高密度的互連線，所以，薄膜288在將半導體裝置整合至三維半導體結構之中提供更靈活的方式。該高密度互連結構適應於不同凸塊間距的半導體晶粒，舉例來說，來自多個製造來源的半導體晶粒。

導體層282和286構成貫穿薄膜288的水平與垂直互連線或垂直導體穿孔294。水平互連線與垂直互連線於必要時會被形成緊密靠在一起，以便連接至一半導體晶粒或組件，或是用以經由薄膜288來傳送電訊號。舉例來說，導體層282和286可能包含多條導體線路。第一導體線路會被形成在非常靠近第二導體線路的地方(舉例來說，導體線路之間的間距小於50μm)。導體線路之間的細微間距允許騰出空間而在薄膜288裡面形成更條導體線路，而相較於習知THV基板，每一個薄膜層的薄度則會縮減互連結構的厚度。

導體層282和286同樣構成多個垂直導體穿孔294，其中，第一垂直導體穿孔會被形成在非常靠近第二垂直導體穿孔的地方(舉例來說，垂直導體穿孔之間的間距小於50μm)。導體層282包含第一部分的垂直導體穿孔294，而導體層286包含第二部分的垂直導體穿孔294。垂直導體穿孔294可以從薄膜288的表面290延伸至表面292，或者，垂直導體穿孔294可以形成部分貫穿薄膜288。垂直導體穿孔294之間的間距P小於50μm。薄膜288中介於垂直導體穿孔294之間的間距P小於習知THV基板中介於導體穿孔之間的間距(通常為100μm，甚至更大)。

薄膜288中細微間距水平互連線和垂直互連線提供較高的互連線密度和較高的I/O終端數。薄膜288提供的互連線間距允許以覆晶配向將高密度半導體晶粒鑲嵌至薄膜288。額外的半導體晶粒能夠以面對背(face-to-back)的配向方式被鑲嵌在薄膜288上方。薄膜288在扇出設計中延伸超出半導體晶粒228的覆蓋區，以便進一步增加I/O終端數。薄膜288的薄度允許達成更小且更薄的整體半導體裝置封裝，其會減少翹曲並且提高裝置的速度。進一步言之，該等高密度互連線於每個三維半導體結構中容納更多電訊號並且改善該互連結構和更多種類半導體裝置及組件類型的相容性。

在圖51中，一非必要的絕緣層或鈍化層296會被形成在絕緣層284和導體層286上方。絕緣層296含有由下面所製成的一或多層：含有或不含有填充劑的可低溫固化高分子介電光阻(也就是，在低於攝氏(C)260度處固化)、SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃、或是具有雷同絕緣特性及結構特性的其它材料。絕緣層296係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。一部分的絕緣層296會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在該絕緣層中形成開口。該等開口會露出導體層286的一部分，以便進行後續的電互連。

圖51還顯示一被沉積在導體層286上方的導電凸塊材料，位於絕緣層296中的開口裡面。凸塊298係被形成在導體層296上方。或者，倘若薄膜288包含一RDL層(例如，導體層282)的話，凸塊298則會被形成在該單一RDL層上方。凸塊298會被形成在導體層282或286或是一額外 的導體層上方。凸塊298會被形成在堆疊半導體裝置262之覆蓋區外面的薄膜288之區域上方。凸塊298還可能會被形成在堆疊半導體裝置262正下方的薄膜288的區域之中。於其中一實施例中，凸塊298係被形成在堆疊半導體裝置262的覆蓋區裡面並且重疊堆疊半導體裝置262之該覆蓋區。

凸塊298係利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程來形成。該凸塊材料可能係Al、Sn、Ni、Au、Ag、鉛(Pb)、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導體層286。於其中一實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球狀丸體或凸塊298。於某些應用中，凸塊298會被二次回焊，以便改善和導體層286的電接觸效果。於其中一實施例中，凸塊298會被形成在一具有濕潤層、屏障層、以及膠黏層的UBM上方。該等凸塊可能還會被壓縮焊接至導體層286。凸塊298代表能夠被形成在導體層286上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。

絕緣層280、284、296以及導體層282、286以及導體凸塊298會一起形成互連結構300。互連結構300裡面包含的絕緣層和導體層的數量相依於電路傳送設計的複雜度並且隨著電路傳送設計的複雜度而改變。據此，互連結構300可能包含一或多個絕緣層與導體層，用以幫助進行和堆疊半導體裝置262有關的電互連。背側互連結構或RDL中包含的元件能夠被整合成互連結構300的一部分，以便簡化製造並且降低和包含前 側與背側互連線或RDL的封裝有關的製作成本。

在圖5m中，合成基板或重組晶圓268會利用鋸片或雷射削切裝置302單粒化成個別的半導體裝置304。

圖5n所示的係單粒化之後的個別半導體裝置304。半導體裝置304為三維半導體結構，堆疊半導體晶粒被設置在互連結構300之薄膜288上。半導體晶粒228和半導體晶粒240會被電連接至垂直導體穿孔294。半導體晶粒240會經由導體層246與248、導體凸塊250、以及半導體晶粒228的穿孔236被電連接至垂直導體穿孔294。半導體晶粒228和240會經由垂直導體穿孔294電連接至外部裝置。包含細微間距垂直導體穿孔294的半導體裝置304在TSV半導體晶粒上方於覆晶配向中適應於高密度半導體晶粒，例如，I/O記憶體裝置。半導體裝置304同樣適應於混雜的半導體晶粒尺寸。舉例來說，一具有記憶體功能的半導體晶粒和一應用處理器晶粒會以面對背的方式被整合至半導體裝置304之中。

半導體裝置304會經由互連結構300之薄膜288中的細微間距垂直導體穿孔294垂直往下傳送半導體晶粒228和240的電訊號。堆疊半導體裝置262和外部裝置之間的電傳導路徑長度縮減至300μm，甚至更小，其會造成更高速度且更有效的裝置。熱路徑長度同樣會縮短。薄膜288會降低半導體裝置304的整體封裝高度。半導體裝置304的厚度為0.5mm，甚至更小，而且通常薄為0.2mm；反之，使用習知THV基板的封裝厚度則為0.7至1.4mm。半導體裝置304的較小封裝輪廓藉由減少翹曲並提供較短熱路徑而改善該半導體裝置的熱效能。具有薄膜層的半導體裝置304的較小封裝輪廓會降低三維半導體結構的寄生電容。

圖6a至圖6g所示的係用於形成Fo-eWLB的製程的替代實施例，其上方會形成一具有細微間距互連線的薄膜互連結構。圖6a顯示被鑲嵌至載板或暫時性基板312的TSV半導體晶粒310。載板312含有犧牲基礎材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料，用以達到結構性支撐的目的。一介面層或雙面膠帶314會被形成在載板312上方，當作暫時性膠黏焊膜、蝕刻阻止層、或是熱解層。

半導體晶粒310包含一基礎基板材料316，例如，矽、鍺、砷化鎵、磷化銦、或是碳化矽，用以達到結構性支撐的目的。半導體晶粒310包含主動表面318以及和主動表面318反向的背表面320。主動表面318被配向成朝向載板312。主動表面318含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動表面318裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、應用處理器、或是其它訊號處理電路。半導體晶粒310可能包含離散式裝置。離散式裝置可能係主動式裝置(例如，電晶體和二極體)或是用於RF訊號處理的被動式裝置(例如，電容器、電阻器、以及電感器)。半導體晶粒310可能還包含經封裝的半導體晶粒。

複數個穿孔322會利用機械鑽鑿、雷射鑽鑿、或深反應離子蝕刻(DRIE)被形成貫穿基板316。穿孔322延伸貫穿基板316。穿孔322會利用電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被Al、Cu、Sn、Ni、Au、Ag、Ti、鎢(W)、多晶矽、或是其它合宜的導電材料填充， 以便形成垂直z方向導體TSV。設置在介面層314和載板312上方的半導體晶粒310會構成合成基板或重組晶圓324。

在圖6b中，一囊封劑或模製化合物330會利用焊膏印刷塗敷機、壓縮模製塗敷機、轉印模製塗敷機、液體囊封劑模製塗敷機、真空層疊塗敷機、薄膜輔助式模製塗敷機、或是其它合宜的塗敷機被沉積在介面層314和載板312的上方並且被沉積在半導體晶粒310的上方和周圍。囊封劑330係被形成在半導體晶粒310的背表面320上方，並且會在後續的背面碾磨步驟中進行薄化。囊封劑330還會被沉積成使得該囊封劑和背表面320共面並且不會覆蓋背表面320。囊封劑330可能係高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封劑330係非導體，並且會為該半導體裝置提供物理性支撐和環境保護，避免受到外部元素與污染物的破壞。

圖6c所示的係被囊封劑330覆蓋的合成基板或重組晶圓324。在圖6c中，囊封劑330的表面332會利用碾磨機334進行非必要的碾磨作業，用以平坦化囊封劑的表面並且縮減囊封劑的厚度。亦可以使用化學蝕刻來移除和平坦化囊封劑330。圖6c便顯示一部分囊封劑330被移除而露出半導體晶粒310的背表面320。

在圖6d中，半導體晶粒或組件340係被鑲嵌在半導體晶粒310上方。半導體晶粒340包含主動表面342以及背表面344。主動表面342含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動表 面342裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、應用處理器、或是其它訊號處理電路。半導體晶粒340可能包含離散式裝置。離散式裝置可能係主動式裝置(例如，電晶體和二極體)或是用於RF訊號處理的被動式裝置(例如，電容器、電阻器、以及電感器)。半導體晶粒340可能還包含經封裝的半導體晶粒。於其中一實施例中，半導體晶粒310包含應用處理器，而半導體晶粒340包含記憶體。於另一實施例中，半導體晶粒310包含記憶體，而半導體晶粒340包含應用處理器。或者，半導體晶粒310和340包含其它訊號處理電路、離散式裝置、組件、或是已封裝的裝置。

半導體晶粒340被設置在半導體晶粒310上方，主動表面342配向成朝向半導體晶粒310的背表面320。一導體層346會被形成在半導體晶粒340的主動表面342上方。導體層346係利用金屬沉積製程所形成，例如，Cu箔層疊、印刷、PVD、CVD、濺鍍、電解質電鍍、以及無電極電鍍。導體層346可能係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料。

一導體層348會被形成在半導體晶粒310的背表面320上方。導體層348係利用金屬沉積製程所形成，例如，Cu箔層疊、印刷、PVD、CVD、濺鍍、電解質電鍍、以及無電極電鍍。導體層348可能係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料。導體層348會接觸或被電連接至穿孔322。

一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在導體層346或導體層348的上 方。該凸塊材料可能係Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導體層346與348。於其中一實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球體或凸塊350。於某些應用中，凸塊350會被二次回焊，以便改善和導體層346與348的電接觸效果。凸塊350可能還會被壓縮焊接至或熱壓縮焊接至導體層346與348。凸塊350代表能夠被形成在導體層346與348上方的其中一種類型互連結構。該互連結構亦能夠使用短柱凸塊、微凸塊、或是其它電互連線。

一非必要的囊封劑或模製化合物(圖6a至圖6g中並未顯示)會利用焊膏印刷塗敷機、壓縮模製塗敷機、轉印模製塗敷機、液體囊封劑模製塗敷機、真空層疊塗敷機、薄膜輔助式模製塗敷機、或是其它合宜的塗敷機被沉積在半導體晶粒340的上方和周圍。該非必要的囊封劑雷同於囊封劑330，並且會被形成在半導體晶粒340的背表面344上方以及半導體晶粒310和囊封劑330的上方。

在圖6e中，載板312和介面層314會藉由化學性蝕刻、機械性剝離、CMP、機械性碾磨、熱烘烤、UV光、雷射掃描、或是濕式剝除從合成基板324處被移除，以便達到在半導體晶粒310的主動表面318上方以及該半導體晶粒周圍附近的囊封劑330上方形成一互連結構之目的。

圖6e中在合成基板324之表面上方形成薄膜互連結構的過程進行方式如圖5h至圖51中所示，以便產生如圖6f中所示之包含薄膜互連結構的合成基板324。

在圖6f中，絕緣層或鈍化層360雷同於絕緣層280並且會被形成在半導體晶粒310和囊封劑330上方。絕緣層360的厚度小於10μm，而且通常薄為4μm。一部分的絕緣層360會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在主動表面318上方形成開口。該等開口會露出半導體晶粒310的主動表面318的一部分以及穿孔322，以便進行後續的電互連。

導電層362雷同於導體層282並且會被沉積在絕緣層360上方、半導體晶粒310上方、並且被設置在絕緣層280中的該等開口裡面，用以填充該等開口，並且接觸主動表面318及穿孔322。導體層362的厚度小於15μm，而且通常薄為3μm。導體層362的操作如同RDL，用以從半導體晶粒310和340處扇出及延伸電連接線至半導體晶粒310和340的外部點。導體層362的其中一部分被電連接至半導體晶粒310之主動表面318上的接觸墊。導體層362的另一部分被電連接至穿孔322。導體層362的其它部分可能會相依於半導體晶粒310和340之設計和功能而為共電或是電隔離。

絕緣層或鈍化層364雷同於絕緣層284並且會被形成在絕緣層360和導體層362上方。絕緣層364的厚度小於10μm，而且通常薄為4μm。一部分的絕緣層364會藉由曝光或顯影製程、LDA、蝕刻、或是其它合宜的製程來移除，用以在該絕緣層之中形成開口。該等開口會露出導體層362的一部分，以便進行後續的電互連。

導電層366雷同於導電層286並且會被沉積在絕緣層364上方、導體層362上方、並且被設置在絕緣層364中的該等開口裡面，當作 包含晶種層在內的一或多層，用以填充該等開口，並且接觸和電連接至導體層362。導體層366的厚度小於15μm，而且通常薄為3μm。於其中一實施例中，導體層366的沉積包含利用一晶種層的選擇性電鍍和微影術。導體層366的操作如同RDL，用以從半導體晶粒310和340處扇出及延伸電連接線至半導體晶粒310和340的外部點。

絕緣層360和364連同導體層362和366一起形成薄膜368，薄膜368雷同於薄膜288。薄膜368構成一互連結構。於一替代實施例中，薄膜368可能僅包含一導體層，例如，導體層362。薄膜368可能於必要時包含許多絕緣層和導體層，以達特殊半導體裝置所需要的互連線密度和電氣傳送效果。

薄膜368包含表面370以及和表面370反向的表面372，在表面370上方設置著半導體晶粒310和340。薄膜368的厚度小於50μm，薄於習知THV基板的厚度(通常為250至350μm)。薄膜368係由絕緣材料層和導體材料層所構成，每一者皆被形成厚度小於10μm。該等薄的絕緣材料層和導體材料層允許在該等薄層(舉例來說，間距小於50μm)裡面非常靠近相鄰水平互連線和垂直互連線的地方形成水平互連線和垂直互連線。利用形成在非常靠近相鄰互連線處的水平互連線和垂直互連線可以在該互連結構裡面達到較高密度的互連線。因為薄膜368包含較高密度的互連線，所以，薄膜368在將半導體裝置整合至三維半導體結構之中提供更靈活的方式。該高密度互連結構適應於不同凸塊間距的半導體晶粒，舉例來說，來自多個製造來源的半導體晶粒。

導體層362和366構成貫穿薄膜368的水平與垂直互連線 或垂直導體穿孔374。水平互連線與垂直互連線於必要時會被形成緊密靠在一起，以便連接至一半導體晶粒或組件，或是用以經由薄膜368來傳送電訊號。舉例來說，導體層362和366可能包含多條導體線路。第一導體線路會被形成在非常靠近第二導體線路的地方(舉例來說，導體線路之間的間距小於50μm)。導體線路之間的細微間距允許騰出空間而在薄膜368裡面形成更條導體線路，而相較於習知THV基板，每一個薄膜層的薄度則會縮減互連結構的厚度。

導體層362和366同樣構成多個垂直導體穿孔374，其中，第一垂直導體穿孔會被形成在非常靠近第二垂直導體穿孔的地方(舉例來說，垂直導體穿孔之間的間距小於50μm)。導體層362包含第一部分的垂直導體穿孔374，而導體層366包含第二部分的垂直導體穿孔374。垂直導體穿孔374可以從薄膜368的表面370延伸至表面372，或者，垂直導體穿孔374可以形成部分貫穿薄膜368。垂直導體穿孔374之間的間距P小於50μm。薄膜368中介於垂直導體穿孔374之間的間距P小於習知THV基板中介於導體穿孔之間的間距(通常為100μm，甚至更大)。

薄膜368中細微間距水平互連線和垂直互連線提供較高的互連線密度和較高的I/O終端數。薄膜368提供的互連線間距允許以覆晶配向將高密度半導體晶粒鑲嵌至薄膜368。額外的半導體晶粒能夠以面對背的配向方式被鑲嵌在薄膜368上方。薄膜368在扇出設計中延伸超出半導體晶粒310和340的覆蓋區，以便進一步增加I/O終端數。薄膜368的薄度允許達成更小且更薄的整體半導體裝置封裝，其會減少翹曲並且提高裝置的速度。進一步言之，該等高密度互連線於每個三維半導體結構中容納更多電 訊號並且改善該互連結構和更多種類半導體裝置及組件類型的相容性。

非必要的絕緣層或鈍化層376雷同於絕緣層296並且會被形成在絕緣層364和導體層366上方。一導電凸塊材料會被沉積在導體層366上方的，位於絕緣層376中的開口裡面。凸塊378係被形成在導體層366上方。或者，倘若薄膜368包含一RDL層(例如，導體層362)的話，凸塊378則會被形成在該單一RDL層上方。凸塊378會被形成在導體層362或366或是一額外的導體層上方。凸塊378會被形成在半導體晶粒310和340之覆蓋區外面的薄膜368之區域上方。凸塊378雷同於凸塊298並且會被形成在半導體晶粒310和340之覆蓋區正下方的薄膜368的區域之中或是和半導體晶粒310和340之覆蓋區重疊的薄膜368的區域之中。於其中一實施例中，凸塊378係被形成在半導體晶粒310和340的覆蓋區裡面並且重疊半導體晶粒310和340之覆蓋區。凸塊378代表能夠被形成在導體層366上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。

絕緣層360、364、376以及導體層362、366以及導體凸塊378會一起形成互連結構380。互連結構380裡面包含的絕緣層和導體層的數量相依於電路傳送設計的複雜度並且隨著電路傳送設計的複雜度而改變。據此，互連結構380可能包含一或多個絕緣層與導體層，用以幫助進行和半導體晶粒310與340有關的電互連。背側互連結構或RDL中包含的元件能夠被整合成互連結構380的一部分，以便簡化製造並且降低和包含前側與背側互連線或RDL的封裝有關的製作成本。

合成基板或重組晶圓324會利用鋸片或雷射削切裝置382 單粒化成個別的半導體裝置384。

圖6g所示的係單粒化之後的個別半導體裝置384。半導體裝置384為三維半導體結構，堆疊半導體晶粒被設置在互連結構380之薄膜368上。半導體晶粒310和半導體晶粒340會被電連接至垂直導體穿孔374。半導體晶粒340會經由導體層346與348、導體凸塊350、以及半導體晶粒310的穿孔322被電連接至垂直導體穿孔374。半導體晶粒310和340會經由垂直導體穿孔374電連接至外部裝置。包含細微間距垂直導體穿孔374的半導體裝置384在TSV半導體晶粒上方於覆晶配向中適應於高密度半導體晶粒，例如，I/O記憶體裝置。半導體裝置384同樣適應於混雜的半導體晶粒尺寸。舉例來說，一具有記憶體功能的半導體晶粒和一應用處理器晶粒會以面對背的方式被整合至半導體裝置384之中。

半導體裝置384會經由互連結構380之薄膜368中的細微間距垂直導體穿孔374垂直往下傳送半導體晶粒310和340的電訊號。半導體晶粒310與340和外部裝置之間的電傳導路徑長度縮減至300μm，甚至更小，其會造成更高速度且更有效的裝置。熱路徑長度同樣會縮短。薄膜368會降低半導體裝置384的整體封裝高度。半導體裝置384的厚度為0.5mm，甚至更小，而且通常薄為0.2mm；反之，使用習知THV基板的封裝厚度則為0.7至1.4mm。半導體裝置384的較小封裝輪廓藉由減少翹曲並提供較短熱路徑而改善該半導體裝置的熱效能。具有薄膜層的半導體裝置384的較小封裝輪廓會降低三維半導體結構的寄生電容。

雖然本文已經詳細解釋過本發明的一或多個實施例；不過，熟練的技術人士便會明白，可以對該些實施例進行修正與改變，其並 不會脫離後面申請專利範圍中所提出的本發明的範疇。

Claims (15)

1. 一種製造半導體裝置的方法，其包括：提供第一半導體晶粒；以該第一半導體晶粒的一主動表面定位朝向一載板來將該第一半導體晶粒置放於該載板上；於該第一半導體晶粒和該載板上方沉積一囊封劑；在沉積該囊封劑之後，於該囊封劑上和與該第一半導體晶粒的主動表面上形成一絕緣層；於該絕緣層上方形成一第一導體層；以及設置一第二半導體晶粒，其位於該第一半導體晶粒上方並且經由該第一導體層被電連接至該第一半導體晶粒。
2. 根據申請專利範圍第1項的方法，其進一步包含於該第一導體層上方形成一第二導體層，以便形成垂直導體穿孔。
3. 根據申請專利範圍第2項的方法，其中，垂直導體穿孔之間的間距小於50微米。
4. 根據申請專利範圍第1項的方法，其進一步包含在該第一半導體晶粒之一覆蓋區外面的該第一導體層上方形成一凸塊。
5. 根據申請專利範圍第1項的方法，其進一步包含設置該第二半導體晶粒於該第一半導體晶粒之一第二表面上方。
6. 一種製造半導體裝置的方法，其包括：提供一第一半導體晶粒；於該第一半導體晶粒上方沉積一囊封劑；在沉積該囊封劑之後，於該第一半導體晶粒上方形成包含開口的一絕緣層；於該第一半導體晶粒上方形成一第一導體層；以及設置一第二半導體晶粒，其位於該第一半導體晶粒上方並且被電連接至該第一導體層。
7. 根據申請專利範圍第6項的方法，其中，介於該絕緣層的開口之間的間距小於50微米。
8. 根據申請專利範圍第6項的方法，其進一步包含形成一直通矽晶穿孔(TSV)貫穿該第一半導體晶粒。
9. 根據申請專利範圍第8項的方法，其進一步包含設置該第二半導體晶粒於該第一半導體晶粒之一背表面上方。
10. 根據申請專利範圍第6項的方法，其進一步包含在該第一半導體晶粒之一覆蓋區外面的該第一導體層上方形成一凸塊。
11. 一種半導體裝置，其包括：一第一半導體晶粒；一囊封劑，沉積在該第一半導體晶粒上方；一第一絕緣層，沉積在該第一半導體晶粒和該囊封劑上方且包含形成在該第一半導體晶粒上方的該第一絕緣層中的開口，其中該第一半導體晶粒的接觸墊是透過在該第一絕緣層中的該開口而暴露；一第一導體穿孔，形成在該第一絕緣層的該開口中的一開口內且接觸該第一半導體晶粒；以及一第二半導體晶粒，設置在該第一半導體晶粒上方，其中該第二半導體晶粒的導體凸塊接觸該第一導體穿孔。
12. 根據申請專利範圍第11項的半導體裝置，其中，該第一半導體晶粒和該第二半導體晶粒經由該第一導體穿孔進行電連接。
13. 根據申請專利範圍第11項的半導體裝置，其進一步包含形成在該第一半導體晶粒之一覆蓋區外面且連接到該第一導體穿孔的一凸塊。
14. 根據申請專利範圍第11項的半導體裝置，其進一步包含被設置在該第一半導體晶粒之一主動表面上方的該第二半導體晶粒。
15. 根據申請專利範圍第11項的半導體裝置，其進一步包含形成貫穿該第一半導體晶粒的一直通矽晶穿孔(TSV)。