TWI845159B - 記憶體結構及其製造方法 - Google Patents
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Abstract
一種記憶體結構，可應用於三維AND快閃記憶體元件。記憶體結構包括基底、堆疊結構、通道柱、多個電荷儲存結構、第一導電柱、第二導電柱與隔離柱。堆疊結構位在基底上。堆疊結構包括交替堆疊的多個第一介電層與多個導電層。通道柱穿過堆疊結構。每個電荷儲存結構位在對應的導電層與通道柱之間。第一導電柱與第二導電柱位在所述通道柱內。第一導電柱與第二導電柱彼此分離。隔離柱位在第一導電柱與第二導電柱之間。隔離柱的頂部高於第一導電柱的頂部與第二導電柱的頂部。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。三維記憶體元件的發展已逐漸成為目前的趨勢。三維記憶體元件通常具有垂直通道柱以及位在通道柱內的源極柱與汲極柱。然而，在三維記憶體元件的製程中，在源極柱與汲極柱之間常會產生橋接，而導致記憶體元件失效。
本發明提供一種記憶體結構及其製造方法，其可有效地防止在源極柱與汲極柱之間產生不必要的橋接，進而防止記憶體元件失效。
本發明提出一種記憶體結構，包括基底、堆疊結構、通道
柱、多個電荷儲存結構、第一導電柱、第二導電柱與隔離柱。堆疊結構位在基底上。堆疊結構包括交替堆疊的多個第一介電層與多個導電層。通道柱穿過堆疊結構。每個電荷儲存結構位在對應的導電層與通道柱之間。第一導電柱與第二導電柱位在所述通道柱內。第一導電柱與第二導電柱彼此分離。隔離柱位在第一導電柱與第二導電柱之間。隔離柱的頂部高於第一導電柱的頂部與第二導電柱的頂部。
依照本發明的一實施例所述，在上述記憶體結構中，隔離柱的頂部可高於通道柱的頂部。
依照本發明的一實施例所述，在上述記憶體結構中，第一導電柱可連接於通道柱。第二導電柱可連接於通道柱。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括介電襯層。介電襯層位在隔離柱的側壁與底面上。
依照本發明的一實施例所述，在上述記憶體結構中，介電襯層的材料例如是高密度電漿氧化物(high density plasma oxide，HDP oxide)。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括頂蓋層。頂蓋層位在隔離柱的頂部上。頂蓋層可連接於介電襯層。
依照本發明的一實施例所述，在上述記憶體結構中，頂蓋層的材料例如是高密度電漿氧化物。
依照本發明的一實施例所述，在上述記憶體結構中，介電
襯層與頂蓋層可圍繞隔離柱。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第二介電層。第二介電層位在基底上。第二介電層位在介電襯層與第一導電柱之間以及介電襯層與第二導電柱之間。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第二介電層、第一終止層(stop layer)、第二終止層與第三終止層。第二介電層位在基底上。第一終止層位在第二介電層中。第一導電柱可連接於第一終止層。第二終止層位在第二介電層中。第二導電柱可連接於第二終止層。第三終止層位在堆疊結構與第二介電層之間。
本發明提出一種記憶體結構的製造方法，包括以下步驟。提供基底。在基底上形成第一堆疊結構。第一堆疊結構包括交替堆疊的多個第一介電層與多個導電層。形成通道柱。通道柱穿過堆疊結構。形成多個電荷儲存結構。每個電荷儲存結構位在對應的導電層與通道柱之間。在通道柱內形成第一導電柱與第二導電柱。第一導電柱與第二導電柱彼此分離。形成隔離柱。隔離柱位在第一導電柱與第二導電柱之間。隔離柱的頂部高於第一導電柱的頂部與第二導電柱的頂部。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第一堆疊結構的形成方法可包括以下步驟。在基底上形成第二堆疊結構。第二堆疊結構包括交替堆疊的多個第一介電材料層與多個犧牲層。第二堆疊結構可具有第一開口。第一開口可穿過
第二堆疊結構。對多個第一介電材料層進行圖案化，而形成多個第一介電層。移除多個犧牲層，而形成多個第二開口。在多個第二開口中形成多個導電層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，可在多個第二開口中形成多個電荷儲存結構。多個導電層可形成在多個電荷儲存結構上。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，可在第一開口的側壁上形成通道柱。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，隔離柱的形成方法可包括以下步驟。在第一開口中形成第二介電材料層。第二介電材料層可具有凹陷。在第二介電材料層上與凹陷中形成介電襯材料層。在介電襯材料層上與凹陷中形成隔離材料層。對隔離材料層進行回蝕刻製程，而形成隔離柱。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，介電襯材料層的形成方法例如是高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)法。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第一導電柱與第二導電柱的形成方法可包括以下步驟。對介電襯材料層與第二介電材料層進行圖案化，而形成第三開口與第四開口。在第三開口中形成第一導電柱，且在第四開口中形成第二導電柱。
依照本發明的一實施例所述，在上述記憶體結構的製造
方法中，介電襯材料層可被圖案化為介電襯層。介電襯層位在隔離柱的側壁與底面上。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更包括以下步驟。在隔離柱上形成頂蓋層。頂蓋層可連接於介電襯層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第二介電材料層可被圖案化為第二介電層。第二介電層位在介電襯層與第一導電柱之間以及介電襯層與第二導電柱之間。
基於上述，在本發明所提出的記憶體結構及其製造方法中，由於隔離柱的頂部高於第一導電柱的頂部與第二導電柱的頂部，因此可有效地防止在第一導電柱與第二導電柱之間產生不必要的橋接，進而防止記憶體元件失效。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10,20:記憶體結構
100:基底
102,106a,112,114,118a,118b,126,132:介電層
104a,104b,110:終止層
106,118:介電材料層
108:犧牲層
116:通道柱
120:介電襯材料層
120a,120b:介電襯層
122:隔離材料層
122a:隔離柱
124a,124b:導電柱
128:電荷儲存結構
130:導電層
134,136:接觸窗
138,140:導線
200:頂蓋材料層
200a:頂蓋層
OP1,OP2,OP3,OP4:開口
R1:凹陷
S1:側壁
SS1,SS2:堆疊結構
T1,T2,T3,T4:頂部
圖1A至圖1I為根據本發明的一些實施例的記憶體結構的製造流程剖面圖。
圖2為圖1I的記憶體結構的部分構件的立體圖。
圖3A至圖3C為根據本發明的另一些實施例的記憶體結構的製造流程剖面圖。
圖4為圖3C的記憶體結構的部分構件的立體圖。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。另外，立體圖中的特徵與剖面圖中的特徵並非按相同比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1I為根據本發明的一些實施例的記憶體結構的製造流程剖面圖。圖2為圖1I的記憶體結構的部分構件的立體圖。在圖2的立體圖中，省略圖1I的剖面圖中的部分構件，以清楚說明立體圖中的各構件之間的位置關係。圖1A至圖1I為沿著圖2中的I-I’剖面線的剖面圖。
請參照圖1A，提供基底100。基底100可為半導體基底，如矽基底。此外，在圖中雖未示出，但在基底100中或基底100上可具有所需的構件(如，摻雜區、電晶體元件、介電層及/或內連線結構等)，於此省略其說明。
接著，可在基底100上形成介電層102、終止層104a與終止層104b。介電層102的材料例如是氧化物(如，氧化矽)。終止層104a與終止層104b可形成在介電層102中。終止層104a的材料與終止層104b的材料可為導電材料，如摻雜多晶矽。
然後，可在基底100上形成堆疊結構SS1。堆疊結構SS1包括交替堆疊的多個介電材料層106與多個犧牲層108。堆疊結構SS1可具有開口OP1。開口OP1可穿過堆疊結構SS1。在一些實施例中，堆疊結構SS1可形成在介電層102上。介電材料層106的材料例如是氧化物(如，氧化矽)。犧牲層108的材料例如是氮化物(如，氮化矽)。在一些實施例中，可在堆疊結構SS1與介電層102之間形成終止層110。終止層110的材料可為導電材料，如摻雜多晶矽。
在一些實施例中，堆疊結構SS1、終止層110與開口OP1的形成方法可包括以下步驟。首先，可在介電層102上形成終止材料(未示出)。終止材料的形成方法例如是化學氣相沉積法。接著，可在終止材料上形成交替堆疊的介電材料(未示出)與犧牲材料(未示出)。介電材料的形成方法例如是化學氣相沉積法。犧牲材料的形成方法例如是化學氣相沉積法。然後，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)對多個介電材料、多個犧牲材料與終止材料進行圖案化，而形成開口OP1、多個介電材料層106、多個犧牲層108與終止層110，藉此可形成堆疊結構SS1。此外，開口OP1更可穿過終止層110。
請參照圖1B，可進行氧化製程，而將由開口OP1所暴露出的部分犧牲層108氧化成介電層112，且將由開口OP1所暴露出的部分終止層110氧化成介電層114。介電層112的材料例如是氧化物(如，氧化矽)。介電層114的材料例如是氧化物(如，氧化
矽)。
接著，可在開口OP1的側壁S1上形成通道柱116。通道柱116可暴露出開口OP1的底部。介電層112位在犧牲層108與通道柱116之間。介電層114位在終止層110與通道柱116之間。通道柱116的材料可為半導體材料，如未摻雜多晶矽(undoped polysilicon)。在一些實施例中，通道柱116的形成方法可包括以下步驟。首先，可在堆疊結構SS1上與開口OP1中共形地形成通道材料層(未示出)。通道材料層的形成方法例如是化學氣相沉積法。接著，可對通道材料層進行回蝕刻製程(如，乾式蝕刻製程)，而形成通道柱116。
請參照圖1C，可在開口OP1中形成介電材料層118。介電材料層118可具有凹陷R1。介電材料層118的材料例如是氧化物(如，氧化矽)。在一些實施例中，介電材料層118可為高品質氧化物(high quality oxide，HQO)層。介電材料層118的形成方法例如是化學氣相沉積法。
接著，可在介電材料層118上與凹陷R1中形成介電襯材料層120。介電襯材料層120的材料例如是氧化物(如，氧化矽)。介電襯材料層120的形成方法例如是化學氣相沉積法。在本實施例中，介電襯材料層120的材料例如是高密度電漿氧化物，且介電襯材料層120的形成方法例如是高密度電漿化學氣相沉積法。
請參照圖1D，可在介電襯材料層120上與凹陷R1中形成隔離材料層122。隔離材料層122的材料例如是氮化物(如，氮
化矽)。隔離材料層122的形成方法例如是化學氣相沉積法。
請參照圖1E，可對隔離材料層122進行回蝕刻製程，而形成隔離柱122a。隔離柱122a的頂部T1可高於通道柱116的頂部T2。隔離柱122a的材料例如是氮化物(如，氮化矽)。上述回蝕刻製程例如是濕式蝕刻製程或乾式蝕刻製程。
請參照圖1F，可對介電襯材料層120與介電材料層118進行圖案化，而形成開口OP2與開口OP3。開口OP2與開口OP3可分別暴露出終止層104a與終止層104b。介電襯材料層120可被圖案化為介電襯層120a與介電襯層120b。介電襯層120a位在隔離柱122a的側壁S2與底面S3上。介電襯層120b位在堆疊結構SS1的正上方。介電襯層120a的材料與介電襯層120b的材料例如是氧化物(如，氧化矽)。在本實施例中，介電襯層120a的材料與介電襯層120b的材料例如是高密度電漿氧化物。介電材料層118可被圖案化為介電層118a與介電層118b。介電層118a位在介電襯層120a與開口OP2之間以及介電襯層120a與開口OP3之間。介電層118b位在介電襯層120b與堆疊結構SS1之間。介電層118a的材料與介電層118b的材料例如是氧化物(如，氧化矽)。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程、濕式蝕刻製程或其組合)對介電襯材料層120與介電材料層118進行圖案化。此外，在上述蝕刻製程中，可利用終止層104a與終止層104b作為蝕刻終止層。
請參照圖1G，可在開口OP2中形成導電柱124a，且可在
開口OP3中形成導電柱124b。藉此，可在通道柱116內形成導電柱124a與導電柱124b。在一些實施例中，導電柱124a可作為源極柱，且導電柱124b可作為汲極柱。在另一些實施例中，導電柱124a可作為汲極柱，且導電柱124b可作為源極柱。導電柱124a與導電柱124b彼此分離。導電柱124a可連接於通道柱116。導電柱124b可連接於通道柱116。隔離柱122a位在導電柱124a與導電柱124b之間。隔離柱122a的頂部T1高於導電柱124a的頂部T3與導電柱124b的頂部T4。介電層118a位在介電襯層120a與導電柱124a之間以及介電襯層120a與導電柱124b之間。導電柱124a的材料與導電柱124b的材料例如是摻雜多晶矽。在一些實施例中，導電柱124a與導電柱124b可藉由相同製程同時形成。在一些實施例中，導電柱124a與導電柱124b的形成方法可包括以下步驟。首先，形成填入開口OP2與開口OP3的導電材料層(未示出)。接著，對導電材料層進行回蝕刻製程，而形成導電柱124a與導電柱124b。在一些實施例中，上述回蝕刻製程可為乾式蝕刻製程。
請參照圖1H，可在介電襯層120a、介電襯層120b、隔離柱122a、導電柱124a與導電柱124b上形成介電層126。介電層126的材料例如是氧化物(如，氧化矽)。介電層126的形成方法例如是化學氣相沉積法。
此外，可對介電層126、介電襯層120b、介電層118b、多個介電材料層106與多個犧牲層108進行圖案化，而形成多個
介電層106a以及暴露出多個犧牲層108的分隔溝渠(未示出)。接著，可移除多個犧牲層108，而形成多個開口OP4。在一些實施例，犧牲層108的移除方法例如是濕式蝕刻法。然後，可移除介電層112。在一些實施例，介電層112的移除方法例如是濕式蝕刻法。
請參照圖1I，可在多個開口OP4中形成多個電荷儲存結構128。在一些實施例中，電荷儲存結構128可為氮化物層/氧化物層(NO)的複合層或氧化物層/氮化物層/氧化物層(ONO)的複合層，但本發明並不以此為限。
此外，可在多個開口OP4中形成多個導電層130。導電層130可用以作為閘極。多個導電層130可形成在多個電荷儲存結構128上。多個導電層130可彼此分離。每個電荷儲存結構128位在對應的導電層130與通道柱116之間。導電層130的材料例如是鎢等導電材料。在一些實施例中，可在導電層130與電荷儲存結構128之間形成阻障層(未示出)，於此省略其說明。在一些實施例中，阻障層的材料例如是氧化鋁(Al2O3)。
在一些實施例中，多個電荷儲存結構128與多個導電層130的形成方法可包括以下步驟。首先，可在多個開口OP4中共形地形成電荷儲存結構材料層(未示出)。接著，可在電荷儲存結構材料層上與多個開口OP4中形成與導電材料層(未示出)。然後，對導電材料層進行回蝕刻製程(如，濕式蝕刻製程)，而形成多個導電層130。接下來，可對電荷儲存結構材料層進行回蝕刻製程(如，乾式蝕刻製程)，而形成多個電荷儲存結構128。在一些實施例中，
多個電荷儲存結構128可延伸至多個開口OP4的外部且彼此相連。
藉由上述方法，可在基底100上形成堆疊結構SS2。在一些實施例中，堆疊結構SS2可形成在終止層110上。堆疊結構SS2包括交替堆疊的多個介電層106a與多個導電層130。通道柱116穿過堆疊結構。
然後，可在介電層126上形成介電層132。介電層132的材料例如是氧化物(如，氧化矽)。介電層132的形成方法例如是化學氣相沉積法。
接下來，可在介電層132與介電層126中形成接觸窗134、接觸窗136、導線138與導線140。接觸窗134位在導線138與導電柱124a之間。接觸窗134與導線138可電性連接於導電柱124a。接觸窗136位在導線140與導電柱124b之間。接觸窗136與導線140可電性連接於導電柱124b。接觸窗134、接觸窗136、導線138與導線140可藉由內連線製程來形成，於此省略其說明。
以下，藉由圖1I與圖2來說明上述實施例的記憶體結構10。此外，雖然記憶體結構10的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。
請參照圖1I與圖2，記憶體結構10包括基底100、堆疊結構SS2、通道柱116、多個電荷儲存結構128、導電柱124a、導電柱124b與隔離柱122a。記憶體結構10可應用於三維反或型快閃記憶體(3D NOR flash memory)或三維及型快閃記憶體(3D AND flash memory)。
堆疊結構SS2位在基底100上。堆疊結構SS2包括交替堆疊的多個介電層106a與多個導電層130。此外，介電層106a的數量與導電層130的數量並不限於圖中的數量。只要介電層106a的數量為多個，且多個導電層130的數量為多個，即屬於本發明所涵蓋的範圍。
通道柱116穿過堆疊結構SS2。每個電荷儲存結構128位在對應的導電層130與通道柱116之間。導電柱124a與導電柱124b位在所述通道柱116內。導電柱124a與導電柱124b彼此分離。隔離柱122a位在導電柱124a與導電柱124b之間。隔離柱122a的頂部T1高於導電柱124a的頂部T3與導電柱124b的頂部T4。此外，通道柱116的形狀、導電柱124a的形狀、導電柱124b的形狀與隔離柱122a的形狀並不限於圖中的形狀。亦即，可依據需求來調整通道柱116的形狀、導電柱124a的形狀、導電柱124b的形狀與隔離柱122a的形狀。
記憶體結構10更可包括介電襯層120a、介電層118a、介電層102、終止層104a、終止層104b與終止層110中的至少一者。介電襯層120a位在隔離柱122a的側壁S2與底面S3上。介電層118a位在基底100上。在一些實施例中，介電層118a可位在介電層102上。介電層118a位在介電襯層120a與導電柱124a之間以及介電襯層120a與導電柱124b之間。介電層102位在基底100上。終止層104a位在介電層102中。導電柱124a可連接於終止層104a。終止層104b位在介電層102中。導電柱124b可連接於
終止層104b。終止層110位在堆疊結構SS2與介電層102之間。
此外，記憶體結構10中的其餘構件可參照上述實施例的說明。另外，記憶體結構10中的各構件的詳細內容(如，材料與形成方法等)已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在記憶體結構10及其製造方法中，由於隔離柱122a的頂部T1高於導電柱124a(如，源極柱)的頂部T3與導電柱124b(如，汲極柱)的頂部T4，因此可有效地防止在導電柱124a與導電柱124b之間產生不必要的橋接，進而防止記憶體元件失效。
圖3A至圖3C為根據本發明的另一些實施例的記憶體結構的製造流程剖面圖。圖4為圖3C的記憶體結構的部分構件的立體圖。在圖4的立體圖中，省略圖3C的剖面圖中的部分構件，以清楚說明立體圖中的各構件之間的位置關係。圖3A至圖3C為沿著圖4中的II-II’剖面線的剖面圖。
請參照圖3A，提供如圖1E所示的結構。此外，圖1E的結構及其製造方法已於上述實施例進行詳盡地說明，於此不再說明。
接著，可在介電襯材料層120與隔離柱122a上形成頂蓋材料層200。頂蓋材料層200的材料例如是氧化物(如，氧化矽)。頂蓋材料層200的形成方法例如是化學氣相沉積法。在本實施例中，頂蓋材料層200的材料例如是高密度電漿氧化物，且頂蓋材料層200的形成方法例如是高密度電漿化學氣相沉積法。
請參照圖3B，可對頂蓋材料層200進行回蝕刻製程，而形成頂蓋層200a。藉此，可在隔離柱122a上形成頂蓋層200a。頂蓋層200a的材料例如是氧化物(如，氧化矽)。在本實施例中，頂蓋層200a的材料例如是高密度電漿氧化物。上述回蝕刻製程例如是乾式蝕刻製程。此外，在上述回蝕刻製程中，可移除部分介電襯材料層120。
接著，可進行如同圖1F至圖1I的步驟，而形成圖3C的記憶體結構20。以下，藉由圖3C與圖4來說明上述實施例的記憶體結構20。此外，雖然記憶體結構20的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。
請參照圖1I、圖2、圖3C與圖4，記憶體結構20與記憶體結構10的差異如下。記憶體結構20更可包括頂蓋層200a。頂蓋層200a位在隔離柱122a的頂部T1上。頂蓋層200a可連接於介電襯層120a。介電襯層120a與頂蓋層200a可圍繞隔離柱122a。
此外，在圖3C的記憶體結構20與圖1I的記憶體結構10中，相同或相似的構件採用相同的符號表示，且省略其說明。
基於上述實施例可知，在記憶體結構20及其製造方法中，由於隔離柱122a的頂部T1高於導電柱124a(如，源極柱)的頂部T3與導電柱124b(如，汲極柱)的頂部T4，因此可有效地防止在導電柱124a與導電柱124b之間產生不必要的橋接，進而防止記憶體元件失效。此外，由於頂蓋層200a位在隔離柱122a的頂部T1上，因此可進一步地防止在導電柱124a與導電柱124b之間產生
不必要的橋接。
綜上所述，在上述實施例的記憶體結構及其製造方法中，記憶體結構包括隔離柱，且隔離柱的頂部高於源極柱的頂部與汲極柱的頂部，因此可有效地防止在源極柱與汲極柱之間產生不必要的橋接，進而防止記憶體元件失效。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體結構
100:基底
102,106a,114,118a,118b,126,132:介電層
104a,104b,110:終止層
116:通道柱
120a,120b:介電襯層
122a:隔離柱
124a,124b:導電柱
128:電荷儲存結構
130:導電層
134,136:接觸窗
138,140:導線
OP4:開口
S2:側壁
S3:底面
SS2:堆疊結構
T1,T2,T3,T4:頂部
Claims (15)
- 一種記憶體結構，包括：基底；堆疊結構，位在所述基底上，且包括交替堆疊的多個第一介電層與多個導電層；通道柱，穿過所述堆疊結構；多個電荷儲存結構，其中每個所述電荷儲存結構位在對應的所述導電層與所述通道柱之間；第一導電柱與第二導電柱，位在所述通道柱內，且彼此分離；隔離柱，位在所述第一導電柱與所述第二導電柱之間，其中所述隔離柱的頂部高於所述第一導電柱的頂部與所述第二導電柱的頂部；以及介電襯層，位在所述隔離柱的側壁與底面上。
- 如請求項1所述的記憶體結構，其中所述隔離柱的頂部高於所述通道柱的頂部。
- 如請求項1所述的記憶體結構，其中所述介電襯層的材料包括高密度電漿氧化物。
- 如請求項1所述的記憶體結構，更包括：頂蓋層，位在所述隔離柱的頂部上，且連接於所述介電襯層。
- 如請求項4所述的記憶體結構，其中所述頂蓋層的材料包括高密度電漿氧化物。
- 如請求項4所述的記憶體結構，其中所述介電襯層與所述頂蓋層圍繞所述隔離柱。
- 如請求項1所述的記憶體結構，更包括：第二介電層，位在所述基底上；第一終止層，位在所述第二介電層中，其中所述第一導電柱連接於所述第一終止層；第二終止層，位在所述第二介電層中，其中所述第二導電柱連接於所述第二終止層；以及第三終止層，位在所述堆疊結構與所述第二介電層之間。
- 一種記憶體結構的製造方法，包括：提供基底；在所述基底上形成第一堆疊結構，其中所述第一堆疊結構包括交替堆疊的多個第一介電層與多個導電層；形成通道柱，其中所述通道柱穿過所述第一堆疊結構；形成多個電荷儲存結構，其中每個所述電荷儲存結構位在對應的所述導電層與所述通道柱之間；在所述通道柱內形成第一導電柱與第二導電柱，其中所述第一導電柱與所述第二導電柱彼此分離；形成隔離柱，其中所述隔離柱位在所述第一導電柱與所述第二導電柱之間，且所述隔離柱的頂部高於所述第一導電柱的頂部與所述第二導電柱的頂部；以及形成介電襯層，其中所述介電襯層位在所述隔離柱的側壁與 底面上。
- 如請求項8所述的記憶體結構的製造方法，其中所述第一堆疊結構的形成方法包括：在所述基底上形成第二堆疊結構，其中所述第二堆疊結構包括交替堆疊的多個第一介電材料層與多個犧牲層，所述第二堆疊結構具有第一開口，且所述第一開口穿過所述第二堆疊結構；對多個所述第一介電材料層進行圖案化，而形成多個所述第一介電層；移除多個所述犧牲層，而形成多個第二開口；以及在多個所述第二開口中形成多個所述導電層。
- 如請求項9所述的記憶體結構的製造方法，其中在所述第一開口的側壁上形成所述通道柱。
- 如請求項9所述的記憶體結構的製造方法，其中所述隔離柱的形成方法包括：在所述第一開口中形成第二介電材料層，其中所述第二介電材料層具有凹陷；在所述第二介電材料層上與所述凹陷中形成介電襯材料層；在所述介電襯材料層上與所述凹陷中形成隔離材料層；以及對所述隔離材料層進行回蝕刻製程，而形成所述隔離柱。
- 如請求項11所述的記憶體結構的製造方法，其中所述第一導電柱與所述第二導電柱的形成方法包括：對所述介電襯材料層與所述第二介電材料層進行圖案化，而 形成第三開口與第四開口；以及在所述第三開口中形成所述第一導電柱，且在所述第四開口中形成所述第二導電柱。
- 如請求項11所述的記憶體結構的製造方法，其中所述介電襯材料層被圖案化為所述介電襯層。
- 如請求項13所述的記憶體結構的製造方法，更包括：在所述隔離柱上形成頂蓋層，其中所述頂蓋層連接於所述介電襯層。
- 如請求項11所述的記憶體結構的製造方法，其中所述第二介電材料層被圖案化為第二介電層，且所述第二介電層位在所述介電襯層與所述第一導電柱之間以及所述介電襯層與所述第二導電柱之間。
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202201744A (zh) * | 2020-06-29 | 2022-01-01 | 台灣積體電路製造股份有限公司 | 記憶體裝置與其製造方法 |
| WO2022132382A1 (en) * | 2020-12-16 | 2022-06-23 | Micron Technology, Inc. | Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods |
| US20230009932A1 (en) * | 2021-07-07 | 2023-01-12 | Samsung Electronics Co., Ltd. | Semiconductor device and electronic system including the same |
| TWI785764B (zh) * | 2021-08-30 | 2022-12-01 | 旺宏電子股份有限公司 | 三維and快閃記憶體元件及其製造方法 |
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