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TWI643195B - 半導體儲存裝置及其讀出方法 - Google Patents

半導體儲存裝置及其讀出方法 Download PDF

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TWI643195B
TWI643195B TW106118254A TW106118254A TWI643195B TW I643195 B TWI643195 B TW I643195B TW 106118254 A TW106118254 A TW 106118254A TW 106118254 A TW106118254 A TW 106118254A TW I643195 B TWI643195 B TW I643195B
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山内一貴
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華邦電子股份有限公司
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Abstract

本發明提供一種半導體儲存裝置及其讀出方法，抑制對位元線進行預充電時的峰值電流。本發明的快閃記憶體的讀出方法包括下述步驟：對選擇位元線進行預充電；以及對經預充電的選擇位元線的電壓或電流進行讀出。進行預充電的步驟是在時刻t1將讀出節點SNS預充電至Vcc-Vth，在時刻t2將節點TOBL預充電至VCLAMP2，在時刻t5將節點TOBL預充電至VCLAMP1，在時刻t6將讀出節點SNS預充電至Vcc。

Description

半導體儲存裝置及其讀出方法
本發明涉及一種反及（NAND）型快閃記憶體（flash memory）等半導體儲存裝置的讀出，尤其涉及位元線（bit line）的預充電（pre-charge）。
在NAND型快閃記憶體中的頁面（page）讀出中，通過頁面緩衝器（page buffer）/讀出電路來對位元線進行預充電，並根據選擇儲存胞元（memory cell）的儲存狀態來使位元線放電，隨後，在讀出節點（sense node）對位元線的電位或電流進行檢測。當因微細化而位元線電阻變高，而且，因頁面數的增加而位元線電容增加時，位元線的充放電所需的時間變長，資料的讀出需要耗費時間。因此，專利文獻1中，通過在塊（block）間配置預充電電路，從而實現位元線預充電時間的縮短。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利第5631436號公報 [發明所要解決的問題]
在NAND型快閃記憶體中，當在讀出動作/校驗（verify）動作時對位元線電位進行讀出時，通過頁面緩衝器/讀出電路來對位元線進行預充電。進行預充電的位元線為一頁面，由於各位元線跨及儲存胞元陣列上的所有塊，因此其寄生電容相當大。進而，在頁面緩衝器內也分別包含電容，其也成為預充電的對象。因此，進行預充電的整體電容變得龐大。若對所有這些電容一齊開始預充電，則瞬間會有大電流流動，因此會成為引起電源電壓下降的原因。尤其，在低電源電壓的元件（device）中影響大，進而，在進行晶片級（on chip）的錯誤檢測糾正（Error Checking and Correction，ECC）或連續讀出的情況下，因資料輸出、ECC運算及從記憶體陣列（memory array）的讀出動作重覆而電源電壓下降，而可能產生例如所要求的速度下的讀出不良等問題。
本發明的目的在於解決此種習知的問題，提供一種抑制對位元線進行預充電時的峰值（peak）電流的半導體儲存裝置。 [解決問題的技術手段]
本發明的半導體儲存裝置的讀出方法包括下述步驟：對選擇位元線進行預充電；以及對經預充電的選擇位元線的電壓或電流進行讀出，所述進行預充電的步驟包括下述步驟：將讀出節點預充電至第1電壓；對於位於所述讀出節點與位元線之間的位元線用節點，基於所述讀出節點的第1電壓，將所述位元線用節點預充電至第1箝位（clamp）電壓；在通過第1箝位電壓對選擇位元線進行預充電後，將所述位元線用節點預充電至比第1箝位電壓大的第2箝位電壓；以及將所述讀出節點預充電至比第1電壓大的第2電壓。
本發明的半導體儲存裝置包括：儲存胞元陣列，形成有多個儲存胞元；以及讀出部件，讀出儲存於所述儲存胞元陣列的儲存胞元中的資料，所述讀出部件包含讀出電路，所述讀出電路對選擇位元線進行預充電，並讀出經預充電的選擇位元線的電壓或電流，所述讀出電路包含用於對讀出節點進行預充電的預充電用電晶體、及連接於讀出節點與位元線之間的箝位用電晶體，所述讀出部件經由預充電用電晶體來多次對讀出節點進行預充電，且經由箝位用電晶體來多次對選擇位元線進行預充電。 [發明的效果]
根據本發明，通過將讀出節點的預充電分為多次，且將對位元線的預充電分為多次，從而能夠抑制對位元線進行預充電時的峰值電流及其雜訊（noise）。由此，能夠防患電源電壓的下降於未然，避免意外的動作不良。
以下，參照附圖來詳細說明本發明的實施方式。對預充電時的電源電壓的下降進行緩和的方法有將電源的配線分開等與佈局相關的方法、向電流源中插入電阻等與電路相關的方法等，但本實施方式中，採用利用邏輯（logic）的序列（sequence）控制來減輕其峰值電流雜訊的方法。
圖1是表示本發明的實施例的NAND型快閃記憶體的結構的圖。本實施例的快閃記憶體100包括：記憶體陣列110，呈矩陣狀地排列有多個儲存胞元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；ECC電路130，進行編程至記憶體陣列110中的資料或從此讀出的資料的錯誤檢測與糾正；位址暫存器（address register）140，接收來自輸入/輸出緩衝器120的位址資料（address data）；控制器（controller）150，基於來自外部主機裝置的命令資料或控制信號來控制各部；字元線（word line）選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持從由字元線選擇電路160所選擇的頁面讀出的資料，或者保持要編程至所選擇的頁面的資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路170內的行的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。
記憶體陣列110具有沿行方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。在1個儲存塊中，形成有多個NAND串，該NAND串是將多個儲存胞元串聯連接而成。NAND串既可為形成在基板表面的二維陣列狀，也可為利用形成在基板表面上的半導體層的三維陣列狀。而且，儲存胞元既可為儲存一個位元（bit）（二值資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多個位元的多層胞元（Multi Level Cell，MLC）型。
在1個塊中，如圖2所示，形成有多個將多個儲存胞元串聯連接而成的NAND串單元NU。圖例中，在1個塊內，沿列方向排列有n+1個NAND串單元NU。NAND串單元NU包含：串聯連接的多個儲存胞元（圖例中為64個）；位元線側選擇電晶體，連接於其中一個端部的儲存胞元的汲極（drain）側；以及源極線（source line）側選擇電晶體，連接於儲存胞元的源極側。位元線側選擇電晶體的汲極連接於位元線GBL0～GBLn中對應的一條位元線，源極線側選擇電晶體的源極連接於共用的源極線SL。
表1是表示在快閃記憶體的各動作時施加的偏壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），使NAND串的位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱（well）施加高電壓（例如21 V），將浮動閘極（floating gate）的電子抽出至基板，由此以塊為單位來抹除資料。表1
ECC電路130可通過命令或出貨時的設定等來設為啟用（enable）或無效（disable）。在晶片級ECC功能被啟用的情況下，ECC電路130在編程動作時經由輸入/輸出緩衝器120而輸入的編程資料被載入（load）至頁面緩衝器/讀出電路170時，對從頁面緩衝器/讀出電路170傳送的資料進行運算，生成錯誤糾正碼，並將所生成的錯誤糾正碼保存於頁面緩衝器/讀出電路170的備用（spare）區域中。這樣，對頁面緩衝器/讀出電路170設置（set）的資料與錯誤糾正碼被編程至記憶體陣列110的選擇頁面中。
另一方面，在讀出動作時，當從記憶體陣列110的選擇頁面讀出的資料被保持於頁面緩衝器/讀出電路170中時，ECC電路130基於從頁面緩衝器/讀出電路170傳送的資料及錯誤糾正碼來進行讀出資料的錯誤檢測，在檢測出錯誤的情況下，將經糾正的資料設置於頁面緩衝器/讀出電路170中。並且，將由頁面緩衝器/讀出電路170所保持的資料經由輸入/輸出緩衝器120而輸出至外部。
接下來，對頁面緩衝器/讀出電路170中所含的鎖存電路的詳細情況進行說明。如圖3所示，頁面緩衝器/讀出電路170包括：第1鎖存電路L1，保持從儲存胞元陣列讀出的資料，或者保持對儲存胞元陣列編程的資料；以及第2鎖存電路L2，可與第1鎖存電路L1進行雙向的資料傳送。第1鎖存電路L1可保持一頁面的資料（例如2 KB），第1鎖存電路L1具備第1高速緩衝（cache）部分C0（例如1 KB）與第2高速緩衝部分C1（例如1 KB）。
第2鎖存電路L2也同樣可保持一頁面的資料，且具備第1高速緩衝部分C0與第2高速緩衝部分C1。第1鎖存電路L1及第2鎖存電路L2各自的第1高速緩衝部分C0與第2高速緩衝部分C1能夠分別獨立地進行資料的保持或資料的傳送。例如，能夠將第1鎖存電路L1的第1高速緩衝部分C0所保持的資料傳送至第2鎖存電路L2的第1高速緩衝部分C0，或者將第1鎖存電路L1的第2高速緩衝部分C1所保持的資料傳送至第2鎖存電路L2的第2高速緩衝部分C1。
而且，在第2鎖存電路L2、ECC電路130及輸入/輸出緩衝器120之間，設有進行雙向的資料傳送的第1傳送電路132與第2傳送電路134。第1傳送電路132可進行第2鎖存電路L2的第1高速緩衝部分C0與ECC電路130及輸入/輸出緩衝器120之間的資料傳送傳送，第2傳送電路134可進行第2鎖存電路L2的第2高速緩衝部分C1與ECC電路130及輸入/輸出緩衝器120之間的資料傳送。
當第1傳送電路132將第1高速緩衝部分C0的資料傳送至ECC電路130時，第2傳送電路134可將第2高速緩衝部分C1的資料傳送至輸入/輸出緩衝器120，與此相反地，當第1傳送電路132將第1高速緩衝部分C0的資料傳送至輸入/輸出緩衝器120時，第2傳送電路134可將第2高速緩衝部分C1的資料傳送至ECC電路130。即，通過在輸出第2鎖存電路L2的半頁面的資料的期間內對剩餘半頁面的資料進行ECC處理，從而能夠連續輸出ECC完畢的頁面資料。進而，在進行連續讀出動作的情況下，在第2鎖存電路L2中進行資料的輸出及ECC處理的期間內，從儲存胞元陣列進行下個頁面的讀出，該讀出資料被保持於第1鎖存電路L1。
作為快閃記憶體100的序列介面（serial interface）功能，輸入/輸出緩衝器120能夠與外部的串列時脈（serial clock）信號SCK同步地進行串列輸入及串列輸出。串列輸入或串列輸出的位元寬任意為×1、×2、×4、×8等。
圖4是由偶數位元線與奇數位元線這兩條位元線所共用的1個頁面緩衝器/讀出電路的結構的一例。頁面緩衝器/讀出電路170具備：讀出電路，對讀出至位元線上的資料進行感測，或者對位元線設置與要編程的資料“0”或“1”相應的電壓；以及鎖存電路（圖3的第1鎖存電路L1及第2鎖存電路L2），保持所讀出的資料或要編程的資料。
鎖存電路包含交叉耦合（cross coupling）的2個逆變器（inverter），其中一個節點SLR連接於讀出電路。讀出電路包含：連接於節點SLR與讀出節點SNS之間的電荷傳送用的電晶體Q1；串聯連接於讀出節點SNS與電壓供給部V2之間的電晶體Q2、Q3；連接於節點SLR與電晶體Q2的閘極之間的電晶體Q4；連接於電壓供給部V1與讀出節點SNS之間而對位元線供給預充電電壓等的電晶體Q5；以及用於對位元線的電壓進行箝位的電晶體Q6、Q7。這些電晶體Q1～Q7為N通道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體。電晶體Q3及電晶體Q4是分別由REG信號和DTG信號來控制是否導通。
進而，讀出電路連接於位元線選擇電路的節點BLS。位元線選擇電路包含：用於選擇偶數位元線GBL_e的電晶體Q8、用於選擇奇數位元線GBL_o的電晶體Q9、用於將假想電源VIRPWR連接於偶數位元線GBL_e的電晶體Q10、及用於將假想電源VIRPWR連接於奇數位元線GBL_o的電晶體Q11而構成。這些電晶體Q8～Q11為NMOS電晶體。例如，在讀出動作時，當偶數位元線GBL_e被選擇時，電晶體Q10斷開，電晶體Q11導通，從假想電源VIRPWR對奇數位元線GBL_o供給0 V，當奇數位元線GBL_o被選擇時，電晶體Q10導通，電晶體Q11斷開，從假想電源VIRPWR對偶數位元線GBL_e供給0 V，進行位元線遮罩（shield）讀出。在編程動作時，對於非選擇的位元線，從假想電源VIRPWR施加偏壓，從而抑制儲存胞元間的FG耦合。
接下來，對一般的讀出動作進行說明。此處，假設偶數位元線GBL_e被選擇，此時的各部的時序波形示於圖5。在時刻t1，通過BLPRE信號，電晶體Q5導通，讀出節點SNS受到預充電。電壓供給部V1供給Vcc（或Vdd），因此讀出節點SNS被預充電至Vcc-Vth（Vth為電晶體Q5的閾值）。而且，信號BLCN成為通過電壓（例如5 V），電晶體Q7成為導通狀態，讀出電路電性耦合於節點BLS。在位元線選擇電路中，BLSE信號成為通過電壓，BLSO信號成為GND，YBLE信號由通過電壓成為GND，YBLO信號成為通過電壓，假想電源VIRPWR成為GND。另一方面，在NAND串中，SGD信號成為通過電壓，位元線側選擇電晶體導通，對選擇字元線施加某正的讀出電壓，對非選擇字元線施加通過電壓。
接下來，在時刻t2-時刻t3的期間，BLCLAMP信號成為H電位準（level），電晶體Q6導通，由此，通過讀出節點SNS的電荷，偶數位元線GBL_e被預充電至箝位電壓。時刻t1至時刻t3為止事實上是選擇位元線的預充電期間。
接下來，在時刻t3-時刻t4的期間，SGS信號成為通過電壓，源極線側選擇電晶體導通，對應於選擇儲存胞元的儲存狀態，偶數位元線GBL_e的電壓被選擇性地放電。即，若選擇儲存胞元儲存有資料“0”，則選擇儲存胞元斷開，偶數位元線GBL_e的電壓未被放電，但若選擇儲存胞元儲存有資料“1”，則選擇儲存胞元導通，偶數位元線GBL_e的電壓被放電至源極線SL。在時刻t5，BLPRE信號成為GND，電晶體Q5斷開，在時刻t6-時刻t7的期間，BLCLAMP信號成為H電位準，電晶體Q6導通，在讀出節點SNS處表現出選擇儲存胞元的資料。在時刻t8，SGD信號、SGS信號、選擇字元線、非選擇字元線、BLSE信號成為GND，YBLE信號成為通過電壓，讀出期間結束。隨後，通過BLCD信號，電晶體Q1導通，讀出節點SNS的電荷被傳送至鎖存電路的節點SLR並保持於其中。由鎖存電路所保持的資料經由資料線而從輸入/輸出緩衝器120輸出。
在搭載有串列外設介面（Serial Peripheral Interface，SPI）功能的NAND快閃記憶體中，當進行連續的頁面讀出時，如上所述，一邊輸出資料一邊同時進行ECC處理，進而，在此期間，從儲存胞元陣列進行下個頁面的讀出。即，同時進行三個動作。在從儲存胞元陣列的讀出時，需要對所有位元線的預充電，因此負載大，當同時進行三個動作時，電源電壓有可能下降。尤其，SPI用的NAND快閃記憶體中，整體的焊墊（pad）數量少，電源用焊墊的數量也少（例如一個）。而且，在低電源電壓的製品（例如1.5 V）中，當電源電壓下降時，電晶體的驅動能力會下降，因此影響大。因此，例如，若在資料輸出過程中電源電壓下降，則輸出驅動器也有可能無法以正常的速度進行動作，從而無法實現與外部串列時脈信號SCK同步的資料讀出。
本實施例的讀出動作中，為了削減位元線預充電時的峰值電流造成的雜訊，以多個步驟來進行對讀出節點的預充電、及/或以多個步驟來進行對位元線的預充電。在1個優選例中，控制器150將讀出動作時的預充電由習知的兩步驟變更為六步驟，使各步驟例如以100 ns的週期（cycle）來動作。本實施例的預充電期間不超過圖5所示的時刻t1～時刻t3的習知的預充電期間。圖6表示本實施例的對位元線的預充電時的時序圖。
對電壓供給部V1供給Vcc。本例中，作為低電源電壓的製品，假設供給1.7 V的電壓。在時刻t1，BLPRE信號由GND轉變為Vcc。電晶體Q5的閾值為例如0.7 V。由此，讀出節點SNS被預充電至Vcc-Vth（若閾值為0.7 V，則讀出節點SNS為1.0 V）。在讀出節點SNS上耦合有電容，例如若一頁面為2 KB，則整體上需要對2 KB的讀出節點SNS的負載的充電。在習知上，通過對BLPRE信號施加通過電壓（例如4.5 V），而以一次動作來對讀出節點SNS進行預充電，因此會一次性有大的電流流向讀出節點SNS，但在本實施例中，以多次（例如兩階段）來進行讀出節點SNS的預充電，以免一次性有大的電流流向讀出節點SNS。
在時刻t2，BLCLAMP信號由GND轉變為使電晶體Q6導通的電壓。該閘極電壓例如是節點TOBL的電位比讀出節點SNS的電位小的電壓，若讀出節點SNS為1.0 V，則例如BLCLAMP信號為0.8 V+Vth（該Vth為電晶體Q6的閾值，若Vth為0.7 V，則BLCLAMP信號為1.5 V）。另外，為了方便，將時刻t2時的節點TOBL的電壓稱作“VCLAMP2”。
習知的讀出中，在圖5的時刻t2，BLCLAMP信號一下子轉變為H電位準，電晶體Q6導通（此時，BLCN信號為H電位準，電晶體Q7為導通狀態），由此，電流流經所有選擇位元線而一次性地進行預充電，因此將會有非常大的電流流經位元線。本實施例中，電晶體Q6的箝位動作是以多次，優選的是以與對讀出節點SNS的預充電次數相等的次數來進行，由此，流向選擇位元線的電流被分割為多份。
在時刻t3，BLCN信號由GND轉變為比Vcc高的電壓，電晶體Q7導通。例如，BLCN信號為5 V。此種高於Vcc的電壓是由內部電壓產生電路190所生成。通過電晶體Q7強力地導通，從而節點BLS被預充電至與節點TOBL大致相等的VCLAMP2（例如，0.8 V）。
在時刻t4，BLSE信號由GND轉變為高於Vcc的電壓，電晶體Q8導通。例如，BLSE信號為5 V。另外，電晶體Q7～Q11也可包含耐壓比電晶體Q5、Q6高的電晶體。通過電晶體Q8導通，從而節點BLS連接於選擇位元線GBL_e，選擇位元線GBL_e被預充電至與節點BLS相等的VCLAMP2（例如0.8 V）。
接下來，在時刻t5，BLCLAMP信號轉變為在節點TOBL處生成VCLAMP1（VCLAMP1＞VCLAMP2）的電壓位準。例如，當VCLAMP1為1.2 V時，BLCLAMP信號轉變為1.2 V+Vth（若Vth為0.7 V，則BLCLAMP信號為1.9 V）。此時，讀出節點SNS的預充電電位Vcc-Vth經由電晶體Q6而供給至節點TOBL、節點BLS及選擇位元線GBL_e，從而整體被預充電至Vcc-Vth（1.0 V）。
在時刻t6，BLPRE信號轉變為高於Vcc的電壓（例如4 V），電晶體Q5強力導通。其結果，對讀出節點SNS預充電作為目標（target）的Vcc。由此，選擇位元線GBL_e最終從節點TOBL預充電至作為目標的1.2 V（VCLAMP1）。
圖7（A）表示當Vcc為2.0 V時，習知的以兩階段進行預充電時的電流波形。電流峰值為約54.6 mA。另一方面，圖7（B）是本實施例的以六階段進行預充電時的電流波形，電流峰值為約36.4 mA，可使峰值電流值較習知減少約18.2 mA。
如此，本實施例中，通過將對讀出節點的預充電分割為多次來進行及/或將對選擇位元線的預充電分割為多次來進行，從而可減小對位元線進行預充電時的峰值電流。尤其，當在與SPI功能對應的快閃記憶體中進行連續讀出時，要反復進行借助輸出驅動器的資料輸出、基於ECC的運算及從儲存胞元陣列的讀出，因此減少對位元線的預充電電流的峰值將防患電源電壓的下降於未然。
另外，所述實施例例示了搭載SPI功能的NAND型快閃記憶體，但本發明也能夠適用於未搭載SPI功能的通常的NAND型快閃記憶體或者NOR型快閃記憶體。總之，能夠適用於在讀出動作時對位元線進行預充電的記憶體。進而，讀出電路只要是對位元線進行預充電的，則也可為電壓檢測型或電流檢測型中的任一種。
進而，所述實施例中，以六步驟來進行對位元線的預充電，例如展示了交替地讀出奇數頁面或偶數頁面的示例，但只要是所有位元線的讀出，則不需要BLSE信號或BLSO信號的讀出步驟。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內可進行各種變形、變更。
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧ECC電路
132‧‧‧第1傳送電路
134‧‧‧第2傳送電路
140‧‧‧位址暫存器
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLCD、BLCLAMP、BLCN、BLPRE、BLSE、BLSO、DTG、REG、YBLE、YBLO‧‧‧信號
BLK(0)、BLK(1)、…、BLK(m-1)‧‧‧儲存塊
BLS、SLR、TOBL‧‧‧節點
C0‧‧‧第1高速緩衝部分
C1‧‧‧第2高速緩衝部分
GBL0~GBLn‧‧‧位元線
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
L1‧‧‧第1鎖存電路
L2‧‧‧第2鎖存電路
NU‧‧‧NAND串單元
Q1~Q11‧‧‧電晶體
SCK‧‧‧串列時脈信號
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共用的源極線
SNS‧‧‧讀出節點
t1~t9‧‧‧時刻
V1、V2‧‧‧電壓供給部
Vers‧‧‧抹除電壓
VIRPWR‧‧‧假想電源
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓(編程電壓)
Vread‧‧‧讀出通過電壓
圖1是表示本發明的實施例的NAND型快閃記憶體的結構的圖。 圖2是表示儲存胞元陣列的塊內的NAND串的結構的電路圖。 圖3是對頁面緩衝器/讀出電路的第1鎖存（latch）電路及第2鎖存電路的動作進行說明的圖。 圖4是表示本實施例的快閃記憶體的讀出電路與位元線選擇電路的結構的電路圖。 圖5是表示習知的讀出動作時的各部的動作的時序圖。 圖6是表示本實施例的預充電時的各部的動作的時序圖。 圖7（A）及圖7（B）是表示習知的預充電方法與本實施例的預充電方法的峰值電流雜訊的比較結果的圖。

Claims (17)

  1. 一種半導體儲存裝置的讀出方法，所述讀出方法包括下述步驟：對選擇位元線進行預充電；以及對經預充電的所述選擇位元線的電壓或電流進行讀出，所述對選擇位元線進行預充電的步驟包括下述步驟：將讀出節點預充電至第1電壓；對於位於所述讀出節點與位元線之間的位元線用節點，基於所述讀出節點的所述第1電壓，將所述位元線用節點預充電至第1箝位電壓；在通過所述第1箝位電壓對所述選擇位元線進行預充電後，將所述位元線用節點預充電至比所述第1箝位電壓大的第2箝位電壓；以及將所述讀出節點預充電至比所述第1電壓大的第2電壓。
  2. 如申請專利範圍第1項所述的讀出方法，其中，所述讀出節點是經由第1電晶體來進行預充電，所述位元線用節點是經由第2電晶體來進行預充電。
  3. 如申請專利範圍第2項所述的讀出方法，其中，通過對所述第1電晶體的閘極施加第1信號電壓來將所述第1電壓預充電至所述讀出節點，通過對所述第1電晶體的閘極施加第2信號電壓來將所述第2電壓預充電至所述讀出節點，且所述第2信號電壓大於所述第1信號電壓。
  4. 如申請專利範圍第2項所述的讀出方法，其中，通過對所述第2電晶體的閘極施加所述第1箝位電壓來將所述位元線用節點預充電至所述第1箝位電壓，通過對所述第2電晶體的閘極施加所述第2箝位電壓來將所述位元線用節點預充電至所述第2箝位電壓，且所述第2箝位電壓大於所述第1箝位電壓。
  5. 如申請專利範圍第1項所述的讀出方法，其中，所述對選擇位元線進行預充電的步驟更包括：將所述位元線用節點的所述第1箝位電壓預充電至耦合於位元線的節點；以及將所述位元線用節點的所述第2箝位電壓預充電至所述耦合於位元線的節點。
  6. 如申請專利範圍第5項所述的讀出方法，其中，所述耦合於位元線的節點是經由第3電晶體來進行預充電。
  7. 如申請專利範圍第5項或第6項所述的讀出方法，其中，所述對選擇位元線進行預充電的步驟更包括：基於對所述耦合於位元線的節點預充電的電壓，來對偶數位元線或奇數位元線進行預充電。
  8. 如申請專利範圍第7項所述的讀出方法，其中，所述偶數位元線或所述奇數位元線是經由偶數位元線選擇電晶體或奇數位元線選擇電晶體來進行預充電。
  9. 如申請專利範圍第1項至第6項中任一項所述的讀出方法，其中，在對所述選擇位元線進行預充電時，進行先前讀出的資料的輸出。
  10. 如申請專利範圍第1項至第6項中任一項所述的讀出方法，其中，在對所述選擇位元線進行預充電時，進行先前讀出的資料的輸出與錯誤檢測糾正運算。
  11. 如申請專利範圍第1項至第6項中任一項所述的讀出方法，其中，所述半導體儲存裝置為反及型快閃記憶體。
  12. 一種半導體儲存裝置，包括：儲存胞元陣列，形成有多個儲存胞元；以及讀出部件，讀出儲存於所述儲存胞元陣列的儲存胞元中的資料，所述讀出部件包含讀出電路，所述讀出電路對選擇位元線進行預充電，並讀出經預充電的所述選擇位元線的電壓或電流，所述讀出電路包含用於對讀出節點進行預充電的預充電用電晶體、及連接於所述讀出節點與位元線之間的箝位用電晶體，所述讀出部件經由所述預充電用電晶體對所述讀出節點以漸次增加的電壓進行多次預充電，且經由所述箝位用電晶體對所述選擇位元線以漸次增加的電壓進行多次預充電。
  13. 如申請專利範圍第12項所述的半導體儲存裝置，其中，所述讀出部件經由所述預充電用電晶體來將所述讀出節點預充電至第1電位，經由所述箝位用電晶體來將所述選擇位元線預充電至第1箝位電位，繼而，經由所述箝位用電晶體來將所述選擇位元線預充電至第2箝位電位，經由所述預充電用電晶體來將所述讀出節點預充電至第2電位。
  14. 如申請專利範圍第13項所述的半導體儲存裝置，其中，所述讀出部件進而在所述箝位用電晶體與位元線之間包含位元線選擇電晶體，所述位元線選擇電晶體在所述箝位用電晶體生成第1箝位電壓之後，將所述第1箝位電壓預充電至所述位元線。
  15. 如申請專利範圍第14項所述的半導體儲存裝置，其中，所述讀出部件更包含連接於所述位元線選擇電晶體的偶數位元線選擇電晶體及奇數位元線選擇電晶體，在所述位元線選擇電晶體被設為導通狀態之後，將所述偶數位元線選擇電晶體或所述奇數位元線選擇電晶體設為導通狀態。
  16. 如申請專利範圍第12項至第15項中任一項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包含將所讀出的資料予以輸出的輸出部件、以及進行所讀出的資料的錯誤檢測與糾正的錯誤檢測糾正部件，所述讀出部件在所述輸出部件輸出讀出資料且所述錯誤檢測糾正部件進行讀出資料的錯誤檢測糾正處理的期間進行動作。
  17. 如申請專利範圍第12項至第15項中任一項所述的半導體儲存裝置，其中，所述半導體儲存裝置為反及型的快閃記憶體。
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