JP2010140521A - 不揮発性半導体記憶装置とその読み出し方法 - Google Patents

Abstract

【課題】ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる。
【解決手段】各メモリセルに複数の異なるしきい値を設定することにより少なくともＬＳＢ及びＭＳＢの２ビットを記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置において、第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各ゲート間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる。
【選択図】図１１

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその読み出し方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と消去しきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

例えば、特許文献５に開示された不揮発性半導体記憶装置においては、不揮発性メモリセル間の容量性カップリング（すなわち、フローティングゲート間（すなわち、記憶ノード間）の容量性カップリングであり、以下、ＦＧ−ＦＧカップリングという。）によるしきい値電圧の見掛け上の変動によって書き込み失敗を検出させないようにするために、以下の方法を開示している。いわゆる多値記憶を行う書き換え可能な不揮発性メモリセル（ＭＣ）において、記憶情報の書き換え単位には書き込むべき情報に応じて書き込み選択とされる不揮発性メモリセルと書き込み非選択とされる不揮発性メモリセルとを含む。書き換え単位に対する書き込み処理において書き込み選択の不揮発性メモリセルに対して、書き込みベリファイ電圧を用いて、そのしきい値電圧を一方向から所要の分布に収めるように設定し、書き込み処理の結果に対して例えば上裾判定電圧を用いて書き換え単位の書き込み選択及び書き込み非選択の不揮発性メモリセルから記憶情報を読み出す。読み出した記憶情報の内、書き込み非選択の不揮発性メモリセルから読み出した情報を、前記書き込み処理に対する成功可否の判定対象から除外する。これにより、ＦＧ−ＦＧカップリングによるしきい値電圧の見掛け上の変動によって書き込み失敗を検出させないようにすることができる。

図３は従来例に係るページバッファ１４及びメモリセルアレイ１０（１対のビット線ＢＬＥ，ＢＬＯのみを示す。）の構成を示す回路図である。図３において、メモリセルアレイ１０は、それぞれ複数のメモリセルを直列に接続する１対のビット線ＢＬＥ，ＢＬＯを備えて構成される。ＹＢＬＥ，ＹＢＬＯは１対のビット線ＢＬＥ，ＢＬＯのうちのいずれか一方を接地電位ＶＩＲＰＷＲに接続するようにビット線ＢＬＥ，ＢＬＯの電圧を制御する制御電圧である。また、ＢＬＣＤ，ＢＬＣＬＡＭＰ，ＢＬＣＮ，ＢＬＳＥ，ＢＬＳＯもビット線を制御する制御電圧であり、ページバッファ１４のラッチＬ１は電界効果トランジスタ（以下、トランジスタという。）Ｑ１，Ｑ２、接続点Ｓ２及びトランジスタＱ３を介して接続点Ｓ１に接続され、当該接続点Ｓ１はトランジスタＱ４を介してビット線ＢＬＥに接続され、また、当該接続点Ｓ１はトランジスタＱ５を介してビット線ＢＬＯに接続される。

さらに、ページバッファ１４において、プリチャージ電圧Ｖ１はプリチャージ制御電圧ＢＬＰＲＥが印加されるゲートを有するトランジスタＱ１０を介して接続点Ｓ２に接続される。また、プログラム制御電圧Ｖ２はトランジスタＱ８，Ｑ９を介して接続点Ｓ２に接続される。ここで、トランジスタＱ９は制御電圧ＲＥＧにより制御されるが、トランジスタＱ８は、ラッチＬ１の電圧からトランジスタＱ６，Ｑ７を介して制御された電圧により制御される。ここで、トランジスタＱ６はプログラム制御電圧ＤＴＧ１により制御され、トランジスタＱ７はプログラム制御電圧ＤＴＧ２により制御される。

特開平９−１４７５８２号公報。 特開２０００−２８５６９２号公報。 特開２００３−３４６４８５号公報。 特開２００１−０２８５７５号公報。 特開２００７−１４９１８６号公報。

図５は従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスを示すタイミングチャートである。当該メモリの読み出しでは、選択されたワード線（以下、選択ワード線という。）ＷＬｎはＶＲＥＡＤ（各値の読み出しレベルによって変化する。）となり、３２本のワード線で構成されかつ制御電圧ＳＧＤのトランジスタと制御電圧ＳＧＳのトランジスタとの間に位置する１つのブロック内の他のワード線は、選択されていないワード線（以下、非選択ワード線という。）は電圧（＝６．５Ｖ）に設定される。ここで、ビット線ＢＬＥ又はＢＬＯを例えば１．２Ｖにプリチャージし、制御電圧ＳＧＤのトランジスタと制御電圧ＳＧＳのトランジスタとをオンすることで、メモリセルからの放電（以下、メモリディスチャージという。）を開始し、対象となる選択メモリセルのしきい値電圧Ｖｔｈにより、メモリディスチャージ終了後のビット線電位が変化する。このビット線電位をページバッファ１４内で比較し、ラッチＬ１によりラッチすることで読み出しデータがハイレベルであるか、ローレベルであるかを区別する。図５から明らかなように、ラッチＬ１の電圧に応じてハイレベル（実線）であるかローレベル（破線）であるか判断できる。

しかしながら、プロセスルールの微細化が進み、フローティングＮＡＮＤ型フラッシュメモリでは、１つのメモリセルに着目した場合、そのメモリセルの隣接ワード線や隣接ビット線にあるメモリセルを書き込むことにより、先に書き込みを行ったメモリセルのしきい値電圧ＶｔｈがＦＧ−ＦＧカップリング効果により上昇し、誤読み出しの原因となってしまうという問題点があった。

本発明の目的は以上の問題点を解決し、ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる不揮発性半導体記憶装置とその読み出し方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置は、各メモリセルに複数の異なるしきい値を設定することにより少なくともＬＳＢ及びＭＳＢの２ビットを記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置において、
第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各記憶ノード間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる電圧低下手段を備えたことを特徴とする。

上記不揮発性半導体記憶装置において、上記電圧低下手段は、初め全ビット線を上記プリチャージ電圧よりも低い所定の低電圧にプリチャージした後、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、プリチャージ電圧を供給する第１の回路と上記データを読み出すビット線との間に接続されたトランジスタのゲート電圧を制御することにより、上記データを読み出すビット線以外のビット線を上記プリチャージ電圧に上昇させることを特徴とする。

また、上記不揮発性半導体記憶装置において、上記電圧低下手段は、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記データを読み出すビット線に接続されプログラム電圧を供給する第２の回路を介して、上記プリチャージ電圧よりも低い電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記電圧低下手段は、プリチャージ電圧を供給する第１の回路とは別に設けられた第３の回路であって、当該第３の回路は、上記第１の供給回路とビット線との間の接続点に接続された一端と、上記プリチャージ電圧よりも低い所定電圧の電圧源に接続された他端とを有し、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記第１のワード線に接続された上記データを読み出すビット線のプリチャージ電圧を上記第３の回路を介して上記電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記ＭＳＢが書き込まれているときは、上記ＭＳＢにおいて少なくとも特定の１つのレベルが書かれたときであることを特徴とする。

第２の発明に係る不揮発性半導体記憶装置の読み出し方法は、各メモリセルに複数の異なるしきい値を設定することにより少なくともＬＳＢ及びＭＳＢの２ビットを記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置の読み出し方法において、
第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各記憶ノード間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる電圧低下ステップを含むことを特徴とする。

上記不揮発性半導体記憶装置の読み出し方法において、上記電圧低下ステップは、初め全ビット線を上記プリチャージ電圧よりも低い所定の低電圧にプリチャージした後、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、プリチャージ電圧を供給する第１の回路と上記データを読み出すビット線との間に接続されたトランジスタのゲート電圧を制御することにより、上記データを読み出すビット線以外のビット線を上記プリチャージ電圧に上昇させることを特徴とする。

また、上記不揮発性半導体記憶装置の読み出し方法において、上記電圧低下ステップは、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記データを読み出すビット線に接続されプログラム電圧を供給する第２の回路を介して、上記プリチャージ電圧よりも低い電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする。

さらに、上記不揮発性半導体記憶装置の読み出し方法において、上記不揮発性半導体記憶装置は、プリチャージ電圧を供給する第１の回路とは別に設けられた第３の回路をさらに備え、当該第３の回路は、上記第１の供給回路とビット線との間の接続点に接続された一端と、上記プリチャージ電圧よりも低い所定電圧の電圧源に接続された他端とを有し、
上記電圧低下ステップは、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記第１のワード線に接続された上記データを読み出すビット線のプリチャージ電圧を上記第３の回路を介して上記電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする。

またさらに、上記不揮発性半導体記憶装置の読み出し方法において、上記ＭＳＢが書き込まれているときは、上記ＭＳＢにおいて少なくとも特定の１つのレベルが書かれたときであることを特徴とする。

従って、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各記憶ノード間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる。これにより、第１のワード線に接続されたメモリセルからデータを読み出すときに、第２のワード線に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができ、ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。

次いで、本発明に係る、ＦＧ−ＦＧカップリングによるメモリセルのしきい値電圧Ｖｔｈの上昇分を相殺するための手段について以下に説明する。ここで、図３の回路図は実施例１及び２においても同様であり、それを用いる。また、本実施形態において、多値記憶のＮＡＮＤ型フラッシュＥＥＰＲＯＭを用いるが、そのしきい値電圧Ｖｔｈ分布を図４に示す。図４から明らかなように、データを書き込んでいない状態ではデータ「１１」の状態であり、まず、ＬＳＢを書き込み（データ「１１」→データ「１０Ｌ」）を行った後、ＭＳＢを書き込む（データ「１１」→データ「０１」又はデータ「１０Ｌ」→データ「００」、なお、データ「１０Ｌ」はデータ「１０Ｕ」に推移する。）。ここで、Ｒ１，Ｒ２，Ｒ３はデータの読み出し電圧を示す。

図６はＦＧ−ＦＧカップリングによりしきい値電圧Ｖｔｈが上昇するメモリセルを示すメモリセルアレイを示す平面図である。ＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇が問題となるのは既にＭＳＢ（最上位ビット）書き込みが終了しているメモリセルと、ＬＳＢ（最下位ビット）書き込みが終了していて、隣接ワード線にＭＳＢ書き込みを行うメモリセルである。ＮＡＮＤ型フラッシュメモリでは書き込み順番が決まっており、図６のようにＭＳＢ書き込みを行う順番はワード線の並び順となっている。いま、ワード線ＷＬｎ＋１へのＭＳＢ書き込みを考えた場合、ワード線ＷＬｎとワード線ＷＬｎ＋２はＦＧ−ＦＧカップリングによりしきい値電圧Ｖｔｈが上昇するが、ワード線ＷＬｎ＋２は次のアドレスを書く場合はＭＳＢ書き込みとなり、ワード線ＷＬｎほどカップリングによる上昇をケアする必要がない。以上の図６の説明については、実施例１，２，３において適用される。

以下の実施例１及び２においては、図３のページバッファ１４の回路をそのまま用いてビット線のプリチャージ電圧を変化させる方法を示し、実施例３においては、図３の回路に代えて図１１の回路を用いてビット線のプリチャージ電圧を変化させる方法を示す。

本実施形態では、各メモリセルに複数の異なるしきい値を設定することにより少なくともＬＳＢ及びＭＳＢの２ビットを記録する不揮発性のメモリセルアレイ１０と、メモリセルアレイ１０からのデータの読み出しを制御する制御回路１１とを備えた不揮発性半導体記憶装置において、ワード線ＷＬｎに接続されたメモリセルからデータを読み出すときに、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、ワード線ＷＬｎに接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線ＷＬｎ，ＷＬｎ＋１に接続されたメモリセルの各ゲート間のＦＧ−ＦＧカップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させることを特徴としている。

図７及び図８は、実施例１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスを示すタイミングチャートである。実施例１は、隣接ワード線に接続されたメモリセルのデータにより、ビット線のプリチャージ電圧を変えることを特徴としている。具体的には、初め全ビット線を上記プリチャージ電圧よりも低い所定の低電圧にプリチャージした後、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、プリチャージ電圧を供給する回路（電圧Ｖ１，Ｑ１０）とデータを読み出すビット線との間に接続されたトランジスタＱ２のゲート電圧ＢＬＣＬＡＭＰを制御することにより、上記データを読み出すビット線以外のビットをプリチャージ電圧に上昇させ、これにより上記データを読み出すビット線のみを他のビット線に比較してＦＧ−ＦＧカップリングによるしきい値上昇電圧分だけ低下させることを特徴としている。

実施例１の読み出しシーケンスについて図７及び図８を参照して以下に説明する。

読み出し対象がワード線ＷＬｎのとき、まず、ワード線ＷＬｎ＋１に接続されたメモリセルからデータを読み出す。このときのワード線ＷＬｎ＋１の電位は読み出し電圧ＶＲＥＡＤ＝Ｒ１である。ワード線ＷＬｎ＋１に接続されたメモリセルのデータが「１１」のときは、読み出した結果、データラッチＬ１に格納されるデータはローレベルであり、それ以外はハイレベルである。これをプログラム制御電圧Ｖ１，Ｖ２を利用し、データを反転させたものをノードＡに保持させる。このとき、ワード線ＷＬｎ＋１に接続されたメモリセルのデータが「１１」のときはノードＡの電位は２．４Ｖとなり、それ以外のデータの場合は０Ｖとなる。

次いで、データラッチＬ１のデータをリセットし、ワード線ＷＬの電位を変え、読み出し対象であるワード線ＷＬｎに接続されたメモリセルからのデータ読み出しに移行する。このときのビット線のプリチャージ電圧はワード線ＷＬｎ＋１に接続されたメモリセルのデータが「１１」の場合のみ１．２Ｖとなり、それ以外は１．１Ｖとなる。プリチャージ電圧は制御電圧ＢＬＣＬＡＭＰを変えることにより制御できる（図８の１０１参照）。初めに、全ビット線をその所定の低い電圧（例えば１．１Ｖ）にセットした後に、信号ＲＥＧのトランジスタＱ９をオンにしてノードＡがハイレベルのとき、すなわち、隣接ワード線ＷＬｎ＋１にＭＳＢを書いていなかったビット線に電圧Ｖ２を接続して、トランジスタＱ２のゲート電圧ＢＬＣＬＡＭＰを１．２Ｖ＋Ｖｔｈに制御することにより、隣接ワード線ＷＬｎ＋１にＭＳＢを書いていなかったビット線の電圧を所定の高い電圧（例えば１．２Ｖ）に上げる。この操作により、隣接ワード線ＷＬｎ＋１にＭＳＢを書いたビット線のプリチャージ電圧が低く設定される。プリチャージ電圧が低いと、メモリディスチャージ後のビット線電圧も低くなり、ワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができる。この例では２種類のビット線プリチャージ電位をそれぞれ１．２Ｖと１．１Ｖとしたが、これはカップリングによる上昇分を０．１Ｖとした場合の設定値であり、上昇分が０．０５Ｖのときはそれぞれ１．２Ｖと１．１５Ｖとすればよい。

以上説明したように、本実施例１によれば、初め全ビット線を上記プリチャージ電圧よりも低い所定の低電圧にプリチャージした後、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、プリチャージ電圧を供給する回路（電圧Ｖ１，Ｑ１０）とデータを読み出すビット線との間に接続されたトランジスタＱ２のゲート電圧ＢＬＣＬＡＭＰを制御することにより、上記データを読み出すビット線以外のビットをプリチャージ電圧に上昇させ、これにより上記データを読み出すビット線のみを他のビット線に比較してＦＧ−ＦＧカップリングによるしきい値上昇電圧分だけ低下させることができる。従って、ワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができ、ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる。

図９及び図１０は、実施例２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスを示すタイミングチャートである。実施例２では、実施例１とは別の方法でワード線ＷＬｎ＋１のデータによりビット線のプリチャージ電圧を１．１Ｖにすることを特徴としている。具体的には、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、データを読み出すビット線に接続されプログラム電圧を供給する回路（Ｖ２，Ｑ８，Ｑ９）を介して、上記プリチャージ電圧よりも低い電圧源Ｖ２に接続することにより、当該プリチャージ電圧をＦＧ−ＦＧカップリングによるしきい値上昇電圧分だけ低下させことを特徴としている。

実施例２に係る読み出しシーケンスについて図９及び図１０を参照して以下に説明する。

読み出し対象がワード線ＷＬｎに接続されたメモリセルのとき、まず、ワード線ＷＬｎ＋１に接続されたメモリセルからデータを読み出す。このときのワード線ＷＬｎ＋１電位は読み出し電圧ＶＲＥＡＤ＝Ｒ１である。ワード線ＷＬｎ＋１に接続されたメモリセルのデータが「１１」のときは読み出した結果、データラッチＬ１に格納されるデータはローレベルであり、それ以外はハイレベルである。データラッチＬ１のデータを制御電圧ＤＴＧ１とＤＴＧ２によりトランジスタＱ６，Ｑ７をオンすることにより、当該データをノードＡに保持させる。このとき、ワード線ＷＬｎ＋１に接続されたメモリセルのデータが「１１」のときはノードＡ電位は０Ｖ、それ以外のデータの場合は２．４Ｖとなる。

次いで、データラッチＬ１のデータをリセットし、ワード線ＷＬ電位を変え、読み出し対象であるワード線ＷＬｎに接続されたメモリセルのデータ読み出しに移行する。ビット線のプリチャージ電圧は最初すべて１．２Ｖとなるが、制御電圧Ｖ２を１．１Ｖに設定し（図８の１０２参照）、ゲート電圧ＲＥＧのトランジスタＱ９をオンすることにより、ノードＡ電圧がハイレベル（ワード線ＷＬｎ＋１に接続されたメモリセルのデータが「１１」以外）のときのみ、プリチャージ電圧が１．２Ｖ→１．１Ｖに引き抜かれて低下する（図８の１０３参照）。このようにプリチャージ電圧を低く設定することにより、ワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができる。

以上説明したように、本実施例２によれば、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、データを読み出すビット線に接続されプログラム電圧を供給する回路（Ｖ２，Ｑ８，Ｑ９）を介して、上記プリチャージ電圧よりも低い電圧源Ｖ２に接続することにより、当該プリチャージ電圧をＦＧ−ＦＧカップリングによるしきい値上昇電圧分だけ低下させる。従って、ワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができ、ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる。

図１１は実施例３に係るページバッファ１４Ａ及びメモリセルアレイ１０の構成を示す回路図である。図１１のページバッファ１４Ａは図３のページバッファ１４に比較して、ビット線のプリチャージ電圧を所定の電圧だけディスチャージにより低下させる電圧低下回路を追加したことを特徴としている。当該電圧低下回路は、プリチャージ電圧を供給する回路（Ｖ１，Ｑ１０）とは別に設けられた回路（ＶＳ３，Ｑ１１，Ｑ１２）であって、上記プリチャージ電圧を供給する回路（Ｖ１，Ｑ１０）とビット線との間の接続点Ｓ３に接続された一端と、上記プリチャージ電圧よりも低い所定電圧の電圧源ＶＳ３に接続された他端とを有し、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、ワード線ＷＬｎに接続された上記データを読み出すビット線のプリチャージ電圧を上記別に設けられた回路（ＶＳ３，Ｑ１１，Ｑ１２）を介して電圧源ＶＳ３に接続することにより、当該プリチャージ電圧をＦＧ−ＦＧカップリングによるしきい値上昇電圧分だけ低下させることを特徴としている。

実施例３に係る電圧低下回路及びその動作について図１１を参照して以下に説明する。

図１１において、当該電圧低下回路は、トランジスタＱ１１，Ｑ１２から構成され、トランジスタＱ２，Ｑ３の接続点Ｓ３は、第２のビット線クランプ電圧ＢＬＣＬＡＭＰ２がゲートに印加されるトランジスタＱ１２と、トランジスタＱ７，Ｑ８の接続ノードＡの電圧がゲートに印加されるトランジスタＱ１１とを介して電圧源ＶＳ３に接続される。

従来例に係る読み出し時に行うビット線のプリチャージにおいては、制御電圧Ｖ１が、１．２Ｖに、ゲート電圧ＢＬＣＬＡＭＰにより制御されるトランジスタＱ１０のしきい値電圧Ｖｔｈだけ加算してなる１．２Ｖ＋Ｖｔｈとなるように制御されて、ビット線に１．２Ｖでプリチャージしている。これに対し、実施例３の図１１のようにもう１つの別のゲート電圧ＢＬＣＬＡＭＰ２のトランジスタＱ１２を追加することにより、ビット線における１．２Ｖをディスチャージするパスを作成している。１．２Ｖ＋Ｖｔｈの電圧で電圧Ｖ２からプリチャージした電圧をどれだけ低下させるかは制御電圧ＢＬＣＬＡＭＰ２及び電圧源ＶＳ３の電圧を調整することで変えられる。例えば、ＶＳ３＝１．１Ｖ、ＢＬＣＬＡＭＰ２＝１．２Ｖ＋Ｖｔｈとする。ここで、ゲート電圧ＢＬＣＬＡＭＰ２のトランジスタＱ１２に接続されたスイッチング用トランジスタＱ１１は、ノードＡに保持されるデータによってオン又はオフされる構成となっている。

ワード線ＷＬｎのメモリセルからデータを読み出す場合には、まず、ワード線ＷＬｎ＋１を、ＭＳＢ書き込みをチェックする所定の読み出し電圧Ｒ１（図４参照）でデータを読み出し、ワード線ＷＬｎ＋１のメモリセルでＭＳＢ書き込みが行われたかをチェックし、そのデータを図１１のノードＡに転送する。ワード線ＷＬｎ＋１に接続されたメモリセルでＭＳＢ書き込みが行われたアドレスのページバッファのノードＡはハイレベルのデータとなる。次に、ワード線ＷＬｎに接続されたメモリセルからデータを読み出す場合のビット線のプリチャージ電圧は通常１．２Ｖだが、ワード線ＷＬｎに接続されたメモリセルにＭＳＢ書き込みが行われている場合にはゲート電圧ＢＬＣＬＡＭＰ２のトランジスタＱ１２によってディスチャージが発生し（図１１の１０４参照）、プリチャージ電圧を１．２Ｖより低下させることが可能になり、ＦＧ−ＦＧカップリングで上昇したしきい値電圧Ｖｔｈのシフト量を相殺することができる。なお、ＢＬＣＬＡＭＰ２の電圧は従来技術に係る内部電圧トリミング方法で変更することができる。

実施例３に係る読み出しシーケンスについては、実施例１又は２のようなタイミング図で行うことも可能であるが、読み出し時間の短縮のために、従来例のように全ビット線のプリチャージを一斉に行うときに当該ビット線のみ１．１Ｖに電圧ＶＳ３に引き抜く方法が取られる（図１１の１０４）。

以上説明したように、本実施例３によれば、上記電圧低下回路（ＶＳ３，Ｑ１１，Ｑ１２）を追加し、ワード線ＷＬｎの次に隣接するワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、ワード線ＷＬｎに接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を上記別に設けられた回路（ＶＳ３，Ｑ１１，Ｑ１２）を介して電圧源ＶＳ３に接続することにより、当該プリチャージ電圧をＦＧ−ＦＧカップリングによるしきい値上昇電圧分だけ低下させる。従って、ワード線ＷＬｎ＋１に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができ、ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる。

以上の実施例の説明ではすべてのワード線ＷＬにＭＳＢを書くことを想定していたが、実際はＭＳＢ書き込みはスキップすることも許容されており、その場合はＦＧ−ＦＧカップリングによる隣接ワード線ＷＬのメモリセルのしきい値電圧Ｖｔｈシフトは発生しない。そこで、ＭＳＢ書き込みの有無をはっきりさせるために、ページ単位でフラグビットを持つのが普通であり、従って、通常のシーケンスは初めにＭＳＢ書き込みをチェックして、ＭＳＢ書き込みがされていた場合に上記実施例のシーケンスに移り、ＭＳＢ書き込みがスキップされていたら従来例のように読み出しを行う。フラグビットのメモリセルはデータビットのメモリセルと状態が同じだが、ＭＳＢ書き込み時にデータ１０Ｕ又はデータ００に書かれる点が異なる。

また、以上の実施例では、ワード線ＷＬｎ＋１のメモリセルのデータ０１、１０Ｕ、００のすべてに対してワード線ＷＬｎのメモリセルには、所定のプリチャージ電圧よりも低いビット線プリチャージ電圧を設定したが、図４からわかるとおり、１０Ｌ→１０Ｕはしきい値電圧Ｖｔｈのシフト量は小さく、従って、ワード線ＷＬｎのメモリセルに与えるＦＧ−ＦＧカップリング効果も小さいので、この１０Ｕのデータの場合、当該低いプリチャージの対象にしないシーケンスも取りえる。すなわち、ワード線ＷＬｎ＋１のデータがデータ０１とデータ００のときのみ（図４の設定の場合）、ワード線ＷＬｎの読み出し時のビット線プリチャージ電圧をより低く設定する。この方法は、ノードＡにデータ０１とデータ００のときのみハイレベル又はローレベルとして実施例のとおりに行えばよい。ノードＡにこのように設定する方法は、ワード線ＷＬｎ＋１を読出電圧Ｒ１，Ｒ２，Ｒ３で読出し、ページバッファ１４内部で演算を行うことにより実現できる。

ワード線ＷＬｎ＋１のＭＳＢが書かれていた場合にワード線ＷＬｎの読み出し時のビット線電圧低下量については、動作点でのメモリセル電流のワード線ＷＬ電圧依存性を示すｇｍ（Ａ／Ｖ）とビット線容量Ｃ_ＢＬ及びディスチャージ時間Ｔを使えば、理論的には、ｇｍ×ΔＶｔｈ×Ｔ／Ｃ_ＢＬで計算され、ＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈシフトが０．２Ｖであれば、例えば、３００ｎＡ／Ｖ×０．２Ｖ×５μｓｅｃ／３ｐＦ＝０．１Ｖとなる。ｇｍ×ΔＶｔｈがＦＧ−ＦＧカップリングにより減少するセル電流であり、それをディスチャージ時間で放電したはずの電圧分に換算したものである。

変形例．
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。

以上詳述したように、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各記憶ノード間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる。これにより、第１のワード線に接続されたメモリセルからデータを読み出すときに、第２のワード線に接続されたメモリセルにＭＳＢ書き込みした際に発生したＦＧ−ＦＧカップリングによるしきい値電圧Ｖｔｈ上昇分を相殺させることができ、ＦＧ−ＦＧカップリングが発生しても誤読み出しを防止することができる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 従来例及び実施例１，２に係るページバッファ１４及びメモリセルアレイ１０の構成を示す回路図である。 従来例及び実施形態（実施例１，２，３を含む）に係る書込方法を示すしきい値分布を示す図である。 従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスを示すタイミングチャートである。 従来例の問題点を示す図であって、ＦＧ−ＦＧカップリングによりしきい値電圧Ｖｔｈが上昇するメモリセルを示すメモリセルアレイの平面図である。 実施例１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスの第１の部分を示すタイミングチャートである。 実施例１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスの第２の部分を示すタイミングチャートである。 実施例２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスの第１の部分を示すタイミングチャートである。 実施例２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出しシーケンスの第２の部分を示すタイミングチャートである。 実施例３に係るページバッファ１４Ａ及びメモリセルアレイ１０の構成を示す回路図である。

符号の説明

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
Ｌ１，Ｌ２…ラッチ、
Ｑ１〜Ｑ１２…トランジスタ。

Claims (10)

1. 各メモリセルに複数の異なるしきい値を設定することにより少なくともＬＳＢ及びＭＳＢの２ビットを記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置において、
   第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各記憶ノード間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる電圧低下手段を備えたことを特徴とする不揮発性半導体記憶装置。
2. 上記電圧低下手段は、初め全ビット線を上記プリチャージ電圧よりも低い所定の低電圧にプリチャージした後、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、プリチャージ電圧を供給する第１の回路と上記データを読み出すビット線との間に接続されたトランジスタのゲート電圧を制御することにより、上記データを読み出すビット線以外のビット線を上記プリチャージ電圧に上昇させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 上記電圧低下手段は、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記データを読み出すビット線に接続されプログラム電圧を供給する第２の回路を介して、上記プリチャージ電圧よりも低い電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 上記電圧低下手段は、プリチャージ電圧を供給する第１の回路とは別に設けられた第３の回路であって、当該第３の回路は、上記第１の供給回路とビット線との間の接続点に接続された一端と、上記プリチャージ電圧よりも低い所定電圧の電圧源に接続された他端とを有し、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記第１のワード線に接続された上記データを読み出すビット線のプリチャージ電圧を上記第３の回路を介して上記電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 上記ＭＳＢが書き込まれているときは、上記ＭＳＢにおいて少なくとも特定の１つのレベルが書かれたときであることを特徴とする請求項１乃至４のうちのいずれか１つに記載の不揮発性半導体記憶装置。
6. 各メモリセルに複数の異なるしきい値を設定することにより少なくともＬＳＢ及びＭＳＢの２ビットを記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置の読み出し方法において、
   第１のワード線に接続されたメモリセルからデータを読み出すときに、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれているか否かを判断し、ＭＳＢが書き込まれているときに、上記第１のワード線に接続されたメモリセルからデータを読み出すビット線のプリチャージ電圧を、隣接する２つのワード線に接続されたメモリセルの各記憶ノード間カップリングによるしきい値上昇電圧分を相殺する所定の電圧だけ低下させる電圧低下ステップを含むことを特徴とする不揮発性半導体記憶装置の読み出し方法。
7. 上記電圧低下ステップは、初め全ビット線を上記プリチャージ電圧よりも低い所定の低電圧にプリチャージした後、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、プリチャージ電圧を供給する第１の回路と上記データを読み出すビット線との間に接続されたトランジスタのゲート電圧を制御することにより、上記データを読み出すビット線以外のビット線を上記プリチャージ電圧に上昇させることを特徴とする請求項６記載の不揮発性半導体記憶装置の読み出し方法。
8. 上記電圧低下ステップは、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記データを読み出すビット線に接続されプログラム電圧を供給する第２の回路を介して、上記プリチャージ電圧よりも低い電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする請求項６記載の不揮発性半導体記憶装置の読み出し方法。
9. 上記不揮発性半導体記憶装置は、プリチャージ電圧を供給する第１の回路とは別に設けられた第３の回路をさらに備え、当該第３の回路は、上記第１の供給回路とビット線との間の接続点に接続された一端と、上記プリチャージ電圧よりも低い所定電圧の電圧源に接続された他端とを有し、
   上記電圧低下ステップは、上記第１のワード線の次に隣接する第２のワード線に接続されたメモリセルにＭＳＢが書き込まれていることを判断したときに、上記第１のワード線に接続された上記データを読み出すビット線のプリチャージ電圧を上記第３の回路を介して上記電圧源に接続することにより、当該プリチャージ電圧を上記所定の電圧だけ低下させることを特徴とする請求項６記載の不揮発性半導体記憶装置の読み出し方法。
10. 上記ＭＳＢが書き込まれているときは、上記ＭＳＢにおいて少なくとも特定の１つのレベルが書かれたときであることを特徴とする請求項６乃至９のうちのいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法。

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