TWI744915B - 半導體裝置及讀出方法 - Google Patents

Abstract

本發明提供一種實現資料輸出的高速化並且對鎖存電路的重置進行補償的半導體裝置。本發明的NAND型快閃記憶體的讀出方法包括：預充電步驟，經由讀出節點（SNS）對位元線及連接於所述位元線的NAND串進行預充電；重置步驟，在預充電後對鎖存電路進行重置；以及放電步驟，在重置後對NAND串進行放電。

Description

半導體裝置及讀出方法

本發明涉及一種包括快閃記憶體等的半導體裝置，且特別涉及頁的連續讀出運行。

在與非（NAND）型的快閃記憶體中，搭載有回應來自外部的命令而連續地讀出多頁的連續讀出功能（突發讀出功能（burst read function））。頁緩衝器（page buffer）/讀出電路例如包括兩個鎖存器，在進行連續讀出運行時，在其中一個鎖存器中保持自陣列讀出的資料的期間，能夠輸出另一個鎖存器所保持的資料（例如，專利文獻1、專利文獻2、專利文獻3等）。 [現有技術文獻] [專利文獻]

[專利文獻1]日本專利5323170號公報 [專利文獻2]日本專利5667143號公報 [專利文獻3]美國專利申請US2014/0104947A1

[發明所要解決的問題]

圖1表示搭載了在晶片上（on chip）的錯誤檢測校正（Error Checking and Correction，ECC）功能的NAND型快閃記憶體的概略構成。快閃記憶體包括：包含NAND串（string）的儲存單元陣列（memory cell array）10、頁緩衝器/讀出電路20、資料傳送電路30、資料傳送電路32、錯誤檢測校正電路（以下稱為ECC電路）40、以及輸入輸出電路50。頁緩衝器/讀出電路20包括保持讀出資料或應編程的輸入資料的兩個鎖存器（latch）L1、L2（一個鎖存器例如4KB），鎖存器L1、鎖存器L2分別包括第一快取記憶體（cache）C0及第二快取記憶體C1（一個快取記憶體例如2KB）。

圖2表示進行多頁的連續讀出時的時序圖。圖2表示將頁P0作為起始位址的例子。起始位址可以任意選擇。首先，進行頁P0的陣列讀出，將頁P0的資料保持於鎖存器L1的第一快取記憶體C0及第二快取記憶體C1（P0C0，P0C1）。接著，鎖存器L1的第一快取記憶體C0及第二快取記憶體C1的資料被傳送至鎖存器L2的第一快取記憶體C0及第二快取記憶體C1，第一快取記憶體C0及第二快取記憶體C1的資料在ECC電路40中進行ECC解碼的運算，在檢測出錯誤的情況下，校正鎖存器L2的第一快取記憶體C0、第二快取記憶體儲C1的資料。

在連續讀出中，行位址計數器自動遞增，並進行下一頁P1的讀出，所讀出的資料傳送至鎖存器L1的第一快取記憶體C0及第二快取記憶體C1。在此期間，鎖存器L2的第一快取記憶體C0的資料被傳送至輸入輸出電路50，輸入輸出電路50所保持的資料與自外部供給的外部時鐘信號ExCLK同步地輸出。繼而，與外部時鐘信號ExCLK同步地自輸入輸出電路50輸出鎖存器L2的第二快取記憶體C1的資料，在此期間，鎖存器L1的第一快取記憶體C0的資料被傳送至鎖存器L2，並且由ECC電路40執行ECC處理。

在鎖存器L1的第二快取記憶體C1的資料被傳送至鎖存器L2，鎖存器L2的第一快取記憶體C0的資料自輸入輸出電路50輸出的期間，鎖存器L2的第二快取記憶體C1的資料經ECC處理，接著，在鎖存器L2的第二快取記憶體C1的資料自輸入輸出電路50輸出的期間，下一頁P2自陣列讀出，被傳送至鎖存器L1的第一快取記憶體C0及第二快取記憶體C1，並且第一快取記憶體C0的資料被傳送至鎖存器L2，進行ECC處理。

如此，自鎖存器L2輸出資料同時進行儲存單元陣列的頁的連續讀出，所述期間中，在輸出第一快取記憶體C0的資料的期間進行第二快取記憶體C1的ECC處理，在輸出第二快取記憶體C1的資料的期間進行第一快取記憶體C0的ECC處理。

此處，陣列的讀出根據所確定的時機使用內部時鐘信號運行，另一方面，資料輸出根據與內部時鐘信號非同步的外部時鐘信號ExCLK運行。因此，在連續讀出運行中，存在以下的數式（1）所示的限制。 tARRAY＋tECC＜tDOUT…（1） 此處，tARRAY是自儲存單元陣列讀出選擇頁所需要的時間，tECC是對1/2頁進行ECC處理所需要的時間，tDOUT是輸出1頁的全部資料所需要的時間。tARRAY及最大tECC（ECC解碼的運算及資料的校正需要的最大時間）是固定的時間，tDOUT是根據外部時鐘信號ExCLK的頻率來計算。

為了在短時間內讀出大量的資料，需要提高外部時鐘信號ExCLK的頻率。在此情況下，如數式（1）所示，必須縮短tARRAY＋tECC的時間。另一方面，在讀出運行中，鎖存器L1為了更準確地接收來自讀出節點的電荷而需要重置，所述重置是在位元線的預充電期間之前實施。在連續讀出運行中，鎖存器L1的重置必須在將鎖存器L1的資料傳送至鎖存器L2之後。即，鎖存器L1的重置必須在將鎖存器L1的資料傳送至鎖存器L2之後，在用於讀出下一頁的位元線的預充電期間之前進行。因此，若要使tARRAY的開始時機提前，則有可能無法充分地確保對鎖存器L1進行重置的時間。若在圖2中例示，則若鎖存器L1的頁P2的第二快取記憶體C1的資料傳送至鎖存器L2的時間為ts，自頁P3的陣列讀出的開始時機至位元線的預充電完成為止的期間為tp，則必須在期間tx內對鎖存器L1進行重置。若使下一頁的讀出開始時機提前，則期間tx進一步縮短，有可能無法補償鎖存器L1的重置。

本發明的目的在於解決所述現有的問題，提供一種實現資料輸出的高速化並且對鎖存電路的重置進行補償的半導體裝置及讀出方法。 [解決問題的技術手段]

本發明的NAND型快閃記憶體的讀出方法包括：預充電步驟，經由讀出節點對位元線及連接於所述位元線的NAND串進行預充電；重置步驟，在預充電後經由所述讀出節點將鎖存電路的節點電連接於基準電位，對所述鎖存電路進行重置；以及放電步驟，在重置後對NAND串進行放電。進而本發明的NAND型快閃記憶體的讀出方法包括：預充電步驟，經由讀出節點對位元線及連接於所述位元線的NAND串進行預充電；以及重置步驟，在NAND串的放電期間中，經由所述讀出節點將鎖存電路的節點電連接於基準電位，對所述鎖存電路進行重置。

在本發明的一實施形態中，所述預充電步驟包括：在電壓供給節點生成預充電電壓；經由第一選擇電晶體將所述電壓供給節點電連接於所述讀出節點；經由第二選擇電晶體將所述讀出節點電連接於位元線，所述重置步驟包括：在所述電壓供給節點生成所述基準電壓；經由所述第一選擇電晶體將所述電壓供給節點電連接於所述鎖存電路；經由所述第二電晶體將所述讀出節點電隔離。

在本發明的一實施形態中，所述各步驟是在頁的連續讀出中實施。在本發明的一實施形態中，所述頁的連續讀出包括：將自儲存單元陣列的選擇頁讀出的資料保持於所述鎖存電路，將所述鎖存電路所保持的資料傳送至其他鎖存電路之後，將自下一個選擇頁讀出的資料保持於所述鎖存電路；與外部時鐘信號同步地將所述其他鎖存電路所保持的資料連續地輸出至外部。在本發明的一實施形態中，所述頁的連續讀出還包括在對所述其他鎖存電路的第一部分的資料進行錯誤檢測和校正（ECC處理）的期間，將第二部分的經ECC處理的資料輸出至外部，在將所述第一部分的經ECC處理的資料輸出至外部的期間，對所述第二部分的資料進行ECC處理。在本發明的一實施形態中，包括：在將所述其他鎖存電路的第一部分的經ECC處理的資料輸出至外部後，將所述鎖存電路的第一部分的下一個選擇頁的資料傳送至所述其他鎖存電路的第一部分；在將所述其他鎖存電路的第二部分的經ECC處理的資料輸出至外部之後，將所述鎖存電路的第二部分的下一個選擇頁的資料傳送至所述其他鎖存電路的第二部分。在本發明的一實施形態中，所述連續讀出是具有由tARRAY＋tECC＜tDOUT表示的限制的第一連續讀出（第一部分及第二部分的資料分別是1/2頁的資料，tARRAY是讀出選擇頁所需要的時間，tECC是對1/2頁進行ECC處理所需要的時間，tDOUT是輸出一頁的全部資料所需要的時間）。在本發明的一實施形態中，所述連續讀出是具有由tARRAY＜tDOUT、tECC＜tDOUT（1/2頁）表示的限制的第二連續讀出（第一部分及第二部分的資料分別是1/2頁的資料，tARRAY是讀出選擇頁所需要的時間，tECC是對1/2頁進行ECC處理所需要的時間，tDOUT是輸出一頁的全部資料所需要的時間，tDOUT（1/2頁）是輸出1/2頁的資料所需要的時間）。在本發明的一實施形態中，所述第二連續讀出與所述第一連續讀出相比，儲存單元陣列的選擇頁的讀出時機早。

本發明的半導體裝置包括：NAND型的儲存單元陣列；讀出部件，自所述儲存單元陣列的選擇頁讀出資料；以及輸出部件，將由所述讀出部件讀出的資料輸出至外部，所述讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/讀出電路，所述讀出部件在進行頁的連續讀出時，在位元線的預充電期間與NAND串的放電期間之間實施頁緩衝器/讀出電路所包括的鎖存電路的重置。進而本發明的半導體裝置包括：NAND型的儲存單元陣列；讀出部件，自所述儲存單元陣列的選擇頁讀出資料；以及輸出部件，將由所述讀出部件讀出的資料輸出至外部，所述讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/讀出電路，所述讀出部件在進行頁的連續讀出時，在對位元線進行預充電之後的NAND串的放電期間中實施頁緩衝器/讀出電路所包括的鎖存電路的重置。

在本發明的一實施形態中，所述頁緩衝器/讀出電路包括：電壓供給節點、讀出節點、鎖存電路、連接於所述電壓供給節點與所述讀出節點之間的第一選擇電晶體、連接於所述讀出節點與位元線之間的第二選擇電晶體、以及連接於所述讀出節點與所述鎖存電路之間的第三選擇電晶體，使所述第一選擇電晶體及所述第三選擇電晶體導通，使所述第二選擇電晶體不導通，將所述鎖存電路電連接於所述電壓供給節點的基準電位而對所述鎖存電路進行重置。在本發明的一實施形態中，所述讀出部件使所述第一選擇電晶體及所述第二選擇電晶體導通，使所述第三選擇電晶體不導通，並將所述電壓供給節點的電壓預充電至位元線。在本發明的一實施形態中，在所述讀出部件進行頁的連續讀出時，所述輸出部件與外部時鐘信號同步地連續地輸出所讀出的資料。在本發明的一實施形態中，所述頁緩衝器/讀出電路還包括接收所述鎖存電路所保持的資料的其他鎖存電路，所述讀出部件在進行連續讀出時，在輸出所述其他鎖存電路的資料的期間，使自儲存單元陣列的下一個選擇頁讀出的資料保持於所述鎖存電路。在本發明的一實施形態中，半導體裝置還包括進行資料的錯誤檢測和校正的ECC電路，所述讀出部件在進行連續讀出時，在通過所述ECC電路對所述其他鎖存電路的第一部分所保持的資料進行ECC處理的期間，輸出在所述其他鎖存電路的第二部分所保持的經ECC處理的資料。 [發明的效果]

根據本發明，在位元線的預充電期間與NAND串的放電期間之間進行頁緩衝器/讀出電路所包括的鎖存電路的重置，因此可以實現資料輸出的高速化並且對鎖存電路的重置進行補償。

接下來，參照圖式對本發明的實施形態進行詳細說明。本發明的半導體裝置例如是NAND型快閃記憶體或者嵌入此種快閃記憶體的微處理器、微控制器、邏輯、專用積體電路（Application Specific Integrated Circuits，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。在以下的說明中，例示NAND型快閃記憶體。在一個實施形態中，為了實現與或非（NOR）型快閃記憶體的互換性，NAND型快閃記憶體搭載串列外設介面（Serial Peripheral Interface，SPI），能夠進行與外部時鐘信號同步的多頁的連續讀出。 [實施例]

圖3是表示本發明的實施例的NAND型快閃記憶體的構成的圖。本實施例的快閃記憶體100包括：儲存單元陣列110，呈矩陣狀地排列有多個儲存單元；輸入輸出電路120，連接於外部輸入輸出端子，且回應外部時鐘信號ExCLK，並將讀出資料輸出至外部，或取入自外部輸入的資料；ECC電路130，進行應編程的資料的符號生成或讀出的資料的錯誤檢測和校正；位址寄存器（address register）140，經由輸入輸出電路120接收位址資料（address data）；控制器（controller）150，基於經由輸入輸出電路120接收的命令資料或施加至端子的控制信號來控制各部；字元線（word line）選擇電路160，自位址寄存器140接收行位址資訊Ax，對行位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇或字元線的選擇等；頁緩衝器/讀出電路170，保持自由字元線選擇電路160所選擇的頁讀出的資料，或者保持要編程至所選擇的頁的資料；列選擇電路180，自位址寄存器140接收列位址資訊Ay，對列位址資訊Ay進行解碼，並基於所述解碼結果來進行頁緩衝器/讀出電路170內的列的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及擦除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、擦除電壓Vers等）。

儲存單元陣列110例如具有沿列方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個儲存塊形成有多個NAND串，所述NAND串是將多個儲存單元串聯連接而成。如圖4所示，一個NAND串NU包括串聯連接的多個儲存單元MCi（i＝0、1、…、31）、位元線側選擇電晶體TD、以及源極線側選擇電晶體TS。位元線側選擇電晶體TD的漏極連接於所對應的一個位元線GBL，源極線側選擇電晶體TS的源極連接於共用的源極線SL。儲存單元MCi的控制閘極連接於字元線WLi，位元線側選擇電晶體TD及源極線側選擇電晶體TS的各閘極分別連接於選擇閘極線SGD、選擇閘極線SGS。字元線選擇電路160基於行位址資訊Ax經由選擇閘極線SGD、選擇閘極線SGS驅動位元線側選擇電晶體TD、源極線側選擇電晶體TS，來選擇塊或字。

NAND串既可二維地形成於基板表面上，也可三維地形成於基板表面上。另外，儲存單元既可為儲存一個位（bit）（二值資料）的單層單元（Single Level Cell，SLC）型，也可為儲存多個位的多層單元（Multi Level Cell，MLC）型。

在圖5中示出位元線選擇電路的構成。圖5例示由一個偶數位元線GBLe及一個奇數位元線GBLo共有的一個頁緩衝器/讀出電路170、以及與其連接的位元線選擇電路200。

位元線選擇電路200包括：用於選擇偶數位元線GBLe的電晶體BLSe、用於選擇奇數位元線GBLo的電晶體BLSo、用於將虛擬電源VIRPWR連接於偶數位元線GBLe的電晶體YBLe、用於將虛擬電源VIRPWR連接於奇數位元線GBLo的電晶體YBLo，在偶數位元線GBLe與源極線SL之間連接有NAND串，在奇數位元線GBLo與源極線SL之間連接有NAND串。例如，在讀出運行中，進行遮罩讀出，在選擇偶數位元線GBLe時，不選擇奇數位元線GBLo，在選擇奇數位元線GBLo時，不選擇偶數位元線GBLe。不被選擇的位元線經由虛擬電源VIRPWR連接於接地（Ground，GND）電平。

在圖6的（A）中示出頁緩衝器/讀出電路170的構成。圖6的（A）表示一個頁面緩衝器/讀出電路。為了方便起見，設為施加至電晶體的閘極的信號表示所述電晶體。頁緩衝器/讀出電路170包括兩個鎖存器L1、L2，在鎖存器L1與鎖存器L2之間連接有傳送閘極（電晶體CACHE），通過將傳送閘極接通而能夠進行自鎖存器L1至鎖存器L2、或者自鎖存器L2至鎖存器L1的雙向的資料傳送。

鎖存器L1包括一對交叉耦合的反相器，鎖存器L1的節點SLR1連接於電晶體BLCD1與電晶體DTG的共用源汲/漏極（S/D），節點SLS1連接於判定電路210。判定電路210例如判定編程驗證（Program Verify）或擦除驗證是否合格。當在編程驗證等中，自電壓供給節點V2選擇性地將節點SLR1充電為Vdd，或者將節點SLR1選擇性地放電至GND時，電晶體DTG導通。進而，鎖存器L1能夠通過電晶體EQ使節點SLR1、節點SLS1短路。

鎖存器L1的節點SLR1、節點SLS1分別經由電晶體CACHE連接於鎖存器L2的節點SLS2、節點SLR2。鎖存器L2的節點SLR2經由電晶體BLCD2連接於讀出節點SNS，節點SLS2連接於電晶體RESET2。當對鎖存器L2進行重置時，電晶體RESET2導通。另外，節點SLS2、節點SLR2經由資料線DL、資料線/DL連接於差動讀出放大器SA，差動讀出放大器SA的輸出連接於輸入輸出電路120。

在電壓供給節點V2與讀出節點SNS之間串聯連接有電晶體VG及電晶體REG，電晶體VG的閘極連接於電晶體DTG的S/D。電壓供給節點V1經由電晶體BLPRE連接於讀出節點SNS。如後述那樣，電壓供給節點V1在對位元線進行預充電時供給內部供給電壓Vdd，在對鎖存器L1進行重置時供給GND電位。在讀出節點SNS與位元線選擇電路200的節點BLS之間串聯連接有電晶體BLCN及電晶體BLCLAMP。

在圖6的（B）中示出構成鎖存器L1的一個反相器的電路構成。所述反相器包括串聯連接的四個電晶體，即P型的電晶體PT1、P型的電晶體PT2、N型的電晶體NT1、N型的電晶體NT2，對電晶體PT1、電晶體NT2的各閘極分別輸入鎖存使能信號LAT1、鎖存使能信號/LAT1，對電晶體PT2、電晶體NT1的共用閘極輸入節點SLS1/SLR1的電壓。當鎖存使能信號LAT1為H電平時，反相器能夠運行，當鎖存使能信號LAT1為L電平時，電晶體PT2、電晶體NT1成為自內部供給電壓Vdd及GND分離的三態狀態，能夠進行反相器的重置。鎖存器L1的重置是利用穿過讀出節點SNS的電流路徑進行，因此在讀出節點SNS自由時，即不對讀出節點SNS造成不良影響時進行重置。

字元線選擇電路160及列選擇電路180（參照圖3）根據行位址資訊Ax及列位址資訊Ay來選擇頁內的資料的讀出開始位置，或者在不使用行位址及列位址的情況下自頁的開頭位置自動地讀出資料。進而，字元線選擇電路160及列選擇電路180可以包括響應時鐘信號而使行位址及列位址遞增的行地址計數器及列地址計數器。

在快閃記憶體的讀出運行中，對位元線施加某正電壓，對選擇字元線施加某電壓（例如0V），對非選擇字元線施加通過電壓Vpass（例如4.5V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS接通，對共用源極線施加0V。在編程運行中，對選擇字元線施加高電壓的編程電壓Vpgm（15V～20V），對非選擇的字元線施加中間電位（例如10V），使位元線側選擇電晶體TD接通，使源極線側選擇電晶體TS斷開，對位元線供給與“0”或“1”的資料對應的電位。在擦除運行中，對塊內的選擇字元線施加0V，對P阱施加高電壓（例如20V），通過將浮動閘極（floating gate）的電子抽出至基板，以塊為單位來擦除數據。

接著，對基於本實施例的快閃記憶體的多頁的連續讀出運行進行說明。當控制器150經由輸入輸出電路120而接收到頁的連續讀出運行的命令時，控制器150自起始位址控制多頁的連續讀出，當控制器150接收到結束連續讀出運行的命令時，在結束位址結束頁的連續讀出。在頁的連續讀出運行中，如圖1、圖2中說明那樣，在自鎖存器L2輸出資料的期間，對鎖存器L1傳送自儲存單元陣列的選擇頁讀出的資料。自鎖存器L1向鎖存器L2的資料傳送不是以1頁為單位，而是分割為1/2頁（第一快取記憶體或第二快取記憶體）來進行，在鎖存器L2的其中一個快取記憶體的資料傳送至輸入輸出電路120的期間，由ECC電路130處理鎖存器L2的另一個快取記憶體的資料。傳送至輸入輸出電路120的資料與外部時鐘信號ExCLK（例如，上升沿及下降沿）同步地自外部輸入輸出端子輸出至外部。自儲存單元陣列的資料的讀出及自鎖存器L1向鎖存器L2的資料傳送是基於內部時鐘信號來進行，鎖存器L2與輸入輸出電路120之間的資料傳送、來自輸入輸出電路120的資料輸出是基於外部時鐘信號ExCLK來進行，鎖存器L2與ECC電路130之間的資料傳送及ECC電路的運行是基於其他內部時鐘信號或對外部時鐘信號ExCLK進行分頻而得的時鐘信號來進行。

當進行儲存單元陣列的選擇頁的讀出時，讀出節點SNS讀出選擇位元線的電位，繼而，讀出節點SNS的電荷經由電晶體BLCD1而傳送至鎖存器L1的節點SLR1。對於鎖存器L1，若所傳送的電荷為閾值以上則判定為資料“1”，若小於閾值則判定為資料“0”，並保持所述資料。鎖存器L1將節點SLR1的電位重置為GND電平，以便正確地反映自讀出節點SNS傳送的電荷。在對鎖存器L1進行重置的情況下，將電壓供給節點V1轉換為GND，使電晶體BLCD1、電晶體BLPRE導通，將節點SLR1電連接於電壓供給節點V1。

在現有的快閃記憶體的連續讀出中，鎖存器L1的重置是在讀出下一頁時的位元線的預充電前實施。但是，鎖存器L1的重置必須在將鎖存器L1的資料傳送至鎖存器L2之後，當資料輸出高速化推進時，有可能無法充分地確保進行鎖存器L1的重置的時間。為了避免所述問題，在本實施例的頁的連續讀出運行中，鎖存器L1的重置是在位元線的預充電結束後、且NAND串單元的放電開始前進行。

圖7表示進行鎖存器L1的重置時的時序圖。位元線的預充電與以往同樣地進行，因此此處未詳細示出，但是以如下那樣進行。首先，將電壓供給節點V1轉換為供給電壓Vdd，使電晶體BLPRE導通，將讀出節點SNS充電為Vdd電平。另外，使電晶體BLCLAMP、電晶體BLCN導通，將節點BLS充電為VCLMP1。處於Vdd≧VCLMP1的關係。此時，使電晶體BLCD1、電晶體BLCD2、電晶體REG非導通。進而，使電晶體BLSe導通（此處，設為選擇偶數位元線GBLe），節點BLS電連接於偶數位元線GBLe。使與偶數位元線GBLe連接的NAND串的位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS不導通，對選擇頁及非選擇頁施加通過電壓。由此，對偶數位元線GBLe預充電鉗位元電壓VCLMP1。另一方面，非選擇的奇數位元線GBLo經由電晶體YBLo電連接於虛擬電源VIRPWR的GND。

當位元線的預充電結束後，進行鎖存器L1的重置。在重置期間中，電晶體BLPRE、電晶體BLCN、電晶體BLCLAMP為導通狀態。如圖7所示，在時刻t1，使電晶體BLSe非導通，偶數位元線GBLe自頁緩衝器/讀出電路170電分離。接著，在時刻t2，電壓供給節點V1轉換為GND。由此，讀出節點SNS自供給電壓Vdd下降為GND電平，節點TOBL及節點BLS自鉗位元電壓VCLMP1下降為GND電平。

接著，在時刻t3，用於對鎖存器L1進行重置的鎖存使能信號LAT1自H電平轉換為L電平，鎖存器L1置於能夠重置的狀態。接著，在時刻t4，使電晶體EQ導通一定期間，使節點SLR1、節點SLS1在相同電位短路之後，在時刻t5，使電晶體BLCD1導通一定期間。由此，節點SLR1的電荷經由讀出節點SNS放電至電壓供給節點V1的GND，鎖存器L1的重置完成。

在鎖存器L1的重置後，進行讀出節點SNS等的恢復。即，對讀出節點SNS、節點TOBL、節點BLS進行再充電，使這些節點的電壓恢復至鎖存器L1的重置前的預充電狀態。在時刻t6，電壓供給節點V1自GND轉換為供給電壓Vdd。由此，讀出節點SNS再次充電為Vdd，節點TOBL及節點BLS再次充電為鉗位元電壓VCLMP1。接著，在時刻t7，使電晶體BLSe導通，偶數位元線GBLe電連接於頁緩衝器/讀出電路170。

在鎖存器L1的重置後進行的NAND串的放電及讀出與以往同樣地進行（圖示省略）。即，在NAND串的放電中，使電晶體BLSe非導通，使NAND串的源極線側選擇電晶體TS導通，將NAND串電連接於源極線SL。進而，對電晶體BLCLAMP施加用於在節點TOBL生成鉗位元電壓VCLMP2的閘極電壓。VCLMP1＞VCLMP2。然後，通過使電晶體BLSe導通一定期間，在讀出節點SNS顯示與選擇儲存單元的資料“0”、資料“1”對應的電位。若選擇儲存單元保持資料“0”，則位元線的電位不放電至源極線SL，因此，讀出節點SNS的電位幾乎不變化，但相對於此，若選擇儲存單元保持資料“1”，則位元線的電位放電至源極線SL，讀出節點SNS的電位降低。如此，讀出節點SNS感知與選擇儲存單元的資料“0”、資料“1”對應的電荷。然後，由讀出節點SNS感知到的電荷經由電晶體BLCD1傳送至鎖存器L1的節點SLR1。

在本實施例中，由於在位元線的預充電期間與NAND串的放電期間之間進行鎖存器L1的重置，因此可以保證鎖存器L1的重置，從而可以改善鎖存器L1的資料保持的可靠性。進而，剛剛將鎖存器L1的資料傳送至鎖存器L2，就可以立即開始陣列讀出。

接著，對基於本實施例的應用了鎖存器L1的重置的經改善的頁的連續讀出進行說明。圖8是進行經改善的頁的連續讀出時的時序圖。圖8表示將頁P0作為起始位址的例子。所述起始位址可以任意選擇。tp是自陣列讀出的開始時機至位元線的預充電完成為止的期間，tx是鎖存器L1的重置需要的期間。如圖8所示，利用鎖存器L1、鎖存器L2的實質性的連續讀出自頁P2的讀出開始，頁P2的陣列讀出的開始時機比圖2所示的以往的時刻早。在圖2所示的連續讀出中，頁P2的陣列讀出的開始時機是自鎖存器L1向鎖存器L2的頁P1的資料（P1C1）的傳送結束的時間點。即，在鎖存器L2保持頁P1的資料之後，下一頁P2的資料被傳送至鎖存器L1。

與此相對，在經改善的連續讀出中，頁P2的陣列讀出的開始時機與將鎖存器L1的第一快取記憶體C0的頁P1的資料（P1C0）傳送至鎖存器L2的時機相等。如此，即使提前了頁P2的陣列讀出的時機，實際上陣列讀出需要一定的時間，若為了連續讀出時間的高速化而使用高速頻率的外部時鐘信號ExCLK，則在將自陣列讀出的頁P2的資料傳送至鎖存器L1的時間點，自鎖存器L1向鎖存器L2的頁P1的資料（P1C1）的傳送已經完成。另外，由於鎖存器L1的重置是在陣列讀出期間中進行，因此即使陣列讀出的開始時機提前，也不會對鎖存器L1的重置產生任何影響。

在經改善的連續讀出中，陣列讀出時間tARRAY由陣列讀出的開始時機與陣列讀出的結束時機規定。頁P2的陣列讀出的結束時機是下一頁P3的陣列讀出的開始時機，頁P2、頁P3、頁P4…的頁連續讀出時，陣列讀出時間tARRAY也同樣連續。

通過在經改善的連續讀出運行中提前儲存單元陣列的讀出的開始時機，以往的連續讀出運行的數式（1）的限制如數式（2）那樣被緩和，而能夠進行使用了高速頻率的外部時鐘信號ExCLK的資料輸出。 tARRAY＜tDOUT（1頁） tECC＜tDOUT（1/2頁）…（2）

即，只要滿足如下限制，即輸出1頁的資料的時間tDOUT比陣列讀出時間tARRAY大，輸出1/2頁的資料的時間tDOUT比ECC處理的時間tECC大，則與以往時相比可以實現連續讀出的高速化。在圖8中，例示了以下情況：與頁P2的陣列讀出時間tARRAY相比，作為輸出頁P0的第二快取記憶體的資料的時間和輸出頁P1的第一快取記憶體的資料的時間的合計的輸出時間tDOUT大，所述頁P2的陣列讀出時間tARRAY自開始將頁P1的第一快取記憶體C0的資料自鎖存器L1向鎖存器L2傳送的時間點至開始將下一頁P2的第一快取記憶體C0的資料自鎖存器L1向鎖存器L2傳送的時間點為止；與對鎖存器L2的第一快取記憶體C0的資料進行ECC處理的時間tECC相比，輸出鎖存器L2的第二快取記憶體C1的資料的時間tDOUT大。

在經改善的連續讀出運行中，開始鎖存器L1的重置的時機是在位元線的預充電完成之後，因此若將自陣列讀出的開始時機至剛剛開始鎖存器L1的重置之前的期間設為tp，則不僅追加數式（2），還追加數式（3）的限制。即，需要將鎖存器L1的資料傳送至鎖存器L2。 tDOUT（1/2頁）＜tp…（3）

但是，由於位元線的預充電期間充分長，因此只要滿足數式（2）及數式（3），就可以實現圖8所示的經改善的連續讀出的高速化。

如此，在經改善的連續讀出運行中，也可以保證鎖存器L1的重置並且實現讀出資料的高速化。

接下來，對本發明的另一實施例進行說明。在所述實施例中，在位元線的預充電運行與NAND串的放電運行之間進行鎖存器L1的重置，但在所述另一實施例中，在NAND串的放電運行中進行鎖存器L1的重置。

如上所述，關於鎖存器L1的重置，只要讀出節點為不受其他影響的自由狀態，就能夠實施。在NAND串的放電運行期間中，電晶體BLSe為非導通，讀出節點SNS處於與位元線電隔離的狀態。因此，能夠將圖7所示的時刻t2～時刻t6所示的鎖存器L1的重置運行與NAND串的放電運行在時間上並行地進行。

根據本實施例，通過在NAND串的放電期間中並行地進行鎖存器L1的重置，和在位元線的預充電運行與NAND串的放電運行之間進行鎖存器L1的重置時相比，事實上可以縮短陣列讀出時間tARRAY，可以利用連續讀出實現資料輸出的高速化。

對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，能夠在權利要求書所記載的本發明的主旨的範圍內進行各種變形及變更。

10、110:儲存單元陣列 20、170:頁緩衝器/讀出電路 30、32:資料傳送電路 40、130:ECC電路 50、120:輸入輸出電路 100:快閃記憶體 140:位址寄存器 150:控制器 160:字元線選擇電路 180:列選擇電路 190:內部電壓產生電路 200:位元線選擇電路 210:判定電路 Ax:行位址資訊 Ay:列位址資訊 BLCD1、BLCD2、BLCLAMP、BLCN、BLPRE、BLSe、BLSo、CACHE、DTG、EQ、NT1、NT2、PT1、PT2、REG、RESET2、VG、YBLo、YBLe:電晶體 BLK（0）、BLK（1）、…、BLK（m－1）:儲存塊 BLS、SLR1、SLR2、SLS1、SLS2、TOBL:節點 C0:第一快取記憶體 C1:第二快取記憶體 DL、/DL:數據線 ExCLK:外部時鐘信號 GBLe:偶數位元線 GBLo:奇數位元線 L1、L2:鎖存器 LAT1、/LAT1:鎖存使能信號 MC0、MC1、MC2、…、MC31:儲存單元 NU:NAND串 P0、P1、P2、P3:頁 SA:差動讀出放大器 SGD、SGS:選擇閘極線 SL:共用的源極線 SNS:讀出節點 t1～t7:時刻 tARRAY:陣列讀出時間 TD:位元線側選擇電晶體 tDOUT:輸出時間 tECC:對資料進行ECC處理的時間 tp:自陣列讀出的開始時機至位元線的預充電完成為止的期間 ts:鎖存器L1的頁P2的第二快取記憶體C1的資料傳送至鎖存器L2的時間 TS:源極線側選擇電晶體 tx:鎖存器L1的重置需要的期間 V1、V2:電壓供給節點 VCLMP1:鉗位元電壓 Vdd:內部供給電壓/供給電壓 Vers:擦除電壓 VIRPWR:虛擬電源 Vpass:通過電壓 Vpgm:寫入電壓/編程電壓 Vread:讀出通過電壓 WL0、WL1、WL2、……、WL31:字元線

圖1是表示現有的NAND型快閃記憶體的概略構成的圖。 圖2是在現有的NAND型快閃記憶體進行頁的連續讀出時的時序圖。 圖3是表示本發明的實施例的NAND型快閃記憶體的構成的方塊圖。 圖4是表示本發明的實施例的快閃記憶體的NAND串的構成例的圖。 圖5是表示本發明的實施例的快閃記憶體的位元線選擇電路的構成的圖。 圖6是表示本發明的實施例的快閃記憶體的頁緩衝器/讀出電路的構成的圖。 圖7是表示本發明的實施例的快閃記憶體的鎖存電路的重置運行的時序圖。 圖8是進行本發明的實施例的頁的連續讀出運行時的時序圖。

BP:位元線預充電

L1:鎖存器

SNS:讀出節點

BLSo、BLSe、BLCD1:電晶體

EQ_EN1:電晶體致能

LAT1:鎖存使能信號

BLS、TOBL:節點

GBLe:偶數位元線

GBLo:奇數位元線

V1:電壓供給節點

VCLMP1:鉗位元電壓

Vdd:供給電壓

GND:接地電平

t1~t7:時刻

Claims (17)

1. 一種讀出方法，是與非型快閃記憶體的讀出方法，包括：預充電步驟，經由讀出節點對位元線及連接於所述位元線的與非串進行預充電；重置步驟，在預充電後經由所述讀出節點將鎖存電路的節點電連接於基準電位，利用穿過所述讀出節點的電流路徑對所述鎖存電路進行重置；以及放電步驟，在重置後對與非串進行放電。
2. 一種讀出方法，是與非型快閃記憶體的讀出方法，包括：預充電步驟，經由讀出節點對位元線及連接於所述位元線的與非串進行預充電；以及重置步驟，在與非串的放電期間中，經由所述讀出節點將鎖存電路的節點電連接於基準電位，利用穿過所述讀出節點的電流路徑對所述鎖存電路進行重置。
3. 如請求項2所述的讀出方法，其中所述預充電步驟包括：在電壓供給節點生成預充電電壓；經由第一選擇電晶體將所述電壓供給節點電連接於所述讀出節點；經由第二選擇電晶體將所述讀出節點電連接於位元線， 所述重置步驟包括：在所述電壓供給節點生成所述基準電壓；經由所述第一選擇電晶體將所述電壓供給節點電連接於所述鎖存電路；經由所述第二電晶體將所述讀出節點電隔離。
4. 如請求項2或3所述的讀出方法，其中所述各步驟是在頁的連續讀出中實施。
5. 如請求項4所述的讀出方法，其中所述頁的連續讀出包括：將自儲存單元陣列的選擇頁讀出的資料保持於所述鎖存電路，將所述鎖存電路所保持的資料傳送至其他鎖存電路之後，將自下一個選擇頁讀出的資料保持於所述鎖存電路；與外部時鐘信號同步地將所述其他鎖存電路所保持的資料連續地輸出至外部。
6. 如請求項5所述的讀出方法，其中所述頁的連續讀出還包括在對所述其他鎖存電路的第一部分的資料進行錯誤檢測和校正、即錯誤檢測校正處理的期間，將第二部分的經錯誤檢測校正處理的資料輸出至外部，在將所述第一部分的經錯誤檢測校正處理的資料輸出至外部的期間，對所述第二部分的資料進行錯誤檢測校正處理。
7. 如請求項6所述的讀出方法，包括：在將所述其他鎖存電路的第一部分的經錯誤檢測校正處理的資料輸出至外部後，將所述鎖存電路的第一部分的下一個選擇頁的資料傳送至所述其他鎖存電路的第一部分； 在將所述其他鎖存電路的第二部分的經錯誤檢測校正處理的資料輸出至外部之後，將所述鎖存電路的第二部分的下一個選擇頁的資料傳送至所述其他鎖存電路的第二部分。
8. 如請求項6或7所述的讀出方法，其中所述連續讀出是具有由tARRAY+tECC<tDOUT表示的限制的第一連續讀出，其中第一部分及第二部分的資料分別是1/2頁的資料，tARRAY是讀出選擇頁所需要的時間，tECC是對1/2頁進行錯誤檢測校正處理所需要的時間，tDOUT是輸出一頁的全部資料所需要的時間。
9. 如請求項6或7所述的讀出方法，其中所述連續讀出是具有由tARRAY<tDOUT、tECC<tDOUT(1/2頁)表示的限制的第二連續讀出，其中第一部分及第二部分的資料分別是1/2頁的資料，tARRAY是讀出選擇頁所需要的時間，tECC是對1/2頁進行錯誤檢測校正處理所需要的時間，tDOUT是輸出一頁的全部資料所需要的時間，tDOUT(1/2頁)是輸出1/2頁的資料所需要的時間。
10. 如請求項9所述的讀出方法，其中所述第二連續讀出與所述第一連續讀出相比，儲存單元陣列的選擇頁的讀出時機早。
11. 一種半導體裝置，包括：與非型的儲存單元陣列；讀出部件，自所述儲存單元陣列的選擇頁讀出資料；以及 輸出部件，將由所述讀出部件讀出的資料輸出至外部，所述讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/讀出電路，所述讀出部件在進行頁的連續讀出時，在位元線的預充電期間和與非串的放電期間之間實施頁緩衝器/讀出電路所包括的鎖存電路的重置，且重置是經由讀出節點將所述鎖存電路的節點電連接於基準電位，以利用穿過所述讀出節點的電流路徑來進行。
12. 一種半導體裝置，包括：與非型的儲存單元陣列；讀出部件，自所述儲存單元陣列的選擇頁讀出資料；以及輸出部件，將由所述讀出部件讀出的資料輸出至外部，所述讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/讀出電路，所述讀出部件在進行頁的連續讀出時，在對位元線進行預充電之後的與非串的放電期間中實施頁緩衝器/讀出電路所包括的鎖存電路的重置，且重置是經由讀出節點將所述鎖存電路的節點電連接於基準電位，以利用穿過所述讀出節點的電流路徑來進行。
13. 如請求項12所述的半導體裝置，其中所述頁緩衝器/讀出電路包括：電壓供給節點、所述讀出節點、所述鎖存電路、連接於所述電壓供給節點與所述讀出節點之間的第一選擇電晶體、連接於所述讀出節點與位元線之間的第二選擇電 晶體、以及連接於所述讀出節點與所述鎖存電路之間的第三選擇電晶體，且使所述第一選擇電晶體及所述第三選擇電晶體導通，使所述第二選擇電晶體不導通，將所述鎖存電路電連接於所述電壓供給節點的所述基準電位而對所述鎖存電路進行重置。
14. 如請求項13所述的半導體裝置，其中所述讀出部件使所述第一選擇電晶體及所述第二選擇電晶體導通，使所述第三選擇電晶體不導通，並將所述電壓供給節點的電壓預充電至位元線。
15. 如請求項12所述的半導體裝置，其中在所述讀出部件進行頁的連續讀出時，所述輸出部件與外部時鐘信號同步地連續地輸出所讀出的資料。
16. 如請求項12所述的半導體裝置，其中所述頁緩衝器/讀出電路還包括接收所述鎖存電路所保持的資料的其他鎖存電路，所述讀出部件在進行連續讀出時，在輸出所述其他鎖存電路的資料的期間，使自儲存單元陣列的下一個選擇頁讀出的資料保持於所述鎖存電路。
17. 如請求項16所述的半導體裝置，其中半導體裝置還包括進行資料的錯誤檢測和校正的錯誤檢測校正電路， 所述讀出部件在進行連續讀出時，在通過所述錯誤檢測校正電路對所述其他鎖存電路的第一部分所保持的資料進行錯誤檢測校正處理的期間，輸出在所述其他鎖存電路的第二部分所保持的經錯誤檢測校正處理的資料。

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