TWI538166B - Semiconductor integrated circuit - Google Patents

Description

半導體積體電路

本發明的實施形態是有關半導體積體電路。

在半導體積體電路內配置電源配線時，在各配線層配置有VDD用的配線及VSS用的配線，不同的配線層的配線彼此間是藉由導孔柱塞(via plug)來連接。此時，若電源配線用的配線或導孔柱塞擴大佔有各配線層，則訊號配線的配線性會有惡化的問題。另一方面，為了防止訊號配線的配線性的惡化，若單純地減少電源配線用的配線或導孔柱塞的數量，則電源電壓的電壓降下會變大。

本發明所欲解決的課題是在於提供一種可使訊號配線的配線性提升的半導體積體電路。

一實施形態的半導體積體電路係具備：1條以上的電源帶配線，其係配置於第1配線層，且延伸於第1方向；1條以上的輔助電源帶配線，其係配置於比前述第1 配線層更下位的第2配線層，且延伸於前述第1方向；複數條的中間電源配線，其係配置於前述第1配線層與前述第2配線層之間的第3配線層之複數條的中間電源配線，前述中間電源配線係分別電性連接前述電源帶配線的其中任一條與前述輔助電源帶配線的其中任一條；複數條的電源軌配線，其係配置於比前述第2配線層更下位的第4配線層，且延伸於與前述第1方向垂直的第2方向，與前述輔助電源帶配線電性連接；及複數條的上位電源帶配線，其係配置於比前述第1配線層更上位的第5配線層，且延伸於前述第2方向，與前述電源帶配線電性連接，前述中間電源配線間的前述第1方向的週期係比前述電源軌配線間的前述第1方向的週期更寬，且比前述上位電源帶配線間的前述第1方向的週期更窄。

若根據上述構成的半導體積體電路，則可使訊號配線的配線性提升。

V1~V6‧‧‧導孔柱塞

M6_A、M6_B‧‧‧電源帶配線

M4_A、M4_B‧‧‧補助電源帶配線

M5_A~M5_C‧‧‧中間電源配線

M1_A~M1_E‧‧‧電源軌配線

M7_A、M7_B‧‧‧上位電源帶配線

V5_A1~V5_A3‧‧‧上位導孔柱塞

V5_B1~V5_B3‧‧‧上位導孔柱塞

V4_A1~V4_B6‧‧‧下位導孔柱塞

V4_B1~V4_B6‧‧‧下位導孔柱塞

M3_A~M3_D‧‧‧電源配線

圖1是表示第1實施形態的半導體積體電路的構造的立體圖。

圖2是表示第1實施形態的半導體積體電路的構造的平面圖。

圖3是表示第2實施形態的半導體積體電路的構造的立體圖。

圖4是表示第2實施形態的半導體積體電路的構造的平面圖。

圖5是表示第2實施形態的半導體積體電路的構造的別的平面圖。

圖6是表示第2實施形態的半導體積體電路的構造的別的立體圖。

圖7是用以說明有關第2實施形態的M4電源配線的配置方法的平面圖。

以下，一面參照圖面，一面詳細說明有關本實施形態。

若根據其一實施形態，則半導體積體電路係具備1條以上的電源帶配線，其係配置於第1配線層，且延伸於第1方向。又，前述電路係具備1條以上的輔助電源帶配線，其係配置於比前述第1配線層更下位的第2配線層，且延伸於前述第1方向。又，前述電路係具備複數條的中間電源配線，其係配置於前述第1配線層與前述第2配線層之間的第3配線層的複數條的中間電源配線，前述中間電源配線係分別電性連接前述電源帶配線的其中任一條與前述輔助電源帶配線的其中任一條。又，前述電路係具備複數條的電源軌配線，其係配置於比前述第2配線層更下位的第4配線層，且延伸於與前述第1方向垂直的第2方向，與前述輔助電源帶配線電性連接。又，前述電路係具 備複數條的上位電源帶配線，其係配置於比前述第1配線層更上位的第5配線層，且延伸於前述第2方向，與前述電源帶配線電性連接。又，前述中間電源配線間的前述第1方向的週期係比前述電源軌配線間的前述第1方向的週期更寬，且比前述上位電源帶配線間的前述第1方向的週期更窄。

(第1實施形態) (1)圖1所示的構造的說明

圖1是表示第1實施形態的半導體積體電路的構造的立體圖。

圖1是顯示M1配線層、M1配線層的上位的M2配線層、M2配線層的上位的M3配線層、M3配線層的上位的M4配線層、M4配線層的上位的M5配線層、M5配線層的上位的M6配線層、及M6配線層的上位的M7配線層之電源配線。M6、M4、M5、M1、M7配線層是分別為第1、第2、第3、第4、第5配線層的例。並且，符號T₁~T₇是分別表示M1~M7配線層的電源配線的厚度。

圖1是更顯示電性連接M1、M2配線層的電源配線彼此間之第1層的導孔柱塞V1，及電性連接M2、M3配線層的電源配線彼此間之第2層的導孔柱塞V2，及電性連接M3、M4配線層的電源配線彼此間之第3層的導孔柱塞V3，及電性連接M4、M5配線層的電源配線彼此間之第4層的導孔柱塞V4，及電性連接M5、M6配線層的電源配 線彼此間之第5層的導孔柱塞V5，及電性連接M6、M7配線層的電源配線彼此間之第6層的導孔柱塞V6。導孔柱塞V5、V4是分別為第1、第2導孔柱塞的例子。並且，符號H₁~H₆是分別表示導孔柱塞V1~V6的厚度。

圖1是更顯示平行於M1~M7配線層，彼此垂直的X方向及Y方向、及與M1~M7配線層垂直的Z方向。Y方向、X方向是分別為第1、第2方向的例子。

圖1的電源配線皆是VDD配線。但，本實施形態圖1的電源配線皆可適用在VSS配線時或供給其他的電位的配線時。

(2)圖2所示的構造的說明

圖2是表示第1實施形態的半導體積體電路的構造的平面圖。

符號M1~M7的數字是為了區別同層的電源配線彼此間而附上。另外，在圖2中，基於作圖的方便起見，M2、M3配線層或導孔柱塞V1~V6的圖示會被省略。

M6配線層是具有電源帶配線M6_A。電源帶配線M6_A是延伸於Y方向。另外，M6配線層是在圖2中具有1條的電源帶配線，但亦可具有2條以上的電源帶配線。

M4配線層是具有輔助電源帶配線M4_A。輔助電源帶配線M4_A是延伸於Y方向。配線M6_A是相當於本來的電源帶配線，相對的，配線M4_A相當於仲介本來的電源帶配線與後述的電源軌配線的連接之輔助性的電源帶配線。 另外，M4配線層在圖2中是具有1條的輔助電源帶配線，但亦可具有2條以上的輔助電源帶配線。

M5配線層是具有電性連接1條的電源帶配線M6_A及1條的輔助電源帶配線M4_A之複數條的中間電源配線。圖4是顯示3條的中間電源配線M5_A~M5_C，作為如此的中間電源配線的例子。

中間電源配線M5_A~M5_C是沿著Y方向來週期性地配置。符號α ₁是表示中間電源配線M5_A~M5_C間的Y方向的週期。

M1配線層是具有與輔助電源帶配線M4_A電性連接之複數條的電源軌配線。圖2是顯示5條的電源軌配線M1_A~M1_E，作為如此的電源軌配線的例子。該等的配線M1_A~M1_E是延伸於X方向，彼此鄰接配置。該等的配線M1_A~M1_E是經由M2、M3配線層的電源配線(參照圖1)來與輔助電源帶配線M4_A電性連接。

電源軌配線M1_A~M1_E是沿著Y方向來週期性地配置。符號β₁是表示電源軌配線M1_A~M1_E間的Y方向的週期。在本實施形態中，中間電源配線M5_A~M5_C間的週期α ₁是設定成比電源軌配線M1_A~M1_E間的週期β₁更寬(α ₁>β₁)。

本實施形態的配線構造是例如可適用在將電源供給至在M1配線層內具有2種類的電源軌連接端子(VDD連接端子及VSS連接端子)之標準單元時。此時，VDD電源軌、VSS電源軌、標準單元是例如其次般配置。1)在M1 配線層內配置複數條的VDD電源軌，將VDD電源軌間的週期設定成β₁。2)在M1配線層內與VDD電源軌交替地配置複數條的VSS電源軌，將VSS電源軌間的週期設定成β₁。3)在VDD電源軌與VSS電源軌之間排列配置標準單元，藉此連接VDD、VSS電源軌及標準單元的VDD、VSS連接端子。

又，本實施形態的配線構造是例如亦可適用在將電源供給至在M1配線層內具有3種類以上的電源軌連接端子之標準單元時。此時，3種類以上的電源軌是被配置在對應於該等的電源軌連接端子的位置。

又，中間電源配線M5_A~M5_C間的週期是亦可取代單一的值α ₁，而以N種類的值α ₁、α ₂、...α _N(N是2以上的整數)的重複所構成。同樣，電源軌配線M1_A~M1_E間的週期是亦可取代單一的值β₁，而以M種類的值β₁、β₂、...β_M(M是2以上的整數)的重複所構成。亦即，中間電源配線M5_A~M5_C間的間距或電源軌配線M1_A~M1_E間的間距是亦可在上述的重複之中非一律。如此的配線構造是例如被採用在複數的高度的標準單元列交替混在時，或標準單元列間不週期性地配置單元的列(被使用在訊號配線用)時等。此時，本實施形態的配線構造是關於符合i=1~N，j=1~M的任意的整數i、j，以α _i>β_j成立的方式構成。

本實施形態的半導體積體電路是亦可具有M7以上的配線層。此情況，本實施形態的半導體積體電路是更如圖 2所示般，亦可在M7配線層內具備延伸於X方向的複數條的電源帶配線(以下稱為「上位電源帶配線」)。藉此，可更強化電源供給機能。

M7配線層是具有與電源帶配線M6_A電性連接之複數條的上位電源帶配線。圖2是顯示2條的上位電源帶配線M7_A、M7_B，作為如此的上位電源帶配線的例子。該等的配線M7_A、M7_B是延伸於X方向，彼此鄰接配置。

上位電源帶配線M7_A、M7_B是沿著Y方向來週期性地配置。符號γ₁是表示上位電源帶配線M7_A、M7_B間的Y方向的週期。在本實施形態中，中間電源配線M5_A~M5_C間的週期α ₁是設定成比上位電源帶配線M7_A、M7_B間的週期γ₁更窄(α ₁<γ₁)。

另外，中間電源配線M5_A~M5_C間的週期是亦可取代單一的值α ₁，以N種類的值α ₁、α ₂、...α _N(N是2以上的整數)的重複所構成。同樣，上位電源帶配線M7_A、M7_B間的週期是取代單一的值γ₁，以L種類的值γ₁、γ₂、...γ_L(L是2以上的整數)的重複所構成。亦即，中間電源配線M5_A~M5_C間的間距或上位電源帶配線M7_A、M7_B間的間距是亦可在上述的重複之中非一律。此情況，本實施形態的配線構造是有關符合i=1~N，k=1~L的任意的整數i、k，以α _i>γ_k成立的方式構成。

(3)第1實施形態的半導體積體電路的優點

最後，參照圖1及圖2，詳細說明有關第1實施形態 的半導體積體電路的優點。

在各配線層同一數量配置連接電源帶配線M6_A及電源軌配線M1_A~M1_E的電源配線及導孔柱塞時，在將X方向設為優先配線方向的M1、M3、M5配線層內，可在X方向通過電源帶配線M6_A的正下面的訊號配線的配線軌道(truck)數是依連接電源帶配線M6_A及電源軌配線M1_A~M1_E的電源配線或導孔柱塞來限制。例如，當M6配線層的厚度T₆比M1~M5配線層的厚度T₁~T₅更厚時，基於製造上的理由，最好是將導孔柱塞V5的大小形成比導孔柱塞V1~V4的大小更大。此情況，因為中間電源配線M5_A~M5_C的大小也變大，所以使用可能的訊號配線軌道數變少。

相對於此，在本實施形態中，中間電源配線M5_A~M5_C間的週期α ₁是設定成比電源軌配線M1_A~M1_E間的週期β₁更寬(α ₁>β₁)。因此，若根據本實施形態，則藉由擴大週期α ₁，減少中間電源配線M5_A~M5_C的條數，可擴大確保能夠配置M5配線層內的訊號配線的領域。

另一方面，當中間電源配線M5_A~M5_C間的週期α ₁比上位電源帶配線M7_A、M7_B間的週期γ₁更寬時，在從上位電源帶配線M7_A、M7_B到M1配線層內的標準單元的電源軌連接端子為止供給電源的路徑中，輔助電源帶配線M4_A的貢獻變大，且電流路徑繞遠。因此，在上述電源供給路徑中，輔助電源帶配線M4_A的電源電壓降下的比例 變大。這在M4配線層的厚度T₄比M6配線層的厚度T₆更薄時顯著。

相對於此，在本實施形態中，中間電源配線M5_A~M5_C間的週期α ₁是設定成比上位電源帶配線M7_A、M7_B間的週期γ₁更窄(α ₁<γ₁)。因此，若根據本實施形態，則藉由將週期α₁形成比週期γ₁更窄，使中間電源配線M5_A~M5_E的條數形成比上位電源帶配線M7_A、M7_B的條數更多，可抑制中間電源配線M5_A~M5_E的條數不足而產生過大的電源電壓降下的事態。

若根據本實施形態，則藉由以上那樣的構成，可使被使用在電源配線用的領域減少，使能夠使用在訊號配線用的配線軌道增加。因此，若根據本實施形態，則可緩和訊號配線的配線混雜，使訊號配線的配線性提升。藉此，例如可期待能夠抑制晶片面積增大所造成的成本增加，因電源配線迂迴所產生的訊號配線的配線長增大，時序控制的精度惡化，單元面積的增加、消費電力的增大等。

另外，在本實施形態中，中間電源配線M5_A~M5_C，電源軌配線M1_A~M1_E，上位電源帶配線M7_A、M7_B是被週期性地配置，但本實施形態的半導體積體電路是亦可包含：該等的配線被週期性地配置的週期領域，及該等的配線被非週期性地配置的非週期領域雙方。此情況，上述的β₁<α ₁<γ₁的關係是可在此週期領域內設定。

(第2實施形態) (1)圖3所示的構造的說明

圖3是表示第2實施形態的半導體積體電路的構造的立體圖。

圖3是表示M1配線層、M1配線層的上位的M2配線層、M2配線層的上位的M3配線層、M3配線層的上位的M4配線層、M4配線層的上位的M5配線層、及M5配線層的上位的M6配線層之電源配線。

圖3是更顯示電性連接M1、M2配線層的電源配線彼此間之第1層的導孔柱塞V1，及電性連接M2、M3配線層的電源配線彼此間之第2層的導孔柱塞V2，及電性連接M3、M4配線層的電源配線彼此間之第3層的導孔柱塞V3，及電性連接M4、M5配線層的電源配線彼此間之第4層的導孔柱塞V4，及電性連接M5、M6配線層的電源配線彼此間之第5層的導孔柱塞V5。

(2)圖4所示的構造的說明

圖4是表示第2實施形態的半導體積體電路的構造的平面圖。

符號M1~M6或符號V1~V5的數字是用以區別同層的電源配線彼此間或導孔柱塞彼此間而附上。另外，在圖4中，基於作圖的方便起見，M2配線層或導孔柱塞V1、V2的圖示會被省略。

M6配線層是具有：VDD(第1電壓)配線之第1電源帶配線M6_A，及VSS(第2電壓)配線之第2電源帶配 線M6_B。該等的配線M6_A、M6_B是延伸於Y方向，彼此鄰接配置。符號L是表示該等的配線M6_A、M6_B間的中心線。

另外，M6配線層是在圖4中具有2條的電源帶配線，但亦可具有3條以上的電源帶配線。該等的電源帶配線是分別可為VDD配線或VSS配線。

M4配線層是具有：VDD配線之第1輔助電源帶配線M4_A，及VSS配線之第2輔助電源帶配線M4_B。該等的配線M4_A、M4_B是延伸於Y方向，彼此鄰接配置。

在本實施形態中，輔助電源帶配線M4_A、M4_B的寬度W₂是設定成比電源帶配線M6_A、M6_B的寬度W₁更窄。並且，輔助電源帶配線M4_A、M4_B間的間隔D₂是設定成比電源帶配線M6_A、M6_B間的間隔D₁更窄。並且，第1、第2輔助電源帶配線M4_A、M4_B是分別比第1、第2電源帶配線M6_A、M6_B更配置於中心線L的附近。

另外，M4配線層是在圖4中具有2條的輔助電源帶配線，但亦可具有3條以上的輔助電源帶配線。該等的輔助電源帶配線是分別可為VDD配線或VSS配線。

M5配線層是具有：VDD配線之第1中間電源配線M5_A，及VSS配線之第2中間電源配線M5_B。該等的配線M5_A、M5_B是分別電性連接電源帶配線M6_A、M6_B的其中任一條，及輔助電源帶配線M4_A、M4_B的其中任一條。具體而言，配線M5_A是電性連接第1電源帶配線M6_A及第1輔助電源帶配線M4_A。配線M5_B是電性連接第2電源帶 配線M6_B及第2輔助電源帶配線M4_B。該等的配線M5_A、M5_B是延伸於X方向，且配置於同一直線上。

第1中間電源配線M5_A是具有：與第1電源帶配線M6_A重疊的第1領域R₁，及與第1電源帶配線M6_A不重疊的第2領域R₂。並且，第2中間電源配線M5_B是具有：與第2電源帶配線M6_B重疊的第3領域R₃，及與第2電源帶配線M6_B不重疊的第4領域R₄。第2、第4領域R₂、R₄是分別比第1、第3領域R₁、R₃更配置於中心線L的附近。

另外，M5配線層是亦可具有：電性連接第1電源帶配線M6_A及第1輔助電源帶配線M4_A的2條以上的第1中間電源配線，及電性連接第2電源帶配線M6_B及第2輔助電源帶配線M4_B的2條以上的第2中間電源配線。有關如此的構造的具體例是參照圖5後述。

以下，將第5層的導孔柱塞V5稱為上位導孔柱塞，將第4層的導孔柱塞V4稱為下位導孔柱塞。

上位導孔柱塞V5是包含：電性連接第1電源帶配線M6_A及第1中間電源配線M5_A的1個以上的上位導孔柱塞V5_A1~V5_A3，及電性連接第2電源帶配線M6_B及第2中間電源配線M5_B的1個以上的上位導孔柱塞V5_B1~V5_B3。如圖4所示般，前者的上位導孔柱塞V5_A1~V5_A3是配置成與第1領域R₁重疊，後者的上位導孔柱塞V5_B1~V5_B3是配置成與第3領域R₃重疊。

並且，下位導孔柱塞V4是包含：電性連接第1輔助 電源帶配線M4_A及第1中間電源配線M5_A的1個以上的下位導孔柱塞V4_A1~V4_A6，及電性連接第2輔助電源帶配線M4_B及第2中間電源配線M5_B的1個以上的下位導孔柱塞V4_B1~V4_B6。如圖4所示般，前者的下位導孔柱塞V4_A1~V4_A6是配置成與第2領域R₂重疊，後者的下位導孔柱塞V4_B1~V4_B6是配置成與第4領域R₄重疊。

在本實施形態中，下位導孔柱塞V4_A1~V4_B6的全部是與第2或第4領域R₂、R₄重疊，但亦可僅下位導孔柱塞V4_A1~V4_B6的其中一部分與第2或第4領域R₂、R₄重疊。例如，12個的下位導孔柱塞V4_A1~V4_B6的其中，亦可6個在圖4中位於第2或第4領域R₂、R₄內，剩下的6個在圖4中位於第1或第3領域R₁、R₃內。

在本實施形態中，上位導孔柱塞V5的厚度H₅是設定成比下位導孔柱塞V4的厚度H₄更厚(參照圖3)。並且，上位導孔柱塞V5的寬度P₁是設定成比下位導孔柱塞V4的寬度P₂更寬，其結果，各上位導孔柱塞V5的面積P₁ ²會比各下位導孔柱塞V4的面積P₂ ²更廣。並且，下位導孔柱塞V4是比上位導孔柱塞V5更配置於中心線L的附近。

另外，在本實施形態中，M5配線層的配線的厚度T₅是設定成比M4配線層的配線的厚度T₄更厚(參照圖3)，起因於此設定，各上位導孔柱塞V5的面積會比各下位導孔柱塞V4的面積更廣。

並且，在本實施形態中，上位導孔柱塞V5的X方向 的寬度與Y方向的寬度是亦可不同，同樣，下位導孔柱塞V4的X方向的寬度與Y方向的寬度是亦可不同。

中間電源配線M5_A、M5_B是具有將上位導孔柱塞V5置換成更接近中心線L的下位導孔柱塞V4之機能。亦即，中間電源配線M5_A、M5_B是具有作為變換用以連接電源帶配線M6_A、M6_B及輔助電源帶配線M4_A、M4_B的導孔柱塞的位置之導孔位置變換配線的機能。並且，中間電源配線M5_A、M5_B是亦具有將上位導孔柱塞V5置換成大小(面積，厚度)不同的下位導孔柱塞V4的機能。

其次，詳細說明有關M1~M3配線層。

M1配線層是具有：VDD配線之複數條的第1電源軌配線M1_B、M1_D，及VSS配線之複數條的第2電源軌配線M1_A、M1_C。在圖4中是對1條的第1輔助電源帶配線M4_A電性連接複數條的第1電源軌配線M1_B、M1_D，對1條的第2輔助電源帶配線M4_B電性連接複數條的第2電源軌配線M1_A、M1_C。

第1、第2電源軌配線M1_A~M1_D是延伸於X方向，彼此鄰接配置。在M1配線層中，第1電源軌配線M1_B、M1_D與第2電源軌配線M1_A、M1_C是交替配置。

第1、第2中間電源配線M5_A、M5_B皆如圖4所示般配置在不與第1電源軌配線M1_B、M1_D及第2電源軌配線M1_A、M1_C重疊的位置。具體而言，中間電源配線M5_A、M5_B是在圖4中配置於彼此鄰接的第1電源軌配線M1_B與第2電源軌配線M1_C之間。

在第1、第2電源軌配線M1_A~M1_D間是配置有未圖示的標準單元或閘極陣列單元。VDD電位、VSS電位是分別由第1、第2電源軌配線M1_A~M1_D來供給至該等的單元。本實施形態是在晶片上配置該等單元的每個領域重複設置圖4所示的配線構造。

M3配線層是具有：VDD配線之複數條的第1電源配線M3_B、M3_D，及VSS配線之複數條的第2電源配線M3_A、M3_C。第1電源配線M3_B、M3_D是電性連接第1輔助電源帶配線M4_A及第1電源軌配線M1_B、M1_D。並且，第2電源配線M3_A、M3_C是電性連接第2輔助電源帶配線M4_B及第2電源軌配線M1_A、M1_C。第1、第2電源配線M3_A~M3_D是延伸於X方向，與第1、第2電源軌配線M1_A~M1_D 1對1對應。

第1、第2電源配線M3_A、M3_C皆如圖4所示般包含位於第1、第2輔助電源帶配線M4_A、M4_B間的領域，具體而言，電源配線M3_A、M3_C是在圖4中配置於橫過中心線L的位置。

如上述般，各電源配線M3_A~M3_D是與1條的電源軌配線M1_A~M1_D對應。因此，電源配線M3_A~M3_D間的Y方向的間距(週期)是如圖4所示般，與電源軌配線M1_A~M1_D間的Y方向的間距(週期)一致。

另一方面，各中間電源配線M5_A、M5_B是與複數條的電源軌配線M1_A~M1_D對應。因此，在本實施形態中，中間電源配線M5_A、M5_B間的Y方向的間距(第1中間電源 配線M5_A與未圖示的第1中間電源配線之間的間距或第2中間電源配線M5_B與未圖示的第2中間電源配線之間的間距)是可設定成電源軌配線M1_A~M1_D間的Y方向的間距的2倍以上。有關如此的構造的具體例是參照圖5後述。

另外，有關M3配線層的電源配線的以上的說明是在M2配線層的電源配線也同樣適用。

在M1~M6配線層中，電源配線或單元不存在的場所是可使用在訊號配線用。在本實施形態中，M1、M3、M5配線層內的訊號配線是X方向成為優先配線方向，M2、M4、M6配線層內的訊號配線是Y方向成為優先配線方向。

本實施形態的半導體積體電路是亦可具有M7以上的配線層。此情況，本實施形態的半導體積體電路是亦可更在M7配線層內具備延伸於X方向的第1、第2上位電源帶配線。藉此，可更強化電源供給機能。有關第1、第2上位電源帶配線的具體例是參照圖5或圖6後述。

在本實施形態中，M6以上的配線層是成為適於將電力供給至晶片上的廣領域之厚膜配線層。在圖3中，M6配線層的厚度T₆是設定成比M1~M5配線層的厚度T₁~T₅更厚。藉由M6配線層為厚膜，第1、第2電源帶配線M6_A、M6_B的薄膜電阻變低。並且，M6配線層內的電源配線的配線寬度或配線間隔是全面性地設定成比M1~M5配線層內的電源配線的配線寬度或配線間隔更寬。並且，上位導孔柱塞V5間的最小間隔是比下位導孔柱塞V4間 的最小間隔更大。

(3)圖5、圖6所示的構造的說明

圖5是表示第2實施形態的半導體積體電路的構造的別的平面圖。圖5是表示比圖3或圖4更廣的領域。

圖6是表示第2實施形態的半導體積體電路的構造的別的立體圖。圖6是表示圖5的一部分的領域。

以下，說明有關圖5所示的構造。想要確認圖5所示的電源配線間的三次元的位置關係時是參照圖6。

圖5是除了M1、M4、M5、M6配線層的電源配線外，還顯示M6配線層的上位的M7配線層的電源配線。在圖5中，基於作圖的方便起見，M2、M3配線層或導孔柱塞V1~V5的圖示被省略。在圖5中更省略了電性連接M6、M7配線層的電源配線彼此間之第6層的導孔柱塞V6的圖示。

M5配線層是具有：VDD配線之複數條的第1中間電源配線M5_A、M5_C、M5_E，及VSS配線之複數條的第2中間電源配線M5_B、M5_D、M5_F。前者的配線M5_A、M5_C、M5_E是電性連接第1電源帶配線M6_A及第1輔助電源帶配線M4_A，後者的配線M5_B、M5_D、M5_F是電性連接第2電源帶配線M6_B及第2輔助電源帶配線M4_B。

如圖5所示般，第1中間電源配線M5_A、M5_C、M5_E是沿著Y方向來週期性地配置。符號α ₁是表示第1中間電源配線M5_A、M5_C、M5_E間的Y方向的週期。同樣，第 2中間電源配線M5_B、M5_D、M5_F是沿著Y方向來週期性地配置。符號α ₂是表示第2中間電源配線M5_B、M5_D、M5_F間的Y方向的週期。α ₁及α ₂是在本實施形態中設定成同值，但亦可設定成不同的值。

M1配線層是具有：VDD配線之複數條的第1電源軌配線M1_B、M1_D、M1_F、M1_H，及VSS配線之複數條的第2電源軌配線M1_A、M1_C、M1_E、M1_G、M1_I。前者的配線M1_B、M1_D、M1_F、M1_H是電性連接至第1輔助電源帶配線M4_A，後者的配線M1_A、M1_C、M1_E、M1_G、M1_I是電性連接至第2輔助電源帶配線M4_B。該等的配線M1_A~M1_I是延伸於X方向，第1電源軌配線與第2電源軌配線是交替配置。

如圖5所示般，第1電源軌配線M1_B、M1_D、M1_F、M1_H是沿著Y方向來週期性地配置。符號β₁是表示該等第1電源軌配線間的Y方向的週期。同樣，第2電源軌配線M1_A、M1_C、M1_E、M1_G、M1_I是沿著Y方向來週期性地配置。符號β₂是表示該等第2電源軌配線間的Y方向的週期。β₁及β₂是在本實施形態中設定成同值，但亦可設定成不同的值。

M7配線層是具有：VDD配線之複數條的第1上位電源帶配線M7_A、M7_C，及VSS配線之複數條的第2上位電源帶配線M7_B、M7_D。前者的配線M7_A、M7_C是電性連接至第1電源帶配線M6_A，後者的配線M7_B、M7_D是電性連接至第2電源帶配線M6_B。該等的配線M7_A~M7_D是延伸 於X方向，第1上位電源帶配線與第2上位電源帶配線是交替配置。

如圖5所示般，第1上位電源帶配線M7_A、M7_C是沿著Y方向來週期性地配置。符號γ₁是表示該等第1上位電源帶配線間的Y方向的週期。同樣，第2上位電源帶配線M7_B、M7_D是沿著Y方向來週期性地配置。符號γ₂是表示該等第2上位電源帶配線間的Y方向的週期。γ₁及γ₂是在本實施形態中設定成同值，但亦可設定成不同的值。

在本實施形態中，第1中間電源配線M5_A、M5_C、M5_E間的週期α ₁是設定成比第1電源軌配線M1_B、M1_D、M1_F、M1_H間的週期β₁更寬，且設定成比第1上位電源帶配線M7_A、M7_C間的週期γ₁更窄(β₁<α ₁<γ₁)。

並且，在本實施形態中，第2中間電源配線M5_B、M5_D、M5_F間的週期α ₂是設定成比第2電源軌配線M1_A、M1_C、M1_E、M1_G、M1_I間的週期β₂更寬，且設定成比第2上位電源帶配線M7_B、M7_D間的週期γ₂更窄(β₂<α ₂<γ₂)。

另外，在本實施形態中，中間電源配線、電源軌配線、上位電源帶配線是被週期性地配置，但本實施形態的半導體積體電路亦可包含：該等的配線被週期性地配置的週期領域，及該等的配線被非週期性地配置的非週期領域雙方。此情況，上述的β₁<α ₁<γ₁、β₂<α ₂<γ₂的關係是可在此週期領域內設定。

(4)第2實施形態的半導體積體電路的優點

最後，參照圖3~圖6，詳細說明有關第2實施形態的半導體積體電路的優點。

在本實施形態中，電源帶配線M6_A、M6_B的配線寬度W₁或配線間隔D₁是被設定成寬。理由是因為M6配線層的厚度T₆厚，所以設計標準的關係上，該等的配線M6_A、M6_B是不得不粗加工。

另一方面，在本實施形態中，輔助電源帶配線M4_A、M4_B的配線寬度W₂，配線間隔D₂是分別設定成比配線寬度W₁，配線間隔D₁更窄。理由是因為M4配線層的厚度T₄比厚度T₆更薄，所以該等的配線M4_A、M4_B是可細加工。

在此，有關將配線寬度W₂或配線間隔D₂設定窄的優點是參照圖7說明。圖7是用以說明有關第2實施形態的M4電源配線的配置方法的平面圖。

圖7(a)是表示配線間隔D₂被設定寬的第1、第2輔助電源帶配線M4_A、M4_B。符號S是表示過接近輔助電源帶配線M4_A、M4_B，因此無法配置訊號配線的領域。並且，符號W是表示領域S的X方向的寬度。圖7(a)的情況，在輔助電源帶配線M4_A、M4_B的內部及4個領域S的內部是無法配置訊號配線。

圖7(b)是表示配線間隔D₂被設定窄的第1、第2輔助電源帶配線M4_A、M4_B。在圖7(b)中，配線間隔 D₂是設定成比寬度W的2倍窄，輔助電源帶配線M4_A、M4_B間的2個領域S會被結合，而成為比該等的合計面積窄的領域S’(S’<2×S)。

其結果，在圖7(a)無法配置訊號配線的領域為4×S，相對的，在圖7(b)無法配置訊號配線的領域是2×S+S’，比4×S更窄。因此，在圖7(b)的情況，相較於圖7(a)的情況，可配置訊號配線的面積廣。另外，可配置訊號配線的面積是在縮小輔助電源帶配線M4_A、M4_B的配線寬度W₂之下也可擴大。

如此，若根據本實施形態，則在縮小輔助電源帶配線M4_A、M4_B的配線寬度W₂或配線間隔D₂之下可擴大能夠配置訊號配線的面積。

在本實施形態中，由於配線寬度W₂，配線間隔D₂是分別比配線寬度W₁，配線間隔D₁更窄，因此如圖4所示般，電源帶配線M6_A、M6_B及輔助電源帶配線M4_A、M4_B會彼此錯開配置。

因此，本實施形態的第1中間電源配線M5_A為了連接彼此偏離的配線M6_A及配線M4_A，而具有與第1電源帶配線M6_A重疊的第1領域R₁及與第1電源帶配線M6_A不重疊的第2領域R₂(參照圖4)。藉此，可利用第1領域R₁來連接配線M6_A及配線M5_A，且利用第2領域R₂來連接配線M4_A及配線M5_A。

同樣，本實施形態的第2中間電源配線M5_B為了連接配線M6_B及配線M4_B，而具有與第2電源帶配線M6_B重 疊的第3領域R₃及與第2電源帶配線M6_B不重疊的第4領域R₄(參照圖4)。藉此，可利用第3領域R₃來連接配線M6_B及配線M5_B，且利用第4領域R₄來連接配線M4_B及配線M5_B。

並且，在本實施形態中，為了上述那樣連接電源帶配線M6_A、M6_B及中間電源配線M5_A、M5_B，上位導孔柱塞V5會被配置成與第1或第3領域R₁、R₃重疊。

並且，在本實施形態中，為了像上述那樣連接輔助電源帶配線M4_A、M4_B及中間電源配線M5_A、M5_B，下位導孔柱塞V4的其中至少一部分會被配置成與第2或第4領域R₂、R₄重疊。

在本實施形態中，圖4的中間電源配線M5_A、M5_B是延伸於X方向，且被配置在同一直線上。如此的構成，例如相較於配線M5_A、M5_B延伸於Y方向的情況，或配線M5_A、M5_B被配置於各直線上的情況，具有容易擴大確保能夠配置M5配線層內的訊號配線的領域之優點。並且，在本實施形態中，圖5的中間電源配線M5_C、M5_D也被配置於同一直線上，且圖5的中間電源配線M5_E、M5_F也被配置於同一直線上。

在本實施形態中，如圖5所示般，第1中間電源配線間的週期α ₁是設定成比第1電源軌配線間的週期β₁更寬，第2中間電源配線間的週期α ₂是設定成比第2電源軌配線間的週期β₂更寬。因此，若根據本實施形態，則藉由擴大週期α ₁、α ₂，減少中間電源配線M5_A~M5_F的 條數，可擴大確保能夠配置M5配線層內的訊號配線的領域。

並且，在本實施形態中，如圖5所示般，第1中間電源配線間的週期α ₁是設定成比第1上位電源帶配線間的週期γ₁更窄，第2中間電源配線間的週期α ₂是設定成比第2上位電源帶配線間的週期γ₂更窄。因此，若根據本實施形態，則藉由將週期α ₁、α ₂形成比週期γ₁、γ₂更窄，使中間電源配線M5_A~M5_F的條數形成比上位電源帶配線M7_A~M7_D的條數更多，可抑制中間電源配線M5_A~M5_F的條數不足而產生過大的電源電壓降下的事態。

若根據本實施形態，則藉由以上那樣的構成，可使被使用在電源配線用的領域減少，使能夠使用在訊號配線用的配線軌道增加。因此，若根據本實施形態，則可緩和訊號配線的配線混雜，使訊號配線的配線性提升。藉此，例如可期待能夠抑制晶片面積增大所造成的成本增加，因電源配線迂迴所產生的訊號配線的配線長增大，時序控制的精度惡化，單元面積的增加、消費電力的增大等。

另外，在本實施形態中，亦可採用不使電源帶配線M6_A、M6_B及輔助電源帶配線M4_A、M4_B互相錯開的配置。此情況，本實施形態是例如藉由採用上述β₁<α ₁<γ₁，β₂<α ₂<γ₂的關係成立的構造等，可使能夠使用在訊號配線用的配線軌道增加。

以上說明本發明的幾個實施形態，但該等的實施形態為舉例提示者，不是意圖限定發明的範圍。該等新穎的實 施形態是可在其他各種的形態被實施，可在不脫離發明的主旨範圍內進行各種的省略、置換、變更。該等實施形態或其變形是為發明的範圍或主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。

M6_A‧‧‧電源帶配線

M4_A‧‧‧補助電源帶配線

M5_A~M5_C‧‧‧中間電源配線

M1_A~M1_E‧‧‧電源軌配線

M7_A、M7_B‧‧‧上位電源帶配線

Claims (20)

1. 一種半導體積體電路，其特徵係具備：1條以上的電源帶配線，其係配置於第1配線層，且延伸於第1方向；1條以上的輔助電源帶配線，其係配置於比前述第1配線層更下位的第2配線層，且延伸於前述第1方向；複數條的中間電源配線，其係配置於前述第1配線層與前述第2配線層之間的第3配線層之複數條的中間電源配線，前述中間電源配線係分別電性連接前述電源帶配線的其中任一條與前述輔助電源帶配線的其中任一條；複數條的電源軌配線，其係配置於比前述第2配線層更下位的第4配線層，且延伸於與前述第1方向垂直的第2方向，與前述輔助電源帶配線電性連接；及複數條的上位電源帶配線，其係配置於比前述第1配線層更上位的第5配線層，且延伸於前述第2方向，與前述電源帶配線電性連接，前述中間電源配線間的前述第1方向的週期係比前述電源軌配線間的前述第1方向的週期更寬，且比前述上位電源帶配線間的前述第1方向的週期更窄。
2. 如申請專利範圍第1項之半導體積體電路，其中，更具備：複數的第1導孔柱塞，其係電性連接前述電源帶配線與前述中間電源配線；及複數的第2導孔柱塞，其係電性連接前述輔助電源帶 配線與前述中間電源配線，前述第2導孔柱塞的面積及厚度的至少任一個係與前述第1導孔柱塞的面積及厚度不同。
3. 如申請專利範圍第1項之半導體積體電路，其中，前述輔助電源帶配線的寬度係比前述電源帶配線的寬度更窄。
4. 如申請專利範圍第1項之半導體積體電路，其中，前述中間電源配線係延伸於前述第2方向。
5. 如申請專利範圍第1項之半導體積體電路，其中，前述電源帶配線係包含第1及第2電源帶配線，前述輔助電源帶配線係包含第1及第2輔助電源帶配線，前述中間電源配線係包含：電性連接前述第1電源帶配線與前述第1輔助電源帶配線之複數條的第1中間電源配線，及電性連接前述第2電源帶配線與前述第2輔助電源帶配線之複數條的第2中間電源配線。
6. 如申請專利範圍第5項之半導體積體電路，其中，前述第1及第2輔助電源帶配線間的間隔係比前述第1及第2電源帶配線間的間隔更窄。
7. 如申請專利範圍第5項之半導體積體電路，其中，前述第1及第2輔助電源帶配線係分別比前述第1及第2電源帶配線更配置於前述第1及第2電源帶配線間的中心線的附近。
8. 如申請專利範圍第5項之半導體積體電路，其中，前述第1及第2中間電源配線係配置於同一直線上。
9. 如申請專利範圍第5項之半導體積體電路，其中，更具備：複數的第1導孔柱塞，其係電性連接前述電源帶配線與前述中間電源配線；及複數的第2導孔柱塞，其係電性連接前述輔助電源帶配線與前述中間電源配線，前述第2導孔柱塞係比前述第1導孔柱塞更配置於前述第1及第2電源帶配線間的中心線的附近。
10. 如申請專利範圍第5項之半導體積體電路，其中，前述第1中間電源配線係具有：與前述第1電源帶配線重疊的第1領域，及與前述第1電源帶配線不重疊的第2領域，前述第2中間電源配線係具有：與前述第2電源帶配線重疊的第3領域，及與前述第2電源帶配線不重疊的第4領域。
11. 如申請專利範圍第10項之半導體積體電路，其中，前述第2及第4領域係分別比前述第1及第3領域更位於前述第1及第2電源帶配線間的中心線的附近。
12. 如申請專利範圍第10項之半導體積體電路，其中，前述第2及第4領域的面積係分別比前述第1及第3領域的面積更小。
13. 如申請專利範圍第10項之半導體積體電路，其 中，更具備：複數的第1導孔柱塞，其係電性連接前述電源帶配線與前述中間電源配線；及複數的第2導孔柱塞，其係電性連接前述輔助電源帶配線與前述中間電源配線，前述第1導孔柱塞係配置成與前述第1或第3領域重疊，前述第2導孔柱塞的其中至少一部分係配置成與前述第2或第4領域重疊。
14. 如申請專利範圍第5項之半導體積體電路，其中，前述電源軌配線係包含：複數條的第1電源軌配線，其係電性連接至前述第1輔助電源帶配線；及複數條的第2電源軌配線，其係電性連接至前述第2輔助電源帶配線。
15. 如申請專利範圍第14項之半導體積體電路，其中，在前述第4配線層中，前述第1電源軌配線與前述第2電源軌配線係交替配置。
16. 如申請專利範圍第14項之半導體積體電路，其中，前述第1及第2中間電源配線皆配置於與前述第1及第2電源軌配線不重疊的位置。
17. 如申請專利範圍第14項之半導體積體電路，其中，更在前述第2配線層與前述第4配線層之間具備至少1層的第6配線層， 前述第6配線層係具有：複數條的第1電源配線，其係電性連接前述第1輔助電源帶配線與前述第1電源軌配線；及複數條的第2電源配線，其係電性連接前述第2輔助電源帶配線與前述第2電源軌配線。
18. 如申請專利範圍第17項之半導體積體電路，其中，前述第1及第2電源配線係延伸於前述第2方向。
19. 如申請專利範圍第17項之半導體積體電路，其中，前述第1及第2電源配線皆包含位於前述第1及第2輔助電源帶配線間的領域。
20. 如申請專利範圍第5項之半導體積體電路，其中，前述上位電源帶配線係包含：複數條的第1上位電源帶配線，其係電性連接至前述第1電源帶配線；及複數條的第2上位電源帶配線，其係電性連接至前述第2電源帶配線。