JP2009038240A - 半導体集積回路装置の配置配線方法 - Google Patents

Abstract

【課題】信号配線の未結線やタイミング未達などの問題と電源配線における電圧降下の問題を同時に解決する。
【解決手段】本発明の半導体集積回路装置の配置配線方法は、ネットリストに基づいて配置されるセルへの電源が少なくとも２つ以上の異なる経路で供給されるように電源配線が配線される電源配線ステップ（ＳＴ１２）と、複数のセルが配置されるセル配置ステップ（ＳＴ１３）と、ＳＴ１２で配線された初期電源配線と同じ配線層にＳＴ１３で配置されたセル間の信号配線が配線される信号配線ステップ（ＳＴ１４）と、ＳＴ１４で信号配線が未結線もしくは配線ショートを生じた場合、または、信号配線においてタイミング違反が生じた場合に、問題となった信号配線の近傍に配置されている初期電源配線が許容される電圧降下の範囲内で削除され、問題となった信号配線が再配線される配線修正ステップ（ＳＴ１５）を有する。
【選択図】図１

Description

本発明は、多層配線を有する半導体集積回路装置の配置配線方法に関する。

近年の半導体集積回路装置では、搭載されるシステムの高機能化、大規模化、高速化に伴う消費電流量の増大と、メタル配線プロセスの微細化により配線抵抗値が高くなったことで、電圧降下が発生しやすくなってきている。電圧降下は、回路の動作速度を低下させ、集積回路装置のパフォーマンスの低下や誤動作を引き起こす現象を発生させるため、電圧降下を発生させないように従来から対策が行われてきている。

きめられた消費電流の条件下において電圧降下を防ぐためには、電源配線の抵抗を小さくする（例えば、「特許文献１」を参照。）ことが重要である。このため、従来は、可能な範囲で電源配線を太くしたり、本数を増やしたりすることがよく行われてきた。しかし、一方で、集積回路装置での配線リソースは、電源配線とともに、セル間の信号配線でも使用される。電源配線の抵抗を小さくしようとそのリソース割合を高めると、信号配線においてリソース不足から配線混雑が発生し、配線の未結線やショート、あるいは迂回配線によるタイミング違反を生じる、などの問題が発生する。そのため、従来は、消費電流の見積もりを行い、電圧降下問題を発生させない必要な電源本数を算出し、配線リソースを電源配線と信号配線に適切に割り当ててレイアウトする方法が採られていた。

しかしながら、このような従来の半導体集積回路装置の配置配線方法では、実際のレイアウト後にわかる局所的な電圧降下が発生した場合や、見積もり時の消費電流の値が小さかったことがレイアウト情報を使用した検証でわかった場合などには、電源配線を追加することが必要になり、設計工程での後戻りが発生し設計工数が大幅に増加するため、開発期間が長くなり、ひいては開発コストが増加するという問題があった。今後、半導体製造プロセスのさらなる微細化に伴って電源電圧の低電圧化が主流になることは必至で、電圧降下の問題がますます重要になると推察される。
特開２００４−３６３２９４号公報

本発明は、信号配線の未結線やタイミング未達などの問題と電源配線における電圧降下の問題を同時に解決することができる半導体集積回路装置の配置配線方法を提供する。

本発明の一態様によれば、ネットリストに基づいて配置されるセルへの電源が少なくとも２つ以上の異なる経路で供給されるように電源配線が配線される電源配線ステップと、複数の前記セルが配置されるセル配置ステップと、前記電源配線ステップで配線された初期電源配線と同じ配線層に前記セル配置ステップで配置された前記セル間の信号配線が配線される信号配線ステップと、前記信号配線ステップで前記信号配線が未結線もしくは配線ショートを生じた場合、または、前記信号配線においてタイミング違反が生じた場合に、問題となった前記信号配線の近傍に配置されている前記初期電源配線が許容される電圧降下の範囲内で削除され、前記問題となった信号配線が再配線される配線修正ステップを有することを特徴とする半導体集積回路装置の配置配線方法が提供される。

本発明によれば、設計工程における後戻りを大幅に抑制することができるので、開発期間を短縮し、開発コストを削減することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わる半導体集積回路装置の配置配線方法を示すフロー図である。ここでは、主に、論理設計で生成されたネットリストに基づいてレイアウトデータを生成するレイアウト設計にかかわる部分を示した。

本発明の実施例１に係わる半導体集積回路装置の配置配線方法は、フロアプランを生成するステップ（ＳＴ１１）、初期電源配線を配線するステップ（ＳＴ１２）、ネットリストに基づいて複数のセルを配置するステップ（ＳＴ１３）、セル間の信号配線を配線するステップ（ＳＴ１４）、電圧降下を基準にして電源配線と信号配線を修正するステップ（ＳＴ１５）、およびレイアウト情報を出力するステップ（ＳＴ１６）を備えている。

フロアプランステップ（ＳＴ１１）では、フロアプランモジュールを用いてパッド配置などが決められる。

電源配線ステップ（ＳＴ１２）では、電源配線モジュールにより第３配線層〜第７配線層に初期電源配線がひかれる。この際、配置されるセルにおいて許容される電源電圧の範囲（例えば、３Ｖ±０.１５Ｖ。）を超えて電圧降下がおきないために必要とされるよりあらかじめ電源配線を多くひいておく。すなわち、配置されるセルへの電源が少なくとも２つ以上の異なる経路で供給されるよう初期電源配線が形成される。具体的な初期電源配線の構成は、図３〜図７を用いて後述する。

セル配置ステップ（ＳＴ１３）では、ネットリストに基づいて、セル配置モジュールによりセルが配置される。

信号配線ステップ（ＳＴ１４）では、ネットリストに基づいて、ＳＴ１３で配置されたセル間の信号配線が第３配線層〜第７配線層に配線モジュールにより配線される。ここで、信号配線のリソース不足によって配線混雑が発生すると、信号配線の未結線、配線ショート、および迂回配線によるタイミング違反が発生する。

配線修正ステップ（ＳＴ１５）では、ＳＴ１４で信号配線が未結線もしくは配線ショートを生じた場合、または、信号配線においてタイミング違反が生じた場合に、問題となった信号配線の近傍に配置されている初期電源配線が許容される電圧降下の範囲内（例えば、５％以下。）で削除され、問題となった信号配線が再配線される。この問題発生箇所（以下、「違反箇所」という。）を対策する具体的な詳細フローは図２を用いて後述する。

情報出力ステップ（ＳＴ１６）では、ＳＴ１１〜ＳＴ１５で作成されたレイアウト情報が情報出力モジュールによって出力され、レイアウト設計工程が完了する。

図２は、本発明の実施例１に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）を示すフロー図である。
本発明の実施例１に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）は、違反箇所を抽出するステップ（ＳＴ２１）、削除候補箇所を抽出するステップ（ＳＴ２２）、電源配線の電圧降下を算出するステップ（ＳＴ２３）、電圧降下を基準として初期電源配線の削除を判定するステップ（ＳＴ２４）、初期電源配線を削除するステップ（ＳＴ２５）、および信号配線を再配線するステップ（ＳＴ２６）を備えている。

違反箇所抽出ステップ（ＳＴ２１）では、違反箇所が配線修正検出モジュールにより複数検出され特定される。これら特定された違反箇所に対して、以下のＳＴ２２〜ＳＴ２５が繰り返し実行され、信号配線のリソース不足が解決される。

候補抽出ステップ（ＳＴ２２）では、信号配線のリソース不足を解消するために、ＳＴ２１で特定された違反箇所に対して、その近傍に存在する初期電源配線の座標情報、接続情報に基づいて初期電源配線の削除候補箇所が電源配線削除候補抽出モジュールによって抽出される。

電圧降下算出ステップ（ＳＴ２３）では、ＳＴ２２で抽出された削除候補箇所を削除した場合の電源配線における電圧降下がどの程度発生するかが電圧降下計算モジュールによって算出される。

削除判定ステップ（ＳＴ２４）では、ＳＴ２３で算出された結果に基づいて初期電源配線の削除が判定される。すなわち、削除候補箇所を削除しても問題ない場合（“ｙｅｓ”、電圧降下≦５％。）には処理はＳＴ２５へ移行し、削除候補箇所を削除すると電圧降下が大きく問題となる場合（“ｎｏ”、電圧降下＞５％。）には実際の削除を行わず、次の違反箇所を処理するために処理はＳＴ２２へ移行する。

電源配線削除ステップ（ＳＴ２５）では、ＳＴ２２で抽出された削除候補箇所が初期電源配線から実際に削除される。

このようにＳＴ２２〜ＳＴ２５を繰り返しすべての違反箇所について処理が終わった後、再配線ステップ（ＳＴ２６）で、更新された電源配線に基づいて、再配線モジュールによって信号配線が再配線され、ＳＴ１４で配線された信号配線が修正される。

次に電源配線ステップ（ＳＴ１２）で形成される初期電源配線の構造を説明する。

図３は、本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線を示すレイアウト図である。ここでは、一例として、第３配線層〜第７配線層に電源配線および信号配線が配線される場合の初期電源配線を示した。また、電源配線が各配線層で占める面積割合は２５％であるとした。

本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線は、第７配線層に配置されたＶＤＤ配線１７ａとＶＳＳ配線１７ｂ、第６配線層に配置されたＶＤＤ配線１６ａとＶＳＳ配線１６ｂ、第５配線層に配置されたＶＤＤ配線１５ａとＶＳＳ配線１５ｂ、第４配線層に配置されたＶＤＤ配線１４ａとＶＳＳ配線１４ｂ、第３配線層に配置されたＶＤＤ配線１３ａとＶＳＳ配線１３ｂ、および各配線層間を接続するためのコンタクトプラグ１８ａ〜１８ｄで構成されている。

図３に示した４本の一点鎖線は、それぞれ図４〜図７に示した断面の位置を表している。また、図３はレイアウト図（平面図）であるため、下層のＶＤＤ配線１３ａ、ＶＳＳ配線１３ｂ、およびコンタクトプラグ１３ｄは図示されていない。

ＶＤＤ配線１３ａ〜１７ａは、電源電位（ＶＤＤ＝３Ｖ）を供給するために使用され、ＶＳＳ配線１３ｂ〜１７ｂは、接地電位（ＶＳＳ＝０Ｖ）を供給するために使用される。

ＶＤＤ配線１７ａとＶＳＳ配線１７ｂは、第１の方向（図３の紙面上下方向。）に延在し、第１の方向と直交する第２の方向（図３の紙面左右方向。）に沿ってピッチｄで交互に配置されている。

ＶＤＤ配線１６ａとＶＳＳ配線１６ｂは、第２の方向に延在し、第１の方向に沿ってピッチｄで交互に配置されている。

ＶＤＤ配線１５ａとＶＳＳ配線１５ｂは、第１の方向に延在し、第２の方向に沿ってピッチｄで交互に配置されている。また、ＶＤＤ配線１５ａとＶＳＳ配線１５ｂは、ＶＤＤ配線１７ａおよびＶＳＳ配線１７ｂとは第２の方向に沿ってｄ／２ずれて配置されている。

ＶＤＤ配線１４ａとＶＳＳ配線１４ｂは、第２の方向に延在し、第１の方向に沿ってピッチｄで交互に配置されている。また、ＶＤＤ配線１４ａとＶＳＳ配線１４ｂは、ＶＤＤ配線１６ａおよびＶＳＳ配線１６ｂとは第１の方向に沿ってｄ／２ずれて配置されている。

ＶＤＤ配線１３ａとＶＳＳ配線１３ｂは、第１の方向に延在し、第２の方向に沿ってピッチｄで交互に配置されている。また、ＶＤＤ配線１３ａとＶＳＳ配線１３ｂは、ＶＤＤ配線１５ａおよびＶＳＳ配線１５ｂとは第２の方向に沿ってｄ／２ずれて配置されている。

初期電源配線の面積比率、すなわち、初期電源配線と信号配線のリソース比率はピッチｄと電源配線の配線幅ｗによって調整される。ここでは、一例として、初期電源配線の面積比率を２５％にするため、初期電源配線の配線幅ｗはピッチｄの１／４に設定されている。

ＶＤＤ配線１７ａとＶＳＳ配線１７ｂは、最上層の配線層に配置され、フロアプランステップ（ＳＴ１１）でチップの周縁部に配置された複数の電源パッド（図示していない。）に接続されている。

第７配線層と第６配線層を接続するコンタクトプラグ１８ａは、ＶＤＤ配線１７ａとＶＤＤ配線１６ａとの交差位置、およびＶＳＳ配線１７ｂとＶＳＳ配線１６ｂとの交差位置に形成されている。

すなわち、ＶＤＤ配線１７ａとＶＤＤ配線１６ａは、コンタクトプラグ１８ａによって格子状に接続されている。同様に、ＶＳＳ配線１７ｂとＶＳＳ配線１６ｂも格子状に接続されている。

第６配線層と第５配線層を接続するコンタクトプラグ１８ｂは、ＶＤＤ配線１６ａとＶＤＤ配線１５ａとの交差位置、およびＶＳＳ配線１６ｂとＶＳＳ配線１５ｂとの交差位置に形成されている。

すなわち、ＶＤＤ配線１６ａとＶＤＤ配線１５ａは、コンタクトプラグ１８ｂによって格子状に接続されている。同様に、ＶＳＳ配線１６ｂとＶＳＳ配線１５ｂも格子状に接続されている。

第５配線層と第４配線層を接続するコンタクトプラグ１８ｃは、ＶＤＤ配線１５ａとＶＤＤ配線１４ａとの交差位置、およびＶＳＳ配線１５ｂとＶＳＳ配線１４ｂとの交差位置に形成されている。

すなわち、ＶＤＤ配線１５ａとＶＤＤ配線１４ａは、コンタクトプラグ１８ｃによって格子状に接続されている。同様に、ＶＳＳ配線１５ｂとＶＳＳ配線１４ｂも格子状に接続されている。

第４配線層と第３配線層を接続するコンタクトプラグ１８ｄは、ＶＤＤ配線１４ａとＶＤＤ配線１３ａとの交差位置、およびＶＳＳ配線１４ｂとＶＳＳ配線１３ｂとの交差位置に形成されている。

すなわち、ＶＤＤ配線１４ａとＶＤＤ配線１３ａは、コンタクトプラグ１８ｄによって格子状に接続されている。同様に、ＶＳＳ配線１４ｂとＶＳＳ配線１３ｂも格子状に接続されている。

次に、図４〜図７を用いて第３配線層〜第７配線層のＶＤＤ配線の立体構造について説明する。
図４〜図７は、本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線の構造を示す断面図である。図４は、図３におけるＡ−Ａ断面を示し、図５はＢ−Ｂ断面を示し、図６はＣ−Ｃ断面を示し、図７はＤ−Ｄ断面を示している。

第７配線層のＶＤＤ配線１７ａは、図６に示したように、コンタクトプラグ１８ａによって第６配線層の複数のＶＤＤ配線１６ａに接続されている。また、図４に示したように、複数のＶＤＤ配線１７ａがコンタクトプラグ１８ａによって１つのＶＤＤ配線１６ａに接続されている。

さらに、ＶＤＤ配線１６ａは、コンタクトプラグ１８ａとは第２の方向（図４では紙面左右方向。）に半ピッチ（ｄ／２）ずれたコンタクトプラグ１８ｂによって第５配線層の複数のＶＤＤ配線１５ａに接続されている。また、図７に示したように、複数のＶＤＤ配線１６ａがコンタクトプラグ１８ｂによって１つのＶＤＤ配線１５ａに接続されている。

さらに、ＶＤＤ配線１５ａは、コンタクトプラグ１８ｂとは第１の方向（図７では紙面左右方向。）に半ピッチ（ｄ／２）ずれたコンタクトプラグ１８ｃによって第４配線層の複数のＶＤＤ配線１４ａに接続されている。また、図５に示したように、複数のＶＤＤ配線１５ａがコンタクトプラグ１８ｃによって１つのＶＤＤ配線１４ａに接続されている。

さらに、ＶＤＤ配線１４ａは、コンタクトプラグ１８ｃとは第２の方向（図５では紙面左右方向。）に半ピッチ（ｄ／２）ずれたコンタクトプラグ１８ｄによって第３配線層の複数のＶＤＤ配線１３ａに接続されている。また、図６に示したように、複数のＶＤＤ配線１４ａがコンタクトプラグ１８ｄによって１つのＶＤＤ配線１３ａに接続されている。

このように、第３配線層〜第７配線層のＶＤＤ配線１３ａ〜１７ａは、コンタクトプラグ１８ａ〜１８ｄによって複数階層の立体的な格子状に形成されている。

同様に、ＶＳＳ配線１３ｂ〜１７ｂも、コンタクトプラグ１８ａ〜１８ｄによって複数階層の立体的な格子状に形成されている。

次に、半導体集積回路装置の配置配線方法における初期電源配線の削除について説明する。
図８は、本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線削除の一例を示すレイアウト図である。ここでは、信号配線ステップ（ＳＴ１４）で図８に示したＡ点およびＢ点に違反箇所が発生した場合を示した。

Ａ点では、信号配線ステップで第６配線層の信号配線に問題が生じたため、ＶＤＤ配線１６ａの一部が削除されている。また、Ｂ点では、第４配線層の信号配線で問題が生じたため、ＶＤＤ配線１４ａの一部が削除されている。

ＶＤＤ配線１３ａ〜１７ａは、上述したように立体的な格子状に形成されており、いずれの場合も、電圧降下算出ステップで算出された電圧降下は、許容される範囲内（＜５％）である。したがって、図８に示した電源配線に基づいて信号配線を再配線することで、電源配線での電圧降下による誤動作などの電圧降下問題を回避しつつ、リソース不足による信号配線の問題が解決される。

上記実施例１によれば、電源配線削除により信号配線のリソースが増加するので、配線混雑に起因する問題が解決される可能性が高くなるので、レイアウト設計工程における後戻りを大幅に抑制することができ、開発期間を短縮し、開発コストを削減することができる。

また、上記実施例１によれば、電源配線の電圧降下を算出し、その結果に基づいて電源配線の削除を判定しているので、電源の電圧降下に起因する誤動作などの電圧降下問題を発生させずに信号配線のリソースを増加させることができる。

上述の実施例１では、初期電源配線は、電源削除による電圧降下の影響を少なくするため、第３配線層〜第７配線層に形成されるとしたが、本発明はこれに限られるものではなく、配置されるセルへの電源供給が２つ以上の異なる経路で実現できるような２つ以上の配線層があれば、原理的には適用可能である。

また、上述の実施例１では、初期電源配線の各配線層における面積比率は２５％であるとしたが、本発明はこれに限られるものではなく、例えば、配線層ごとに異なる面積比率を設定することもできる。

さらに、上述の実施例１では、第７配線層と第５配線層、第５配線層と第３配線層、および第６配線層と第４配線層の初期電源配線は、それぞれ半ピッチ（ｄ／２）ずれて配置されるとしたが、本発明はこれに限られるものではなく、例えば、上下のコンタクトプラグ１８ａ〜１８ｄを平面的に同じ位置に配置することが許容される場合には、対応する初期電源配線を平面的に同じ位置に配置することもできる。

さらに、上述の実施例１では、初期電源配線は各配線層においてＶＤＤ配線１３ａ〜１７ａとＶＳＳ配線１３ｂ〜１７ｂが交互に配置されるとしたが、本発明はこれに限られるものではなく、必要に応じて並び順を設定するようにしても良い。

さらに、上述の実施例１では、電源電圧（ＶＤＤ）は３Ｖであるとしたが、本発明はこれに限られるものではなく、例えば、ＶＤＤ＝１.２Ｖなどの低電圧製品に適用することもできる。

さらに、上述の実施例１では、許容される電圧降下は５％であるとしたが、本発明はこれに限られるものではなく、例えば、配置されるセルが誤動作を起こさない範囲で任意に設定することもできる。さらに、セルの仕様に基づいて、セルごとに異なる値で許容される電圧降下を設定するようにしても良い。

図９は、本発明の実施例２に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）を示すフロー図である。フロアプランステップ（ＳＴ１１）、電源配線ステップ（ＳＴ１２）、セル配置ステップ（ＳＴ１３）、信号配線ステップ（ＳＴ１４）、および情報出力ステップ（ＳＴ１６）は実施例１と同様であるので、説明は省略する。また、ＳＴ１２で生成される初期電源配線も実施例１と同様であるので、説明は省力する。

本発明の実施例２に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）は、違反箇所を抽出するステップ（ＳＴ９１）、削除候補箇所を抽出するステップ（ＳＴ９２）、電源配線の電圧降下を算出するステップ（ＳＴ９３）、電圧降下を基準として初期電源配線の削除を判定するステップ（ＳＴ９４）、初期電源配線を削除するステップ（ＳＴ９５）、および信号配線を再配線するステップ（ＳＴ９６）を備えている。

各ステップでの処理は実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、再配線ステップ（ＳＴ９６）が繰り返しループの中に入っていることである。

すなわち、再配線ステップ（ＳＴ９６）では、違反箇所ごとに電源削除ステップ（ＳＴ９５）で更新された電源配線に基づいて、その違反箇所を解消するために再配線モジュールによって信号配線が再配線され、ＳＴ１４で配線された信号配線が修正される。

このように、違反箇所ごとに再配線を実行することで、違反箇所が比較的少ない場合、つまり、電源配線を部分的に削除しても電圧降下問題が発生しにくい場合には、配線修正ステップ（ＳＴ１５）での処理量を少なくすることができる。

上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、違反箇所が比較的少ない場合に、より短い時間で処理を実行することができる。

図１０は、本発明の実施例３に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）を示すフロー図である。フロアプランステップ（ＳＴ１１）、電源配線ステップ（ＳＴ１２）、セル配置ステップ（ＳＴ１３）、信号配線ステップ（ＳＴ１４）、および情報出力ステップ（ＳＴ１６）は実施例１と同様であるので、説明は省略する。また、ＳＴ１２で生成される初期電源配線も実施例１と同様であるので、説明は省力する。

本発明の実施例３に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）は、違反箇所を抽出するステップ（ＳＴ１０１）、削除候補箇所を抽出するステップ（ＳＴ１０２）、電源配線の電圧降下を算出するステップ（ＳＴ１０３）、電圧降下を基準として初期電源配線の削除を判定するステップ（ＳＴ１０４）、初期電源配線の削除箇所を記憶するステップ（ＳＴ１０５）、および電源配線と信号配線を再配線するステップ（ＳＴ１０６）を備えている。

削除箇所記憶ステップ（ＳＴ１０５）と再配線ステップ（ＳＴ１０６）を除く各ステップでの処理は実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、ＳＴ１０５で初期電源配線が削除されるのではなく、ＳＴ１０５では削除される箇所が削除情報として記憶され、ＳＴ１０６で電源配線および信号配線がはじめから配線し直されることである。

すなわち、再配線ステップ（ＳＴ１０６）では、削除箇所記憶ステップ（ＳＴ１０５）で記憶された初期電源配線の削除情報に基づいて電源配線が再配線され、さらに信号配線が再配線される。

このように、初期電源配線の削除情報を記憶し、これに基づいて電源配線を再配線することで、違反箇所が多い場合に、電源配線の更新にかかる処理時間を短縮することができる。

上記実施例３によれば、実施例１と同様の効果を得られるばかりでなく、違反箇所が多い場合に、より短い時間で処理を実行することができる。

本発明の実施例１に係わる半導体集積回路装置の配置配線方法を示すフロー図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）を示すフロー図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線を示すレイアウト図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線の断面（Ａ−Ａ）を示す図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線の断面（Ｂ−Ｂ）を示す図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線の断面（Ｃ−Ｃ）を示す図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線の断面（Ｄ−Ｄ）を示す図。 本発明の実施例１に係わる半導体集積回路装置の配置配線方法における初期電源配線削除の一例を示すレイアウト図。 本発明の実施例２に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）を示すフロー図。 本発明の実施例３に係わる半導体集積回路装置の配置配線方法における配線修正ステップ（ＳＴ１５）を示すフロー図。

符号の説明

ＳＴ１１ フロアプランステップ
ＳＴ１２ 電源配線ステップ
ＳＴ１３ セル配置ステップ
ＳＴ１４ 信号配線ステップ
ＳＴ１５ 配線修正ステップ
ＳＴ１６ 情報出力ステップ
ＳＴ２１ 違反箇所抽出ステップ
ＳＴ２２ 候補抽出ステップ
ＳＴ２３ 電圧降下算出ステップ
ＳＴ２４ 削除判定ステップ
ＳＴ２５ 電源配線削除ステップ
ＳＴ２６ 再配線ステップ

Claims (5)

1. ネットリストに基づいて配置されるセルへの電源が少なくとも２つ以上の異なる経路で供給されるように電源配線が配線される電源配線ステップと、
   複数の前記セルが配置されるセル配置ステップと、
   前記電源配線ステップで配線された初期電源配線と同じ配線層に前記セル配置ステップで配置された前記セル間の信号配線が配線される信号配線ステップと、
   前記信号配線ステップで前記信号配線が未結線もしくは配線ショートを生じた場合、または、前記信号配線においてタイミング違反が生じた場合に、問題となった前記信号配線の近傍に配置されている前記初期電源配線が許容される電圧降下の範囲内で削除され、前記問題となった信号配線が再配線される配線修正ステップを有することを特徴とする半導体集積回路装置の配置配線方法。
2. 前記初期電源配線は、
   第１の方向に沿って延在し第１の電位を供給する複数の第１の配線および前記第１の方向に沿って延在し第２の電位を供給する複数の第２の配線を有する第１の配線層と、
   前記第１の方向と直交する第２の方向に沿って延在し前記第１の電位を供給する複数の第３の配線および前記第２の方向に沿って延在し前記第２の電位を供給する複数の第４の配線を有する第２の配線層とを有し、
   前記複数の第１の配線および前記複数の第３の配線が前記第１の配線層と前記第２の配線層を接続するコンタクトプラグによって格子状に接続され、
   前記複数の第２の配線および前記複数の第４の配線が別の前記コンタクトプラグによって格子状に接続されていることを特徴とする請求項１に記載の半導体集積回路装置の配置配線方法。
3. 前記配線修正ステップは、
   前記信号配線の未結線もしくは配線ショートを生ずる箇所、または、前記信号配線においてタイミング違反を生ずる箇所が違反箇所として特定される違反箇所抽出ステップと、
   前記違反箇所抽出ステップで特定された前記違反箇所の近傍に存在する前記初期電源配線において、削除候補箇所が抽出される候補抽出ステップと、
   前記候補抽出ステップで抽出された前記削除候補箇所を削除した場合の前記電源配線において、前記セル配置ステップで配置された前記セルでの電源電圧の電圧降下が算出される電圧降下算出ステップと、
   前記電圧降下算出ステップで算出された計算値があらかじめ定められた電圧降下の許容範囲内であれば、前記候補抽出ステップで抽出された前記削除候補箇所が前記初期電源配線から削除される電源配線削除ステップと、
   前記電源配線削除ステップで更新された電源配線に基づいて、前記信号配線ステップで配線された前記信号配線が修正される再配線ステップを有することを特徴とする請求項１に記載の半導体集積回路装置の配置配線方法。
4. 複数の前記違反箇所が存在する場合に、前記違反箇所に対応する前記削除候補箇所がすべて削除された後に前記再配線ステップが実行されることを特徴とする請求項３に記載の半導体集積回路装置の配置配線方法。
5. 前記配線修正ステップは、
   前記信号配線の未結線もしくは配線ショートを生ずる箇所、または、前記信号配線においてタイミング違反を生ずる箇所が違反箇所として特定される違反箇所抽出ステップと、
   前記違反箇所抽出ステップで特定された前記違反箇所の近傍に存在する前記初期電源配線において、削除候補箇所が抽出される候補抽出ステップと、
   前記候補抽出ステップで抽出された前記削除候補箇所を削除した場合の前記電源配線において、前記セル配置ステップで配置された前記セルでの電源電圧の電圧降下を算出する電圧降下算出ステップと、
   前記電圧降下算出ステップで算出された計算値があらかじめ定められた電圧降下の許容範囲内であれば、前記候補抽出ステップで抽出された前記削除候補箇所が削除箇所として記録される削除箇所記憶ステップと、
   前記削除箇所記憶ステップで記録された前記削除箇所に基づいて新しい電源配線が形成され、前記新しい電源配線に基づいて前記セル間の信号配線が配線される再配線ステップを有することを特徴とする請求項１に記載の半導体集積回路装置の配置配線方法。

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