JP2008066371A - 半導体集積回路における電源配線構造 - Google Patents

Abstract

【課題】第１の方向の下位配線層の電源配線と第２の方向の上位配線層の電源配線をスタックドビアで接続して機能回路までの駆動電力の供給経路を形成すると、上位配線層の電源配線と重なる中間配線層の第２の方向の信号配線の配線リソースが少なくなる。
【解決手段】中間層電源配線Ｄ３は、最上位層電源配線Ｄ４の配線領域内にあってかつ第２の方向Ｙで最下位層電源配線Ｄ１の配線領域外に延在し、最上位層電源配線Ｄ４に対してビア接続され、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４との交差領域Ｋ１において、第２層電源配線Ｄ２は、最下位層電源配線Ｄ１の上方に位置する部分と中間層電源配線Ｄ３の下方に位置する部分とを有し、最下位層電源配線Ｄ１および中間層電源配線Ｄ３に対してビア接続され、中間配線層において第２の方向に沿って配線可能な信号配線Ｒ３の配線領域が交差領域Ｋ１内に確保されている。
【選択図】図１

Description

本発明は、半導体集積回路における電源配線構造に関する。

近年、製造プロセスの微細化に伴いＬＳＩへのトランジスタの高集積化が進む一方で、電源電圧の低下が進んでいる。これにより、ＬＳＩチップ内での電源配線の抵抗による電圧降下が動作速度に与える影響が無視できなくなっている。これにより、論理回路の遅延時間が増大し、誤動作の原因となる。よって、電源配線の設計が大変重要である。しかし、電源配線構造は配線領域を大きく占有するため、電源配線数を多くしたり電源配線幅を太くすると、信号配線の配線領域が減少し、集積回路の面積増大を招く。

近年の電源配線においては、図６のように機能回路へ接続されているＶＤＤの最下位層電源配線Ｄ１およびＶＳＳの最下位層電源配線Ｓ１が第１の方向Ｘに配線されており、ＶＤＤの最上位層電源配線Ｄ４およびＶＳＳの最上位層電源配線Ｓ４を第１の方向Ｘに垂直な第２の方向Ｙに一定の間隔で電源を配線するストラップ配線構造等が使用されている。このストラップ配線構造において、スタックドビア群Ｇ（ビアが複数個まとまっているもの）を介して最下位配線層から最上位配線層を接続して機能回路まで駆動電力の供給経路を形成する。信号配線に関しては上記以外の各配線層の配線領域を使用し、最下位配線層、第２配線層は第１の方向Ｘを優先配線方向とし、第３配線層、最上位配線層は第２の方向Ｙを優先配線方向として配線する。

その他にも、最上位配線層の電源配線のような上位電源配線を多層かつメッシュ状に組み合わせるメッシュ電源配線構造等が使用されている。

また、例えば特許文献１では、下位電源層の第１の方向の電源配線と上位電源層の第２の方向の電源配線とが交差する領域でスタックドビアを使用して接続し、機能回路まで駆動電力の供給経路を形成し、中間の配線層で多数の機能回路の相互配線を形成した集積回路装置において、第１の方向の電源配線と第２の方向の電源配線との交点でのスタックドビアによる接続を周期的に間引くことによって中間配線層の配線を容易に形成できるようにしている。
特開２００１−２５０９１７号公報（第７−８頁、第１−８図）

ところで、上述したスタックドビアでの電力供給では、一般的に下位電源配線の配線幅は上位電源配線の配線幅よりも小さいため、下位電源配線と上位電源配線の交差領域は第１の方向Ｘを長辺とする長方形となっており、そのためスタックドビアの形状も長方形となり（図６の太線参照）、上位電源配線の配線領域下の中間配線層では、図６で二点鎖線矢印で示す第２の方向Ｙへの信号配線Ｒの配線は不可能となり、中間配線層の第２の方向Ｙの配線リソースが少なくなってしまう。

また、特許文献１のようにスタックドビアを周期的に間引く電源配線構造では、駆動電力の供給性能は低下してしまう。

本発明は、このような事情に鑑みて創作したものであり、機能回路までの駆動電力の供給性能を低下させることなく、中間配線層の第２の方向の信号配線を確保できる半導体集積回路における電源配線構造を提供することを目的としている。

（１）本発明による半導体集積回路における電源配線構造は、
下から上にかけて最下位配線層、第２配線層、１または複数の中間配線層および最上位配線層の複数の配線層をもつ半導体集積回路における電源配線構造であって、
前記最下位配線層に第１の方向に沿った最下位層電源配線が配線され、
前記最上位配線層に前記第１の方向に直交する第２の方向に沿った最上位層電源配線が配線され、
前記中間配線層に配線された中間層電源配線は、前記最上位層電源配線の配線領域内にあってかつ前記第２の方向で前記最下位層電源配線の配線領域外に延在し、前記最上位層電源配線に対してビアを介して接続され、
前記最下位層電源配線と前記最上位層電源配線との交差領域において、前記第２配線層に配線された第２層電源配線は、前記最下位層電源配線の上方に位置する部分と前記中間層電源配線の下方に位置する部分とを有し、前記最下位層電源配線および前記中間層電源配線に対してビアを介して接続され、
前記中間配線層において前記第２の方向に沿って配線可能な信号配線の配線領域が前記交差領域内に確保されているものである。

この構成において、中間層電源配線は最上位層電源配線の長手方向（第２の方向）に延在されている。したがって、中間層電源配線と最上位層電源配線とのビアを介しての接続面積は十分となる。第２層電源配線は第２の方向に沿った中間層電源配線に対向するとともに、最下位層電源配線の長手方向に延在させることが可能である。したがって、第２層電源配線と最下位層電源配線とのビアを介しての接続面積も十分となる。第２層電源配線は、最上位層電源配線ひいては中間層電源配線に沿った部分と最下位層電源配線に沿った部分との合成である十字形の部分を少なくとも有しており、中間層電源配線と最下位層電源配線との広い接続面積でのビア接続を可能にしている。少なくとも十字形の部分を有する第２層電源配線が存在する第２配線層では、最上位層電源配線と最下位層電源配線との交差領域において、信号配線を最上位層電源配線の長手方向（第２の方向）に沿って配線し得る配線領域を確保することはむずかしい。これに対して、十字形の部分を含まず最上位層電源配線に沿うのみの中間層電源配線が存在する中間配線層では、最上位層電源配線と最下位層電源配線との交差領域において、信号配線を最上位層電源配線の長手方向（第２の方向）に沿って配線し得る配線領域を確保することは容易となる。そして、本発明では、この構造的特徴を活かして、上記のとおり、最上位層電源配線と最下位層電源配線との交差領域において、中間配線層において第２の方向に沿って配線可能な信号配線の配線領域が確保された構造となっている。

この電源配線構造によれば、接続面積が十分に確保されているため駆動電力供給の面で不足はなく、また回路面積を過剰に増大させないですみ、それでいて中間配線層における信号配線の第２の方向での配線リソースをより多く確保することが可能となっている。

（２）上記（１）の構成の電源配線構造において、前記中間配線層が複数あり、前記中間配線層のそれぞれに前記中間層電源配線が配線され、前記中間配線層のそれぞれにおいて前記第２の方向に沿って配線可能な信号配線の配線領域が前記交差領域内に確保されているという態様がある。

（３）また、上記（１），（２）の構成の電源配線構造において、前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアは、前記交差領域の内部にも配置されているという態様がある。

（４）また、本発明による半導体集積回路における電源配線構造は、
下から上にかけて最下位配線層、１または複数の中間配線層および最上位配線層の複数の配線層をもつ半導体集積回路における電源配線構造であって、
前記最下位配線層に第１の方向に沿った最下位層電源配線が配線され、
前記最下位配線層において、前記最下位層電源配線には前記第１の方向に直交する第２の方向に沿って分岐電源配線が分岐され、
前記最上位配線層に前記第２の方向に沿った最上位層電源配線が配線され、
前記中間配線層に配線された中間層電源配線は、前記最上位層電源配線の配線領域内にあってかつ前記分岐電源配線に重なる部分を有し、前記最上位層電源配線および前記分岐電源配線に対してビアを介して接続され、
前記中間配線層において前記第２の方向に沿って配線可能な信号配線の配線領域が前記交差領域内に確保されているものである。

これは、上記（１）の電源配線構造において、第２層電源配線の構成を１段下げて最下位層電源配線に合成したものに相当する。それが分岐電源配線である。この電源配線構造においても、接続面積が十分に確保されているため駆動電力供給の面で不足はなく、また回路面積を過剰に増大させないですみ、それでいて中間配線層における信号配線の第２の方向での配線リソースをより多く確保することが可能となっている。

（５）また、上記（１），（２），（３）の構成の電源配線構造において、
前記最上位層電源配線は、前記第２の方向に沿っていることに代えて、前記第１の方向に沿って配線され、
前記最下位層電源配線と前記最上位層電源配線との重複領域において、前記第２配線層に配線された第２層電源配線は、前記最下位層電源配線の上方に位置する部分と前記中間層電源配線の下方に位置する部分とを有し、前記最下位層電源配線および前記中間層電源配線に対してビアを介して接続され、
前記中間配線層において前記第２の方向に沿って配線可能な信号配線の配線領域が前記重複領域内に確保されているという態様がある。

これは、最上位層電源配線について、その配線方向を第２の方向ではなく第１の方向に変更したものである。最上位層電源配線の配線方向が最下位層電源配線の配線方向に平行となっているため、「交差領域」という代わりに「重複領域」ということになる。この場合も上記同様に、接続面積が十分に確保されているため駆動電力供給の面で不足はなく、また回路面積を過剰に増大させないですみ、それでいて中間配線層における信号配線の第２の方向での配線リソースをより多く確保することが可能となっている。

（６）上記（５）の構成の電源配線構造において、前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアは、前記重複領域の内部にも配置されているという態様がある。

さらに、上記（１）〜（３），（５），（６）の構成において、前記中間層電源配線と前記第２層電源配線との接続ビアの一部と前記中間層電源配線と前記最上位層電源配線との接続ビアの一部とが重複領域を有しているという態様がある。

また、上記（１）〜（３），（５），（６）の構成において、前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアおよび前記第２層電源配線と前記最下位層電源配線との接続ビアはそれぞれ複数のビアで構成されているという態様がある。

さらに、前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアはそれぞれ前記第２の方向に一列以上並んでいるという態様がある。

また、上記の分岐電源配線に言及した電源配線構造において、前記最下位層電源配線の一部および前記分岐電源配線がスタンダードセルの電源配線であるという態様がある。

また、前記スタンダードセル内にトランジスタを有し、前記分岐電源配線の一部が前記トランジスタのソース部と重複領域を有しているという態様もある。

本発明によれば、半導体集積回路の電源配線構造において、最下位層電源配線から最上位層電源配線へのビア接続において、最下位層電源配線の方向に沿った電源配線部分と最上位層電源配線の方向に沿った電源配線部分とを合成してあるので、接続面積が十分に確保され、回路面積の増大を抑制しかつ駆動電力供給の能力を低下させることなく、中間配線層における信号配線の第２の方向での配線リソースをより多く確保することができる。

以下、図面を参照しながら本発明の実施の形態について説明する。

（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の電源配線図である。

Ｄ１は最下位配線層のＶＤＤ電源配線、Ｓ１は最下位配線層のＶＳＳ電源配線である。ＶＤＤの最下位層電源配線Ｄ１およびＶＳＳの最下位層電源配線Ｓ１は第１の方向Ｘに伸びており、第２の方向Ｙに交互に等間隔で配線されている。Ｄ４は最上位配線層のＶＤＤ電源配線、Ｓ４は最上位配線層のＶＳＳ電源配線である。ＶＤＤの最上位層電源配線Ｄ４およびＶＳＳの最上位層電源配線Ｓ４は第２の方向Ｙに伸びており、第１の方向Ｘに交互に等間隔で配線される（ストラップ配線）。

第１の方向Ｘに３つ配置しているビア群Ｇ１は、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４を接続するためのビア群の一部で、最下位配線層から第２配線層間を接続している。

第２の方向Ｙに３つ配置しているビア群Ｇ２は、同じく最下位層電源配線Ｄ１と最上位層電源配線Ｄ４を接続するためのビア群の一部で、第２のビアと第３のビアからなり、第２配線層から最上位配線層間を接続している。

第１の方向Ｘに３つ配置しているビア群Ｇ３は、最下位配線層の最下位層電源配線Ｓ１と最上位配線層の最上位層電源配線Ｓ４を接続するためのビア群の一部で、最下位配線層から第２配線層間を接続している。

第２の方向Ｙに３つ配置しているビア群Ｇ４は、同じく最下位層電源配線Ｓ１と最上位層電源配線Ｓ４を接続するためのビア群の一部で、第２のビアと第３のビアからなり、第２配線層から最上位配線層間を接続している。

図２は図１のエリアＡ１を斜め上部から見た図である。なお、図１のその他のビアが配置されているエリアも図２と同様の構成とする。Ｚは第１の方向Ｘと第２の方向Ｙの両方に垂直な高さ方向を表している。Ｄ２は最下位層電源配線Ｄ１と最上位層電源配線Ｄ４を接続する第２配線層のＶＤＤ電源配線であり、第２の方向Ｙにも第１の方向Ｘにも伸びており、十字の形状をしている。Ｖ１１およびＶ１２は図１のビア群Ｇ１の一部であり、最下位層電源配線Ｄ１と第２層電源配線Ｄ２を接続する第１のビアである。Ｄ３は最下位層電源配線Ｄ１と最上位層電源配線Ｄ４を接続する中間配線層（第３配線層）のＶＤＤ電源配線である。Ｖ２１，Ｖ２２，Ｖ２３は図１のビア群Ｇ２の一部であり、第２層電源配線Ｄ２と中間層電源配線Ｄ３を接続する第２のビアである。Ｖ３１，Ｖ３２，Ｖ３３は図１のビア群Ｇ２の一部であり、中間層電源配線Ｄ３と最上位層電源配線Ｄ４を接続する第３のビアである。

ただし、第１のビアＶ１１〜Ｖ１２、第２のビアＶ２１〜Ｖ２３、第３のビアＶ３１〜Ｖ３３はそれぞれＩＲドロップならびに電源エレクトロマイグレーション耐性を満たす個数を配置することが望ましい。

図３は図１のエリアＡ２を拡大した図である。

第２のビアＶ２１〜Ｖ２３および第３のビアＶ３１〜Ｖ３３について、従来ではそれぞれ第１の方向Ｘに並べていたのを、本実施の形態では第２の方向Ｙに並べておくことにより、第２の方向Ｙに優先配線方向をもつ中間配線層（第３配線層）の信号配線Ｒ３（仮想矢印参照）を配線可能な配線領域Ｋ２を、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４の交差領域Ｋ１内に確保することができる。この配線領域Ｋ２は左右に一対ある。これは、最上位層電源配線Ｄ４の配線幅や最上位層電源配線Ｓ４の配線幅が広いときに特に有効である。

なお、交差領域Ｋ１において中央の第２のビアＶ２２および中央の第３のビアＶ３２が存在しなくても、本発明の効果は十分に期待できる。同様に、上下方向で重なる第２のビアＶ２１と第３のビアＶ３１、第２のビアＶ２２と第３のビアＶ３２、第２のビアＶ２３と第３のビアＶ３３については、その重複領域を有していなくても、本発明の効果は十分に期待できる。

また、第２層電源配線Ｄ２については、第１のビアＶ１１〜Ｖ１２および第２のビアＶ２１〜Ｖ２３と接続可能な形状であれば、十字である必要はないことはもちろんであり、例えば、第１の方向Ｘ、第２の方向Ｙの双方向にビアを複数配置できる広い矩形の配線でもよい。

また、交差領域Ｋ１において、第２の方向Ｙに優先配線方向をもつ中間配線層（第３配線層）の信号配線Ｒ３を配線可能な配線領域Ｋ２を確保できれば、第２のビアＶ２１〜Ｖ２３の配列および第３のビアＶ３１〜Ｖ３３の配列は、第２の方向Ｙに一列である必要なく、どのような配列であっても構わない。

また、図２のような構成を第２の方向Ｙに信号配線Ｒ３が多く必要な箇所に使用し、その他は従来の電源構成としてもよい。

また、図４のように最上位層電源配線Ｄ４が第１の方向Ｘに配線された場合でも、最上位配線層より下の配線層ならびにビアの構成を上記と同様にすることで、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４の重複領域Ｋ１′内に、第２の方向Ｙに優先配線方向をもつ中間配線層（第３配線層）の信号配線Ｒ３を配線可能な配線領域Ｋ２を確保することができる。この配線領域Ｋ２は左右に一対ある。

また、中間配線層（第３配線層）の数を増やしてもよい。

（実施の形態２）
図５は本発明の実施の形態２における半導体集積回路の電源配線図である。なお、実施の形態１と同じ構成の箇所は説明を省く。

図５において、Ｃ１，Ｃ２はトランジスタを有するスタンダードセルである。セルＣ１の中にＰチャネルトランジスタのソース部に接続される、最下位層電源配線Ｄ１と同層、同電位で電気的に接続される分岐電源配線Ｄ１１および分岐電源配線Ｄ１２が第２の方向Ｙに配線されており、同様にセルＣ２にもＰチャネルトランジスタのソース部に接続される最下位層電源配線Ｄ１と同層、同電位で電気的に接続される分岐電源配線Ｄ１３が第２の方向Ｙに配線されている。電源配線群ｇ１は第２配線層および中間配線層（第３配線層）でそれぞれ構成された電源配線であり、分岐電源配線Ｄ１１，Ｄ１３が配線されている箇所に配線される。スタックドビア群Ｇ５は電源配線群ｇ１と重なる箇所に最下位配線層から最上位配線層までのそれぞれの配線層の間に配置され、第１のビア、第２のビア、第３のビアでスタックドビア構造を構成しており、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４が電気的に接続される。

このような電源配線構成にすることにより、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４が重なるエリアで第２配線層の信号配線Ｒ２および第３配線層の信号配線Ｒ３を第２の方向Ｙに配線することが可能となる。

なお、スタックドビア群Ｇ５の代わりに、重複領域を有しない第１のビア、第２のビア、第３のビアを使用しても、本発明の効果は十分に期待できる。

なお、ＶＳＳ電源配線の配線構造についても、同様に実現できることは明らかである。

また、上記の電源構成は中間配線層（第３配線層）を取り除いても、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４が重なるエリアにおいて、第２配線層の信号配線Ｒ２を第２の方向Ｙに配線することが可能であることはもちろんであり、全３層の電源構造で実現が可能であるし、さらに中間配線層を増やしてもよい。

また、分岐電源配線Ｄ１１，Ｄ１２，Ｄ１３については、最下位層電源配線Ｄ１と同層、同電位で第２の方向Ｙに配線されておれば、必ずしもトランジスタのソース部に接続される配線である必要はない。

また、実施の形態１と同様に、それぞれの配線層間のビアはＩＲドロップならびに電源エレクトロマイグレーション耐性を満たす個数を配置することが望ましく、また、当該の構成を第２の方向Ｙに信号配線が多く必要な箇所に使用し、その他は従来の電源構成としてもよい。

また、最上位層電源配線Ｄ４が第１の方向Ｘに配線された場合でも、最上位配線層より下の構成を上記と同様にすることで、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４が重なるエリアにおいて、第２配線層の信号配線Ｒ２および第３配線層の信号配線Ｒ３を第２の方向Ｙに配線することが可能となる。

本発明の技術は、第２の方向の配線リソースを多く確保することが可能であるので、種々の半導体集積回路において利用可能である。

本発明の実施の形態１の半導体集積回路における電源配線構造を示す模式的な平面図 本発明の実施の形態１の半導体集積回路における電源配線構造を示す模式的な立体図 本発明の実施の形態１の半導体集積回路における電源配線構造を示す模式的な拡大平面図 本発明の実施の形態１の変形の態様の場合の半導体集積回路における電源配線構造を示す模式的な平面図 本発明の実施の形態２の半導体集積回路における電源配線構造を示す模式的な平面図 従来の半導体集積回路の電源配線構造図

符号の説明

Ｃ１〜Ｃ２ スタンダードセル
Ｄ１ 最下位層電源配線（ＶＤＤ）
Ｄ２ 第２層電源配線
Ｄ３ 中間層電源配線（第３配線層の電源配線）
Ｄ４ 最上位層電源配線（ＶＤＤ）
Ｄ１１，Ｄ１２，Ｄ１３ 分岐電源配線
Ｇ１ 最下位配線層から第２配線層間を接続するビア群（ＶＤＤ）
Ｇ２ 第２配線層から最上位配線層間を接続するビア群（ＶＤＤ）
Ｇ３ 最下位配線層から第２配線層間を接続するビア群（ＶＳＳ）
Ｇ４ 第２配線層から最上位配線層間を接続するビア群（ＶＳＳ）
Ｇ５ 最下位配線層から最上位配線層を接続するスタックドビア群
ｇ１ 電源配線群
Ｋ１ 最下位層電源配線Ｄ１と最上位層電源配線Ｄ４の交差領域
Ｋ１′ 最下位層電源配線Ｄ１と最上位層電源配線Ｄ４の重複領域
Ｋ２ 中間配線層（第３配線層）の信号配線Ｒ３を第２の方向Ｙに配線可能な配線領域
Ｒ２ 第２配線層の信号配線
Ｒ３ 中間配線層（第３配線層）の信号配線
Ｓ１ 最下位層電源配線（ＶＳＳ）
Ｓ４ 最上位層電源配線（ＶＳＳ）
Ｖ１１〜Ｖ１２ 第１のビア
Ｖ２１〜Ｖ２３ 第２のビア
Ｖ３１〜Ｖ３３ 第３のビア
Ｘ 第１の方向
Ｙ 第２の方向
Ｚ 第１の方向Ｘと第２の方向Ｙの両方に垂直な高さ方向

Claims (11)

1. 下から上にかけて最下位配線層、第２配線層、１または複数の中間配線層および最上位配線層の複数の配線層をもつ半導体集積回路における電源配線構造であって、
   前記最下位配線層に第１の方向に沿った最下位層電源配線が配線され、
   前記最上位配線層に前記第１の方向に直交する第２の方向に沿った最上位層電源配線が配線され、
   前記中間配線層に配線された中間層電源配線は、前記最上位層電源配線の配線領域内にあってかつ前記第２の方向で前記最下位層電源配線の配線領域外に延在し、前記最上位層電源配線に対してビアを介して接続され、
   前記最下位層電源配線と前記最上位層電源配線との交差領域において、前記第２配線層に配線された第２層電源配線は、前記最下位層電源配線の上方に位置する部分と前記中間層電源配線の下方に位置する部分とを有し、前記最下位層電源配線および前記中間層電源配線に対してビアを介して接続され、
   前記中間配線層において前記第２の方向に沿って配線可能な信号配線の配線領域が前記交差領域内に確保されている半導体集積回路における電源配線構造。
2. 前記中間配線層が複数あり、前記中間配線層のそれぞれに前記中間層電源配線が配線され、
   前記中間配線層のそれぞれにおいて前記第２の方向に沿って配線可能な信号配線の配線領域が前記交差領域内に確保されている請求項１に記載の半導体集積回路における電源配線構造。
3. 前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアは、前記交差領域の内部にも配置されている請求項１または請求項２に記載の半導体集積回路における電源配線構造。
4. 下から上にかけて最下位配線層、１または複数の中間配線層および最上位配線層の複数の配線層をもつ半導体集積回路における電源配線構造であって、
   前記最下位配線層に第１の方向に沿った最下位層電源配線が配線され、
   前記最下位配線層において、前記最下位層電源配線には前記第１の方向に直交する第２の方向に沿って分岐電源配線が分岐され、
   前記最上位配線層に前記第２の方向に沿った最上位層電源配線が配線され、
   前記中間配線層に配線された中間層電源配線は、前記最上位層電源配線の配線領域内にあってかつ前記分岐電源配線に重なる部分を有し、前記最上位層電源配線および前記分岐電源配線に対してビアを介して接続され、
   前記中間配線層において前記第２の方向に沿って配線可能な信号配線の配線領域が前記交差領域内に確保されている半導体集積回路における電源配線構造。
5. 前記最上位層電源配線は、前記第２の方向に沿っていることに代えて、前記第１の方向に沿って配線され、
   前記最下位層電源配線と前記最上位層電源配線との重複領域において、前記第２配線層に配線された第２層電源配線は、前記最下位層電源配線の上方に位置する部分と前記中間層電源配線の下方に位置する部分とを有し、前記最下位層電源配線および前記中間層電源配線に対してビアを介して接続され、
   前記中間配線層において前記第２の方向に沿って配線可能な信号配線の配線領域が前記重複領域内に確保されている請求項１から請求項３までのいずれかに記載の半導体集積回路における電源配線構造。
6. 前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアは、前記重複領域の内部にも配置されている請求項５に記載の半導体集積回路における電源配線構造。
7. 前記中間層電源配線と前記第２層電源配線との接続ビアの一部と前記中間層電源配線と前記最上位層電源配線との接続ビアの一部とが重複領域を有している請求項１から請求項３までのいずれかと請求項５または請求項６に記載の半導体集積回路における電源配線構造。
8. 前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアおよび前記第２層電源配線と前記最下位層電源配線との接続ビアはそれぞれ複数のビアで構成されている請求項１から請求項３までのいずれかと請求項５または請求項６に記載の半導体集積回路における電源配線構造。
9. 前記中間層電源配線と前記第２層電源配線および前記最上位層電源配線との接続ビアはそれぞれ前記第２の方向に一列以上並んでいる請求項８に記載の半導体集積回路における電源配線構造。
10. 前記最下位層電源配線の一部および前記分岐電源配線がスタンダードセルの電源配線である請求項４に記載の半導体集積回路における電源配線構造。
11. 前記スタンダードセル内にトランジスタを有し、前記分岐電源配線の一部が前記トランジスタのソース部と重複領域を有している請求項１０に記載の半導体集積回路における電源配線構造。

Images