TWI528501B - 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法 - Google Patents

Description

包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法

本發明係關於電子器件以及形成電子器件之方法，且更特定言之，關於包含一非揮發性記憶體單元之電子器件及其使用方法。

電子器件可包含非揮發性記憶體單元。非揮發性記憶體單元包含具有一反熔絲組件之一次性可程式化(「OTP」)記憶體單元。在程式化之前，該反熔絲組件係處於斷開或相對高電阻狀態，且在程式化之後，該反熔絲組件係處於相對導電的狀態(如與程式化之前相比)。除了該反熔絲組件之外，該非揮發性記憶體單元可包含一讀取電晶體，其中該讀取電晶體之一源極區、一汲極區或一源極/汲極區係電氣連接至該反熔絲組件之一端子。在該記憶體單元之程式化及讀取期間，電流流過該讀取電晶體及該反熔絲組件。

在一實施例中，一種包含一非揮發性記憶體單元之電子器件，其中該非揮發性記憶體單元包括：一基板；一存取電晶體，其具有至少部分在該基板內之源極/汲極區、上覆該基板之一閘極介電層，以及上覆該閘極介電層之一閘極電極；一讀取電晶體，其具有至少部分在該基板內之源極/汲極區、上覆該基板之一閘極介電層，以及上覆該閘極介電層之一閘極電極；及一反熔絲組件，其包含至少部 分鋪置於該基板內之一第一電極、上覆該基板之一反熔絲介電層，及上覆該反熔絲介電層之一第二電極，其中該反熔絲組件之該第二電極係耦合至該存取電晶體之該等源極/汲極區之一者且耦合至該讀取電晶體之該閘極電極。

在另一實施例中，一種形成包括一非揮發性記憶體單元之一電子器件之方法，該方法包括：在一基板上形成一場隔離區，其中該場隔離區界定彼此隔開之一第一主動區、一第二主動區以及一第三主動區；在該第一主動區之一部分上形成一第一閘極構件；在該第二主動區及該第三主動區之部分上形成一第二閘極構件；在不被該第一閘極構件及該第二閘極構件覆蓋之該第一主動區及該第三主動區之其他部分內形成第一源極/汲極區；在該第二主動區之其他部分內形成第二源極/汲極區；及形成一第一互連構件，該第一互連構件將該第一主動區內之一源極/汲極區電氣連接至該第二閘極構件，其中該第一非揮發性記憶體單元之一反熔絲組件包含該第二閘極構件之一部分以及該第二主動區。

實施例係在附圖中以舉例方式圖示且不受限制。

熟習此項技術者明白，圖式中元件係為了簡化且清晰而圖示，且並不一定按照比例繪製。例如，可相對於其他元件放大圖式中元件之一些之尺寸以有助於提高對本發明之實施例之理解。

提供結合圖式之以下描述以協助理解本文中所揭示之教 案。以下討論將關注該等教案之特定實施及實施例。此關注係提供為協助描述該等教案，且不應解譯為對該等教案之範圍或適用性之限制。然而，在本申請中當然可利用其他教案。雖然本文中描述數值範圍以提供對特定實施例之較佳理解，但是在閱讀本說明書之後，熟習此項技術者將明白，在不脫離本發明範圍之情況下，可使用數值範圍以外之值。

術語「耦合」意指兩個或更多個電子元件、電路、系統或(1)至少一電子元件，(2)至少一電路或(3)至少一系統中任何組合之連接、鏈結或聯合，以此方式，一信號(例如，電流、電壓或光學信號)可自一者轉移至另一者。「耦合」之一非限制性實例可包含介於(多個)電子元件、(多個)電路或其間連接(多個)開關(例如，(多個)電晶體)之(多個)電子元件或(多個)電路之間的直接電氣連接。因此，電氣連接為特定耦合之類型；然而，並非所有耦合皆為電氣連接。

術語「源極/汲極區」意指一源極區、一汲極區或一摻雜區，根據偏壓條件，該摻雜區可為一源極區或一汲極區。

術語「包括」、「包括」、「包含」、「包含」、「具有」、「具有」或其等之任何其他變體旨在涵蓋非排他性之包含。例如，包括一系列特徵之一方法、物品或裝置並不一定僅限於該等特徵，而可包含未明確列出或該方法、物品或裝置固有之其他特徵。此外，除非另有相反說明，「或」是指 包容性或且不是指排他性或。例如，條件A或B滿足以下任何一者：A為真(或存在)且B為假(或不存在)，A為假(或不存在)且B為真(或存在)，以及A及B兩者皆為真(或存在)。

另外，「一」或「一個」之使用係用於描述本文中所描述之元件及組件。如此進行僅係出於方便且給出本發明範圍之一般意義。除非另外明確指出，應閱讀本描述使得複數個包含一個或至少一個，且單數亦包含複數個。例如，當本文中描述一單項時，可使用一個以上項替代一單項。類似地，當本文中描述一個以上項時，一單項可替代該一個以上項。

除非另有定義，本文中所使用之所有技術及科學術語具有與本發明所屬技術之普通技術者通常理解相同之含義。材料、方法及實例僅係說明性且並非旨在具限制性。只要本文中未描述，與特定材料及加工行為有關之許多細節係習知的，且可在半導體及電子技術內之教科書及其他出處中找到。

一電子器件可包含一非揮發性記憶體(「NVM」)單元，其中，該NVM單元可包含一反熔絲組件、一存取電晶體及具有一控制電極之一讀取電晶體。在一特定實施例中，NVM單元可為一OTP單元，且反熔絲組件可為一電晶體結構之形式。如下文詳細描述，描述NVM單元之工藝流程及結構。可使用一單多晶矽工藝。此一工藝可用於將NVM單元整合至希望用於邏輯電晶體之一工藝流程中。因此，不 需要一爽多晶矽工藝或堆疊式閘極構件。單元之物理設計係靈活的，且當被併入至一NVM陣列中時，該物理設計可定制為一現有工藝流程中之互連層數目。在閱讀詳細描述之餘下部分之後會較佳理解該等物理設計及工藝。

圖1包含根據一實施例之一NVM單元100之一電路圖，該NVM單元包含一反熔絲組件122、一存取電晶體124及一讀取電晶體126。該NVM單元100可為一記憶體陣列之一部分，或可為在一記憶體陣列外部之一個別記憶體單元。在一特定實施例中，反熔絲組件122具有一對端子，存取電晶體124具有一對電流端子及一控制電極，且讀取電晶體126具有一對電流端子及一控制電極。在如圖示之實施例中，反熔絲組件122係耦合至一字線142或耦合至一端子，該端子在一讀取作業期間向該讀取電晶體126之控制電極提供一控制信號。該反熔絲組件122之另一端子係耦合至該存取電晶體124之一電流端子及該讀取電晶體126之控制電極。該存取電晶體124之另一電流端子係耦合至一程式化線144或耦合至一V_SS端子或一接地端子。該存取電晶體124之控制端子係耦合至一存取線146或一端子，該端子控制何時一程式化電流流過該反熔絲組件122。該讀取電晶體126之電流端子之一係耦合至一位元線或一端子，該端子耦合至一放大器或用於判定NVM單元100之程式化狀態(已程式化或未程式化)之另一電路。該讀取電晶體126之另一電流端子係耦合至一接地端子或一V_SS端子。

在一特定實施例中，可由一或多個電氣連接取代耦合之 任何一或多者。反熔絲組件122之端子之一係電氣連接至字線142，或連接至一端子，該端子在一讀取作業期間向讀取電晶體126之控制電極提供一控制信號。該反熔絲組件122之另一端子、存取電晶體124之電流端子及讀取電晶體126之控制電極可電氣連接在一節點160處。存取電晶體124之另一電流端子可電氣連接至程式化線144，或連接至V_SS端子或接地端子。存取電晶體124之控制端子可電氣連接至存取線146或者控制何時程式化電流流過反熔絲組件122之端子。讀取電晶體126之電流端子之一係電氣連接至位元線148或端子，該端子耦合至放大器或用於判定NVM單元100之程式化狀態(已程式化或未程式化)之其他電路。讀取電晶體126之另一電流端子係電氣連接至接地端子或V_SS端子。

圖2包含特別適合一單多晶矽工藝流程之一實施例之圖示。除了反熔絲組件122為一電晶體結構222之形式之外，圖2中之NVM單元200係與圖1中之NVM單元100大體上相同。如所圖示，電晶體之源極/汲極區彼此電氣連接且連接至字線142。該電晶體結構222之閘極電極係電氣連接至節點160。在如圖示之實施例中，電晶體結構222為一p通道電晶體結構且存取電晶體124及讀取電晶體126為n通道電晶體。

參考圖2，NVM單元200可在適當偏壓NVM單元時程式化。字線142與程式化線144之間之電壓差可為一程式化電壓V_PP。在一實施例中，字線142可為約V_PP，且程式化線 144可為約0伏特。在另一實施例中，字線142可為約+½ V_PP，且程式化線144可為-½ V_PP。

存取電晶體124係在程式化期間導通，且因此，於存取線146上提供一信號至存取電晶體124之閘極電極足以打開存取電晶體124。在一特定實施例中，當導通時，存取電晶體124之閘極電極為約V_DD，且當關閉時為約0伏特。其他電壓亦可用於打開及關閉存取電晶體124。

在程式化期間，位元線148為約接地或0伏特。因為電晶體126之源極及汲極區為大體上相同電壓，所以在一程式化作業期間，幾乎無電流流過讀取電晶體126。

當程式化NVM單元200時，電晶體結構222變為與一電阻器更類似之狀態。電晶體結構222之閘極介電層幾乎不再阻止電流在閘極電極與其對應源極/汲極區之間流動。因此，顯著電流可流過諸如電晶體結構222之閘極電極與源極/汲極區之間之閘極介電層。

應注意，在NVM單元200內，在程式化期間，電流流過電晶體結構222及存取電晶體124。具有存取電晶體124之電流路徑容許程式化電流旁通讀取電晶體126，因此，在程式化期間對讀取電晶體126之損害得到大幅減少。比較NVM單元200與具有串聯電氣連接之一反熔絲組件及一讀取電晶體之一習知NMV單元。在習知NVM單元之一陣列之一程式化作業期間，當電流正流過讀取電晶體時，一選定單元、一未選定單元或選定單元及未選定單元之組合之閘極介電層可暴露於相對高電壓下。此一情況可引起電荷 變被捕獲，或引起讀取電晶體內出現另一閘極介電劣化機構。因此，該陣列內之一或多個習知NVM單元在程式化期間可能出現故障，或者具有明顯減少之預期壽命(如藉由程式化作業、讀取作業或程式化作業及讀取作業之組合之數目而量測)。

在NVM單元200之一讀取作業期間，字線142及位元線148為約V_DD，且程式化線144及存取線146為約0伏特。在另一實施例中，可使用不同電壓。例如，字線142可在比位元線148更高之一電壓處。此外，當在一讀取作業期間存取電晶體124處於關閉狀態時，程式化線142可在與字線142相比大體上相同之電壓處，以減少通過存取電晶體124之洩漏電流。

當程式化NVM單元200時，在位元線148處可偵測到顯著電流，且當未程式化NVM單元時，在位元線148處偵測到大體上較低電流或無顯著電流。已程式化之NVM單元可具有在約0.5 V及更高之字線電壓下之一顯著漏極電流。已程式化之NVM單元之I_dsat可大於10^-4安培，而未程式化之NMV單元之I_d可小於10^-10安培。已程式化之NVM單元與未程式化之NVM單元之間將出現I-V特性之二元分佈。

以下更詳細描述可用於形成NVM單元200之例示性物理設計及工藝流程。特定物理設計及工藝流程係說明性的，且無意限制本發明範圍。

圖3包含一電子器件300之一部分之一頂視圖。如圖3所示，圖示將形成四個NVM單元之一NVM陣列之一部分。 一場隔離區302係形成於一基板之一部分內或從該基板之一部分形成，以界定主動區322、324及326。該基板可包含諸如矽、鍺、碳之半導體材料、諸如III-V或II-VI材料之另一半導體材料或其等之任何組合。該基板可為大體上單晶矽晶圓或絕緣體上半導體基板之形式。場隔離區302可為使用淺溝槽隔離工藝、局部矽氧化工藝或另一合適工藝而形成。主動區322、324及326可包含未形成場隔離區302之基板之多個部分。該等NVM單元之反熔絲組件將至少部分形成於該等主動區322內，該等NVM單元之存取電晶體將至少部分形成於主動區324內，且該等NVM單元之讀取電晶體將至少部分形成於主動區326內。

可執行一或多個井摻雜步驟。在一實施例中，基板可包含p型摻雜物，且可執行一n井摻雜步驟以使得n型摻雜主動區322。在另一實施例中，基板可包含n型摻雜物，且可執行一p井摻雜步驟以使得p型摻雜主動區324及326。在又一實施例中，可執行n井及p井摻雜作業兩者。與主動区324及326相比較，主動區322具有相反之導電類型。需要或期望可執行臨界調整摻雜作業。

一或多個閘極介電層可形成於主動區322、324及326上。在一實施例中，閘極介電層於主動區322、324及326上具有大體上相同之構成及大體上相同之厚度。在另一實施例中，形成一個以上閘極介電層。該等閘極介電層對於不同主動區可具有不同構成或厚度。在一特定實施例中，閘極介電層具有大體上相同之構成，且主動區322上之閘極介 電層與主動區324及326上之一不同閘極介電層相比具有一不同厚度。在另一特定實施例中，主動區322上之閘極介電層比主動區324及326上之閘極介電層更薄。主動區322上之閘極介電層可具有不大於約9 nm，不大於約7 nm，不大於5 nm，或不大於3 nm之一厚度。在一實施例中，主動區322上之閘極介電層可具有至少約0.5 nm之一厚度。主動區324及326上之閘極介電層可具有不大於約10 nm或不大於9 nm之一厚度。在一特定實施例中，主動區322上之閘極介電層可具有至少約3 nm或至少約5 nm之一厚度。在另一特定實施例中，主動區324及326上之閘極介電層具有在約7 nm至約8 nm之範圍內之一厚度。

如後文更詳細描述，圖4包含在形成一閘極構件402及404以及摻雜區之後之電子器件300之俯視圖。一閘極電極層係形成於場隔離區302及主動區322、324及326(圖3中)上。該閘極電極層可包含可包含一含半導體或含金屬之膜。在一個實施例中，閘極電極層包含藉由化學氣相沈積工藝而沈積之多晶矽或者非晶矽，但在另一實施例中可包含另一材料，或可藉由另一工藝而沈積。在一實施例中，閘極電極層係在沈積時摻雜，且在另一實施例中係在沈積之後摻雜。在一已完成器件中，當閘極電極層包含多晶矽或非晶矽時，閘極電極層具有至少10¹⁹原子數/立方厘米之一摻雜物濃度。在另一實施例中，閘極電極層可包含一含金屬之膜，該含金屬之膜結合含半導體之膜或替代該含半導體之膜。該含金屬之膜可包含耐火金屬(本身)、耐火金 屬合金、耐火金屬矽化物、耐火金屬氮化物、耐火金屬碳化物或其等之任何組合。閘極電極層可經圖案化以形成閘極構件402及404。閘極構件402之各者包含用於電晶體結構及讀取電晶體之閘極電極，且閘極構件404包含用於存取電晶體之閘極電極。側壁間隔件(圖4中未圖示)係沿閘極構件402及404之側上形成。

執行摻雜順序以形成多個汲極、源極以及源極/汲極區。用於反熔絲組件之電晶體結構之源極/汲極區422將彼此電氣連接且電氣連接至隨後形成之字線。存取電晶體之汲極區4242將電氣連接至閘極構件402，且該等存取電晶體之源極區4244將電氣連接至隨後形成之程式化線。讀取電晶體之汲極區4262將電氣連接至隨後形成之位元線，且該等讀取電晶體之源極區4264將電氣連接至一隨後形成之接地端子。源極/汲極區422可具有與該等汲極區4242、該等源極區4244、該等汲極區4262及該等源極區4264相反之導電類型。在一實施例中，源極/汲極區422為p型摻雜，且該等汲極區4242、該等源極區4244、該等汲極區4262及該等源極區4264為n型摻雜。源極/汲極區422、該等汲極區4242、該等源極區4244、該等汲極區4262以及該等源極區4264之峰值摻雜物濃度為至少10¹⁹原子數/cm³。

圖5及圖6包含根據例示性實施例之一存取電晶體及一電晶體結構之橫截面圖之圖示。在圖5中，一閘極介電層522係形成於主動區324上或由該主動區324形成，且可包含為前文描述用於主動區324上之閘極介電層之閘極介電層之任何者。一閘極電極層經沈積且圖案化以形成如先前所述 之閘極構件404。形成汲極區4242及源極區4244之延伸部分，接著形成側壁間隔件526，且接著形成汲極區4242及源極區4244之重度摻雜部分。其他存取電晶體及讀取電晶體可具有大體上類似於如圖5中所圖示之存取電晶體之結構。

在圖6中，一閘極介電層622係形成於主動區322上或由其形成，且可包含為前文描述用於主動區322上之閘極介電層之閘極介電層之任何者。應注意，在此特定實施例中，閘極介電層622係比閘極介電層522更薄。一閘極介電層經沈積且圖案化以形成如前文所述之閘極構件402。形成源極/汲極區422與422之延伸部分，接著形成側壁間隔件526，且接著形成源極/汲極區422之重度摻雜部分。可形成一體接觸區642以容許電氣連接至主動區322。主動區322可在一體區內，諸如一井區或基板之一部分，且該體區可電氣連接至源極/汲極區422。該體接觸區642(圖6)及汲極區4242與源極區4244(圖5)可具有相同摻雜物類型及濃度，且因此可在相同摻雜順序期間形成。其他電晶體結構可具有大體上類似於如圖6中所圖示之存取電晶體之結構。

在閱讀本說明書之後，圖5及圖6中之實施例僅為說明性的且無意限制本文所述之概念之範疇。另一工藝順序或另一結構可形成且可不偏離本文所述之概念。應注意，如圖5及圖6中所圖示之閘極介電層522及622以及側壁間隔件526可呈現於圖4中而非圖4中以簡化圖4中所圖示之閘極構件402及404與其他特徵部之間之位置關係。若需要或期 望，可執行一自對齊矽化工藝順序以矽化閘極構件(402、404)、源極/汲極區422、汲極區4242、源極區4244、汲極區4262，以及源極區4264之多個部分(未圖示)。

圖7包含在形成包含多個互連構件之一互連層之後電子器件300之一頂視圖之圖示。一層間介電(「ILD」)層可形成於閘極構件402及404、場隔離區302，及包含如先前所述之汲極區、源極區及源極/汲極區之主動區上。ILD層可包含單個氧化物膜或複數個絕緣膜。該複數個絕緣膜可包含一蝕刻終止膜、一拋光終止膜、一防反射膜、一巨型氧化物膜、另一合適絕緣膜或其等之任何組合。該ILD層可經圖案化以界定閘極構件402及404、主動區內汲極區、源極區及源極/汲極區及電子器件300之其他部分(未圖示)的接觸開口。可形成一導電層，且經圖案化以形成互連構件702、722、704、7244、7262及7264。該導電層可包含單個導電膜或複數個導電膜。該複數個導電膜可包含一障壁膜、一粘合膜、一防反射膜、一巨型導電膜、另一合適導電膜或其等之任何組合。使用單鑲嵌工藝或雙鑲嵌工藝，該等互連構件可與導電插頭一起或不與導電插頭一起使用。與該等互連構件相似，該等導電插頭可包含單個導電膜或複數個導電膜。該複數個導電膜可包含一障壁膜、一粘合膜、一防反射膜、一巨型導電膜、另一合適導電膜或其等之任何組合。盒子內之X指出在互連構件在何處電氣連接下伏特徵部。該等互連構件可具有延伸至ILD層且直接接觸下伏特徵部之多個接觸部分，或可上覆直接接觸該 等下伏特徵部之多個導電插頭。在本說明書中，相對應接觸是指互連構件之接觸部分或導電插頭。

互連構件702係電氣連接至閘極堆疊702之閘極構件及存取電晶體之汲極區4242，因此，完成諸如如圖1及圖2所示之節點160之多個節點之形成。互連構件722係電氣連接至電晶體結構之源極/汲極區422且為NVM單元之字線之部分。該互連構件722不具有與閘極堆疊402之閘極構件或NVM陣列內任何其他閘極構件或閘極電極相對應之接觸。因此，字線係電氣連接至源極/汲極區422但並非電氣連接至記憶體陣列內之閘極構件402或任何其他閘極構件或閘極電極。在該NVM陣列外部，字線可僅接觸列解碼器或行解碼器內電晶體之源極/汲極區、列或行存取(或位址)選通脈衝或其類似物，因此，該等字線無法接觸電子器件內之任何閘極構件或閘極電極。

互連構件704係電氣連接至包含存取電晶體之閘極電極之閘極構件404。在一隨後互連層(未圖示)處，將形成其他互連構件，該等互連構件係電氣連接至互連構件704，且為存取線之部分。此類其他互連之長度及互連構件722之長度在所圖示之陣列之部分內大體上彼此平行。互連構件7244係電氣連接至存取電晶體之源極區4244在一隨後互聯層(未圖示)處，將形成電氣連接至互連構件7244且為程式化線之部分之其他互連。此類其他互連之長度及互連構件722之長度係彼此垂直。

互連構件7262係電氣連接至讀取電晶體之汲極區4262。 在一隨後互聯層(未圖示)處，將形成電氣連接至互連構件7262且為位元線之部分之其他互連。此類其他互連之長度及互連構件722之長度大體上彼此垂直。互連構件7264係電氣連接至讀取電晶體之源極區4264且電氣連接至電子器件300之一接地端子。

需要或期望可形成更多ILD層及互連層。作為程式化線之部分之互連構件及作為字線部分之進一步互連構件可為同一互連層或不同互連層之部分。在形成所有ILD層及互連層之後，一囊封層可形成於最上互連層上以形成一大體上完成之電子器件。

在閱讀本說明書之後，熟習此項技術者將明白可使用其他物理設計及工藝流程。例如，在不會形成與互連構件702之電氣連接的情況下，存取電晶體之汲極區4242可製成更長使得互連構件704可類似於互連構件702而跨越NVM單元縱向延伸。本實施例可以增加單元大小為代價減少互聯層之數目。

在另一實施例中，存取電晶體之汲極區4242可具有類似於如所圖示之汲極區4242與互連構件702之組合。可在存取電晶體之調整之汲極區與閘極構件402之間進行埋入接觸。可如前文所述般調整互連構件704，使得可移除額外互連層；然而，移除額外互連層可能是以與埋入接觸相關聯之工藝複雜度為代價。

在閱讀本說明書後，熟悉此項技術者將可判定NVM單元對於特定數目之互連層之物理設計以及設計規則。顯然， 其他物理設計及工藝流程可使用且不會偏離本文概念之範疇。

本文所圖示且描述之NVM單元之物理設計及工藝流程可容許相對小型之記憶體單元。工藝可實施為單多晶矽工藝，此意味著即使閘極電機層可能並未包含多晶矽或甚至矽，電子器件內之閘極構件仍全部由相同閘極電極層形成。因此，該工藝流程良好適於為NVM陣列外部之電晶體之邏輯電晶體，其中邏輯電晶體及NVM陣列可為一獨立式記憶體集體電路、一微處理器、一微控制器或類似器件之部分。

NVM單元之物理設計可定制為所使用之互連層之數目。若電子器件之剩餘部分需要至少三個互連層，則所圖示之NVM單元之物理設計尤為良好適於此一電子器件。若電子器件僅具有兩個互連層，則可如前文所述般調整NVM單元之物理設計。

在閱讀本說明書之後，熟悉此項技術者將明白，實施不同物理設計及加工流程之靈活性容許NVM陣列定制為一特定應用而不脫離本文所述之概念。可在無改變或僅具有一些改變下將NVM陣列整合至一現有邏輯工藝中。因為NVM單元可使用具有現有材料之一現有工藝流程而形成，所以NVM單元可在無需開發特殊材料情況下或使用幾乎無裕度之工藝步驟而製造。

許多不同態樣及實施例係有可能的。下文描述該等態樣及實施例中之一些。在閱讀本說明書之後，熟習此項技術 者將明白，該等態樣及實施例僅係說明性的，且不會限制本發明範圍。

在一第一態樣中，一種包含一非揮發性記憶體單元之電子器件，其中該非揮發性記憶體單元可包含：一基板；一存取電晶體，其具有至少部分在該基板內之源極/汲極區、上覆該基板之一閘極介電層，以及上覆該閘極介電層之一閘極電極；一讀取電晶體，其具有至少部分在該基板內之源極/汲極區、上覆該基板之一閘極介電層，以及上覆該閘極介電層之一閘極電極；及一反熔絲組件，其包含至少部分鋪置於該基板內之一第一電極；上覆該基板之一反熔絲介電層，及上覆該反熔絲介電層之一第二電極。該反熔絲組件之該第二電極係耦合至該存取電晶體之該等源極/汲極區之一者且耦合至該讀取電晶體之該閘極電極。

在該第一態樣之一實施例中，該反熔絲組件包含一電晶體結構，其中該第一電極包含至少部分在該基板內且彼此電氣連接之源極/汲極區；該反熔絲介電層包含一閘極介電層；且該第二電極包含一閘極電極。在一特定實施例中，該等存取及讀取電晶體為n通道電晶體，且該電晶體結構為一p通道電晶體結構。在另一特定實施例中，該等存取及讀取電晶體之該等閘極電極層具有大體上相同之構成及大體上相同之厚度。在一更特定實施例中，該電晶體結構之該閘極介電層具有與該等存取及讀取電晶體之該等閘極介電層大體上相同之構成及大體上相同之厚度包含。

在另一特定實施例中，一閘極電極層包含：一第一閘極 構件，該第一閘極構件包含該讀取電晶體之該閘極及該電晶體結構；及一第二閘極構件，其包含該存取電晶體之該閘極電極。在一更特定實施例中，該電子器件進一步包含一第一互連構件，該第一互連構件使該電晶體結構之該等源極/汲極彼此電氣互連。在一甚至更特定實施例中，該電子器件進一步包含一第二互連構件，該第二互連構件將該存取電晶體之一源極/汲極區電氣連接至該第一閘極構件。

在仍另一特定實施例中，該電子器件進一步包括一第一互連構件，其中：該非揮發性記憶體單元為一非揮發性記憶體陣列之部分；且其中，在該非揮發性記憶體陣列內，該第一互連構件不會相對應接觸該非揮發性記憶體單元內之任何閘極構件。在又另一特定實施例中，該電晶體結構包含一主動區，該主動區包含源極/汲極區以及一體接觸區。

在一第二態樣中，一種形成包含一非揮發性記憶體單元之一電子器件之方法，該方法可包含：在一基板上形成一場隔離區，其中該場隔離區界定彼此隔開之一第一主動區、一第二主動區以及一第三主動區；在該第一主動區之一部分上形成一第一閘極構件；及在該等第二及第三主動區之部分上形成一第二閘極構件。該方法亦可包含在該等第一及第三主動區之其他部分內形成不被該等第一及第二閘極構件覆蓋之第一源極/汲極區；在該第二主動區之其他部分內形成第二源極/汲極區；及形成一第一互連構 件，其將該第一主動區內之一源極/汲極區電氣連接至該第二閘極構件，其中該第一非揮發性記憶體單元之一反熔絲組件包含該第二閘極構件之一部分以及該第二主動區。

在該第二態樣之一實施例中，形成該等第一及第二閘極構件包含沈積一閘極電極層，以及圖案化該閘極電極層以形成該等第一及第二閘極構件。在另一實施例中，形成該第一源極/汲極區包含將一n型摻雜物植入至該等第一及第三主動區之其他部分。在一特定實施例中，該等第一及第三主動區為p型摻雜。在另一特定實施例中，形成該等第二源極/汲極區包含將一p型摻雜物植入至該第二主動區之其他部分。在一更特定實施例中，該第二主動區為n型摻雜。在一甚至更特定實施例中，該方法進一步包含將一n型摻雜物植入至該基板中以形成一n井區。在又一甚至更特定實施例中，該方法進一步包含在該第二主動區中形成一體接觸區。

在該第二態樣之另一實施例中，該方法進一步包含形成一第二互連構件，其中該第二互連構件係電氣連接至該第二源極/汲極區。在仍另一實施例中，該非揮發性記憶體單元僅包含單層多晶矽。

應注意，並非全部需要以上在一般描述或實例中所描述之行為，可能不需要一特定行為之一部分，且除了所述行為之外，可執行一或多個進一步行為。此外，行為列出之順序並不一定為其執行之順序。

上文已在特定實施例方面描述優勢、其他優點及問題解 決方案。然而，該等優勢、優點及問題解決方案以及可引起任何優勢、優點或問題解決方案出現或變為更加明顯之任何(多個)特徵不應理解為所有申請專利範圍中任意項之關鍵、必需或基本特徵。

本文中所述之實施例之詳述及圖示係旨在對各種實施例之結構提供一般理解。該等詳述及圖示無意用作對使用本文中所述之結構或方法之裝置及系統之元件及特徵之全部的詳盡且全面描述。不同實施例亦可組合提供在單個實施例中，且相反，為簡潔起見，在單個實施例上下文中所描述之各種特徵亦可為不同的或以任何次組合而提供。此外，對範圍內所述值之參考包含該範圍內之各值。唯在閱讀本說明書之後，熟習此項技術者可顯而易知許多其他實施例。可使用其他實施例，且該等實施例係源自從本發明，使得在不脫離本發明範圍之情況下可作出結構替代、邏輯替代或另一改變。因此，本發明應視為說明性而非限制性的。

100‧‧‧NVM單元

122‧‧‧反熔絲組件

124‧‧‧存取電晶體

126‧‧‧讀取電晶體

142‧‧‧字線

144‧‧‧程式化線

146‧‧‧存取線

148‧‧‧位元線

160‧‧‧節點

200‧‧‧NVM單元

222‧‧‧電晶體結構

300‧‧‧電子器件

302‧‧‧場隔離區

324‧‧‧主動區

326‧‧‧主動區

402‧‧‧閘極構件

404‧‧‧閘極構件

422‧‧‧源極/汲極區

522‧‧‧閘極介電層

526‧‧‧側壁間隔件

622‧‧‧閘極介電層

642‧‧‧體接觸區

702‧‧‧互連構件

704‧‧‧互連構件

722‧‧‧互連構件

4242‧‧‧存取電晶體汲極區

4244‧‧‧存取電晶體源極區

4262‧‧‧讀取電晶體汲極區

4264‧‧‧讀取電晶體源極區

7244‧‧‧互連構件

7262‧‧‧互連構件

7264‧‧‧互連構件

圖1包含根據一實施例之一非揮發性記憶體單元之一電路圖，該非揮發性記憶體單元包含一反熔絲組件、一存取電晶體及一讀取電晶體。

圖2包含根據一實施例之一非揮發性記憶體單元之一電路圖，該非揮發性記憶體單元包含一電晶體結構形式之一反熔絲組件、一存取電晶體及一讀取電晶體。

圖3包含一工件之一部分之一頂視圖之圖示，該工件包 含一場隔離區及多個主動區。

圖4包含在形成閘極之後圖3之工件之一頂視圖之圖示。

圖5及圖6包含形成源極/汲極區之後圖4中工件之多個部分之橫截面視圖之圖示。

圖7包含在形成包含互連構件之一互連層之後圖5及圖6之工件之一俯視圖之圖示。

300‧‧‧電子器件

402‧‧‧閘極構件

404‧‧‧閘極構件

702‧‧‧互連構件

704‧‧‧互連構件

722‧‧‧互連構件

4242‧‧‧存取電晶體汲極區

4244‧‧‧存取電晶體源極區

4262‧‧‧讀取電晶體汲極區

4264‧‧‧讀取電晶體源極區

7244‧‧‧互連構件

7262‧‧‧互連構件

7264‧‧‧互連構件

Claims (11)

1. 一種包含一非揮發性記憶體單元之電子器件，其中該非揮發性記憶體單元包括：一基板；一存取電晶體，其具有至少部分在該基板內之源極/汲極區、上覆該基板之一閘極介電層，以及上覆該閘極介電層之一閘極電極；一讀取電晶體，其具有至少部分在該基板內之源極/汲極區、上覆該基板之一閘極介電層，以及上覆該閘極介電層之一閘極電極；及一反熔絲組件，其包含至少部分鋪置於該基板內之一第一電極、上覆該基板之一反熔絲介電層，及上覆該反熔絲介電層之一第二電極，其中該反熔絲組件之該第二電極係耦合至該存取電晶體之該源極/汲極區之一者且耦合至該讀取電晶體之該閘極電極。
2. 如請求項1之電子器件，其中該反熔絲組件包括一電晶體結構，其中：該第一電極包含至少部分在該基板內且彼此電氣連接之源極/汲極區；該反熔絲介電層包含一閘極介電層；且該第二電極包含一閘極電極。
3. 如請求項2之電子器件，其中該等存取及讀取電晶體為n通道電晶體；且該電晶體結構為一p通道電晶體結構。
4. 如請求項2之電子器件，其中該閘極電極包含：一第一閘極構件，其包含該讀取電晶體之該等閘極電極及該電晶體結構；及一第二閘極構件，其包含該存取電晶體之該閘極電極。
5. 如請求項4之電子器件，其進一步包括一第一互連構件，該第一互連構件使該電晶體結構之該等源極/汲極區彼此電氣互連。
6. 如請求項5之電子器件，其進一步包括一第二互連構件，該第二互連構件將該存取電晶體之一源極/汲極區電氣連接至該第一閘極構件。
7. 如請求項2之電子器件，其進一步包括一第一互連構件，其中：該非揮發性記憶體單元為一非揮發性記憶體陣列之部分；且在該非揮發性記憶體陣列內，該第一互連構件不會相對應接觸該非揮發性記憶體單元內之一閘極構件。
8. 如請求項2之電子器件，其中該電晶體結構包含一主動區，該主動區包含源極/汲極區以及一體接觸區。
9. 如請求項1至8中任一項之電子器件，其中該非揮發性記憶體單元僅包含一單層多晶矽。
10. 一種形成包括一非揮發性記憶體單元之一電子器件之方法，該方法包括：在一基板上形成一場隔離區，其中該場隔離區界定彼 此隔開之一第一主動區、一第二主動區以及一第三主動區；在該第一主動區之一部分上形成一第一閘極構件；在該第二主動區及該第三主動區之部分上形成一第二閘極構件；在不被該第一閘極構件及該第二閘極構件覆蓋之該第一主動區及該第三主動區之其他部分內形成第一源極/汲極區；在該第二主動區之其他部分內形成第二源極/汲極區；及形成一第一互連構件，該第一互連構件將該第一主動區內之一源極/汲極區電氣連接至該第二閘極構件，其中該非揮發性記憶體單元之一反熔絲組件包含該第二閘極構件之一部分以及該第二主動區。
11. 如請求項10之方法，其中該非揮發性記憶體單元僅包含一單層多晶矽。