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TWI897342B - 記憶體系統、記憶體裝置及其形成方法 - Google Patents

記憶體系統、記憶體裝置及其形成方法

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Publication number
TWI897342B
TWI897342B TW113113448A TW113113448A TWI897342B TW I897342 B TWI897342 B TW I897342B TW 113113448 A TW113113448 A TW 113113448A TW 113113448 A TW113113448 A TW 113113448A TW I897342 B TWI897342 B TW I897342B
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Taiwan
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transistor
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drain terminal
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TW113113448A
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陳宇翔
張盟昇
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包含隨機呈現第一邏輯狀態或第二邏輯狀態且形成於基板的第一側上的記憶體單元，以及形成於基板的與第一側相對的第二側上的第一位元線及第二位元線。記憶體單元包含：具有第一源極/汲極端及第二源極/汲極端的程式化電晶體；具有耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端的第一讀取電晶體；及具有耦接至程式化電晶體的第二源極/汲極端的第一源極/汲極端的第二讀取電晶體。第一位元線可操作地耦接至第一讀取電晶體的第二源極/汲極端，而第二位元線可操作地耦接至第二讀取電晶體的第二源極/汲極端。

Description

記憶體系統、記憶體裝置及其形成方法
本揭示內容是關於一種記憶體系統、記憶體裝置及用於形成記憶體裝置的方法。
積體電路(Integrated circuit，IC)有時包含一次性可程式化(one-time-programmable，OTP)記憶體以提供非揮發性記憶體(non-volatile memory，NVM)，其中當IC斷電時，資料不會丟失。一種類型的OTP裝置包含反熔絲記憶體。反熔絲記憶體包含多個反熔絲記憶體單元(或位元單元)，其各端在程式設計之前斷開，而在程式設計之後短路(例如連接)。反熔絲記憶體可基於金屬氧化物半導體(metal-oxide-semiconductor，MOS)技術。舉例而言，反熔絲記憶體單元可包含串聯耦接的程式化MOS電晶體(或MOS電容器)及至少一個讀取MOS電晶體。程式化MOS電晶體的閘極介電質可被擊穿(break down)以使程式化MOS電晶體的閘極及源極或汲極互連。取決於程式化MOS電晶體的閘極介電質是否被擊穿，可由反熔絲記憶體單元經由讀取流經程式化MOS 電晶體及讀取MOS電晶體的合成電流來呈現不同的資料位元。由於無法經由逆向工程來判定反熔絲單元的程式化狀態，因此反熔絲記憶體具有逆向工程證明的優勢。
本揭示內容的一些實施例包含一種記憶體裝置，包括記憶體單元，隨機呈現第一邏輯狀態或第二邏輯狀態，其中記憶體單元形成於基板的第一側上且包括程式化電晶體，具有第一源極/汲極端及第二源極/汲極端，第一讀取電晶體，具有耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端，及第二讀取電晶體，具有耦接至程式化電晶體的第二源極/汲極端的第一源極/汲極端，第一位元線，形成於基板的與第一側相對的第二側上，及第二位元線，形成於基板的第二側上，其中第一位元線可操作地耦接至第一讀取電晶體的第二源極/汲極端，而第二位元線可操作地耦接至第二讀取電晶體的第二源極/汲極端。
本揭示內容的一些實施例包含一種記憶體系統，包括記憶體陣列，包括形成於基板的第一側上的複數個記憶體單元，記憶體單元中的每一者呈現第一邏輯狀態或第二邏輯狀態的邏輯狀態且包括程式化電晶體，包括第一源極/汲極端及第二源極/汲極端，第一讀取電晶體，包括可操作地耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端及可操作地耦接至第一位元線的第二源極/汲極端，第一位元線形成於基板的與第一側相對的第二側上，及第二讀取電晶體，包括耦接至程式化電晶體的第二源極/汲極端 的第一源極/汲極端及耦接至第二位元線的第二源極/汲極端，第二位元線形成於基板的第二側上，及驗證電路，可操作地耦接至記憶體陣列且用以基於記憶體單元的邏輯狀態來為記憶體單元中的每一者產生物理不可複製功能簽章的位元。
本揭示內容的一些實施例包含一種用於形成記憶體裝置的方法，包括設置基板，在基板的第一側上形成記憶體單元，包括在第一側上形成程式化電晶體，程式化電晶體具有第一源極/汲極端及第二源極/汲極端，在第一側上形成第一讀取電晶體，第一讀取電晶體具有耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端，及在第一側上形成第二讀取電晶體，第二讀取電晶體具有耦接至程式化電晶體的第二源極/汲極端的第一源極/汲極端，形成第一位元線，第一位元線形成於基板的與第一側相對的第二側上，及形成第二位元線，第二位元線形成於基板的第二側上。
100:記憶體系統、記憶體裝置
102:記憶體陣列
103:記憶體單元
104:列解碼器
106:行解碼器
108:I/O電路
110:驗證電路
112:控制邏輯電路
120:程式化電晶體
120D、120S、124D、124S、126D、126S:源極/汲極端
120G、124G、126G:閘極、閘極端、閘極結構
121:閘極金屬
123:閘極介電層
123A:第一介電部分
123B:第二介電部分
124:第一讀取電晶體
126:第二讀取電晶體
130:差動放大器
131A:第一輸入端
131B:第二輸入端
132:輸出端
200A、200C、300、400、500:記憶體裝置
200B:佈局
201:基板
202:主動區、圖案、主動區部分
203:第一側、前側
204、206、208:圖案、閘極結構、閘極結構部分
205:第二側、背側
206:閘極結構部分
211、212、213、214:圖案、MD
221、222、223、224、225:圖案、VG
231、233:圖案、VB
242、243、244:軌跡
251、252、253:通道
261、262、263、264:磊晶結構、源極/汲極端
302、402:第一級電晶體
304、404:第二級電晶體
502:第三級電晶體
504:第四級電晶體
600、700:方法
在結合隨附圖式閱讀以下詳細描述時可最佳地理解本揭露之一些實施例的各個態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚，各種特徵的尺寸可任意地增大或減小。
第1A圖說明根據一些實施例的實例記憶體系統的方塊圖。
第1B圖說明根據一些實施例的第1A圖中的記憶體裝置的反熔絲記憶體陣列的反熔絲記憶體單元的實例電路圖。
第1C圖說明根據一些實施例的連接至差動放大器的第1B圖中的反熔絲記憶體單元的實例電路圖。
第2A圖說明根據一些實施例的記憶體裝置的一部分的實例電路圖。
第2B圖說明根據一些實施例的形成第2A圖中的記憶體裝置的部分的實例佈局。
第2C圖說明根據一些實施例的第2B圖中的記憶體裝置的部分的實例橫截面圖。
第3圖說明根據其他實施例的記憶體裝置的一部分的實例電路圖。
第4圖說明根據又一些實施例的記憶體裝置的一部分的實例電路圖。
第5圖說明根據再一些實施例的記憶體裝置的一部分的實例電路圖。
第6圖係根據一些實施例的用於操作記憶體裝置的方法的實例流程圖。
第7圖係根據一些實施例的用於形成記憶體裝置的方法的實例流程圖。
以下揭示內容提供了用於實現所提供主題的不同特徵的許多不同實施例或實例。下面描述元件及配置的具體實例係為了簡化本揭露之一些實施例。當然，這些僅為 實例且不意欲作為限制。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成有附加特徵以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露之一些實施例可在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在......之下」、「下方」、「下部」、「上方」、「上部」、「頂部」、「底部」及類似者的空間相對術語來描述如圖中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖中所描繪的取向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同取向。設備可以其他方式定向(旋轉90度或處於其他取向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
物理不可複製功能(physically unclonable function，PUF)通常用於驗證及密鑰儲存，而不需要安全的電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)及/或其他昂貴硬體(例如電池備份靜態隨機存取記憶體)。並非將秘密儲存於數位記憶體中，而係PUF自積體電路(integrated circuit，IC)的實體特性導出秘密。PUF係基於如下構思：即使使用相同的製造製程來 製造多個IC，每一IC亦可能由於製造可變性而彼此略有不同。PUF利用該可變性來導出IC中的每一者獨有的「秘密」資訊(例如矽生物特徵)。一般而言，此秘密資訊被稱為IC的「PUF簽章」。此外，由於定義PUF簽章的製造可變性，因此人們即使完全瞭解IC的設計亦無法製造兩個相同的IC。可使用IC的各種類型的可變性來定義此簽章，諸如(例如)閘極延遲、記憶體裝置的通電狀態及/或IC的各種實體特性中的任一者。
本揭露之一些實施例的實施例提供了用於為/自包含多個記憶體單元的記憶體裝置產生PUF簽章的各種系統及方法。記憶體單元中的每一者被實現為具有對稱組態的反熔絲單元且至少包含第一讀取電晶體及第二讀取電晶體以及串聯耦接於第一讀取電晶體與第二讀取電晶體之間且包含具有閘極金屬及閘極介電層的閘極端的程式化電晶體。閘極介電層包含耦接於閘極金屬與程式化電晶體的源極/汲極端之間的第一介電部分及耦接於閘極金屬與程式化電晶體的另一源極/汲極端之間的第二介電部分。即使程式化電晶體的閘極介電層的第一介電部分及第二介電部分由相同材料形成且具有相同尺寸，同時被相同程式化電壓同時程式化，閘極介電層的第一介電部分及第二介電部分中的一者亦可先於另一者被擊穿(break down)。當第一介電部分及第二介電部分中的一者被擊穿時，程式化製程自然停止。換言之，閘極介電層的兩個介電部分中的一者可被隨機程式化(或被擊穿)以等效地形成電阻器。基於第 一介電部分及第二介電部分中的哪一者已被擊穿，所揭示的系統可為/自記憶體裝置的記憶體單元產生PUF位元。將相同原理應用於所有記憶體單元，所揭示的系統可為/自記憶體裝置產生唯一PUF簽章。
由於讀取電晶體對稱安置於程式化電晶體旁邊，因此將兩個讀取電晶體連接至程式化電晶體的虛設端的虛設節點處的電壓位準可被拉得更接近地。因而，施加於程式化電晶體的另一個虛設端上的程式化電壓不需要高到足以對程式化電晶體進行有效地程式化(或擊穿)。利用此對稱組態，記憶體裝置的記憶體單元可在相對較低的程式化電壓下被程式化，從而有利地降低功耗並提高記憶體裝置的壽命。
在一些實施例中，反熔絲單元記憶體單元中的每一者包含第一讀取電晶體及第二讀取電晶體、串聯耦接於第一讀取電晶體與第二讀取電晶體之間的程式化電晶體、串聯耦接於程式化電晶體與第一讀取電晶體之間的一或多個第一級(中間或互補)電晶體以及串聯耦接於程式化電晶體與第二讀取電晶體之間的一或多個第二級(中間或互補)電晶體。第一級電晶體及第二級電晶體中的每一者經形成為具有相同的結構及尺寸。第一級電晶體的數目(例如N=1、2、3、4)及第二級電晶體的數目相同。利用附加級電晶體，可減少記憶體單元中的每一者中的IR壓降，從而有利地增強了記憶體裝置的程式化及讀取效能。
在一些實施例中，記憶體裝置包含串聯耦接於第一 讀取電晶體與第二讀取電晶體之間的、形成於基板的前側上的程式化電晶體以及形成於基板的後側上且可操作地耦接至第一讀取電晶體及第二讀取電晶體的第一位元線及第二位元線。利用在基板的背側上形成位元線的此組態，有利地減小了記憶體裝置的PUF位元單元大小。
第1A圖說明根據各種實施例的記憶體系統100。如第1A圖中所示，記憶體系統100包含記憶體陣列102、列解碼器104、行解碼器106、輸入/輸出(input/output，I/O)電路108、驗證電路110及控制邏輯電路112。儘管在第1A圖中未示出，但記憶體系統100的所有元件可彼此耦接且耦接至控制邏輯電路112。儘管在第1A圖的所說明的實施例中，出於清楚說明的目的，每一元件被示出為單獨的區塊，但在一些其他實施例中，第1A圖中所示的一些或所有元件可經整合在一起。舉例而言，記憶體陣列102可包含嵌入式驗證電路(例如驗證電路110)。
記憶體陣列102係儲存資料的硬體元件。在一個態樣，記憶體陣列102被體現為半導體記憶體裝置。記憶體陣列102包含複數個記憶體單元(或儲存器單元)103。記憶體陣列102包含各自在第一方向(例如X方向)延伸的多個列R1、R2、R3、......、RM以及各自在第二方向(例如Y方向)延伸的多個行C1、C2、C3、......、CN。列/行中的每一者可包含作為存取線的一或多個導電結構。在一些實施例中，每一記憶體單元103經配置於對應列與對應行的交點處且可根據穿過行及列的各別導電結構的電壓 或電流來操作。
每一記憶體單元103可被體現為反熔絲記憶體單元。參考例如第1B圖，反熔絲記憶體單元103包含第一讀取電晶體124及第二讀取電晶體126以及串聯耦接於它們之間的程式化電晶體120。程式化電晶體120包含閘極介電層123，閘極介電層123安置於閘極金屬121下方且具有第一介電部分123A及第二介電部分123B。藉由施加程式化電壓來對程式化電晶體120進行程式化，且隨機地，第一介電部分123A或第二介電部分123B中的一者比另一者更快地被擊穿。接著程式化停止，且第一介電部分123A或第二介電部分123B中的另一者保持完好。因此，可基於第一介電部分123A或第二介電部分123B中的哪一者被擊穿來產生記憶體單元103的邏輯狀態(例如1或0)。記憶體單元103中的每一者的此隨機產生的邏輯狀態可構成記憶體裝置100的PUF簽章的基礎。
列解碼器104係可接收記憶體陣列102的列位址且在該列位址處斷言導電結構(例如字元線)的硬體元件。行解碼器106係可接收記憶體陣列102的行位址且在該行位址處斷言一或多個導電結構(例如一對源極線)的硬體元件。I/O電路108係可存取(例如讀取、程式化)經由列解碼器104及行解碼器106斷言的記憶體單元103中的每一者的硬體元件。驗證電路110係可基於由I/O電路108讀取的記憶體單元的各別邏輯狀態來產生PUF簽章的硬體元件。控制邏輯電路112係可控制耦接元件(例如記憶 體陣列102至驗證電路110)的硬體元件。
第1B圖說明根據一些實施例的第1A圖中的記憶體裝置100的記憶體陣列102的記憶體單元103的實例電路圖。在一些實施例中，每一記憶體單元103被體現為反熔絲記憶體單元。應瞭解，記憶體陣列102可具有任何數目的反熔絲記憶體單元103，同時保持於本揭露之一些實施例的範疇內。第1B圖中的反熔絲記憶體單元103在以下論述中作為代表性實例而被詳細解釋。
在一些實施例中，如上文所提及，第1A圖中的記憶體單元103中的每一者可經由各別程式化字元線(WLP)、讀取字元線(WLR)及位元線(BL)可操作地耦接至I/O電路108以供存取(例如程式化或讀取)。參考第1A圖及第1B圖，I/O電路108可使列解碼器104斷言WLP1、WLR1及WLR2且使行解碼器106斷言BL1及BL2，以便選擇特定記憶體單元103且因此使得特定記憶體單元103能夠被程式化或讀取。否則，特定記憶體單元103未經選擇，且因此不能被程式化或讀取。因此，記憶體單元103中的每一者可經單獨選擇，且因此可被程式化或讀取。關於程式化及讀取記憶體單元的細節將在下面進行進一步論述。
在一些實施例中，反熔絲記憶體單元103中的每一者包含一或多個第一讀取電晶體及第二讀取電晶體以及串聯耦接於一或多個第一讀取電晶體與第二讀取電晶體之間的程式化電晶體。在一些實施例中，一或多個第一讀取 電晶體的數目及一或多個第二讀取電晶體的數目係等於或大於1的相同整數(諸如1、2、3、......、N)。
如第1B圖中所示，在一些實施例中，記憶體單元103包含由WLP1閘控的程式化電晶體120、由WLR1閘控的第一讀取電晶體124及由WLR2閘控的第二讀取電晶體126，其中程式化電晶體120串聯耦接於第一讀取電晶體124與第二讀取電晶體126之間。第一讀取電晶體124的源極/汲極(source/drain，S/D)端耦接至第一位元線BL1，而第二讀取電晶體126的源極/汲極(source/drain，S/D)端耦接至第二位元線BL2。將鑒於第2A圖、第2B圖及第2C圖來解釋關於記憶體單元103的組態及連接的更多細節。
如第1B圖中所示，在一些實施例中，反熔絲記憶體單元103的程式化電晶體120包含閘極端120G，閘極端120G包含閘極金屬121及閘極介電層123，閘極介電層123由介電材料製成且經沈積於閘極金屬121下方。在一些實施例中，閘極介電層123的介電材料選自HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦及/或它們的組合。閘極介電層123包含第一介電部分123A及第二介電部分123B，它們具有相同尺寸且可同時或分別導通/關斷以啟用/禁用對程式化電晶體120的存取(例如用於程式化或讀取)。
在程式化製程中，在一些實施例中，為了啟用對反熔絲記憶體單元103的程式化電晶體120的程式化，可將 程式化啟用電壓(例如1.2V)同時或分別施加至記憶體單元103的第一讀取電晶體124及第二讀取電晶體126的閘極124G及126G。在被啟用時，可藉由將程式化電壓(例如5V)施加至閘極120G且將低位元線電壓(例如0V)施加至位元線BL1及BL2來對記憶體單元103的程式化電晶體120進行程式化。
在程式化製程中，隨機地，選定記憶體單元103的程式化電晶體120的閘極介電層123的第一介電部分123A及第二介電部分123B中的一者可比另一者更快地被擊穿，即使它們中的任一者的可能性或機會係50%亦如此。在第一介電部分及第二介電部分中的一者(例如第一介電部分123A)已首先被擊穿之後，程式化製程停止，且因此另一者(例如第二介電部分123B)保持完好。因此，可基於記憶體單元103的閘極介電層123的第一介電部分123A或第二介電部分123B是否已被擊穿來隨機地產生記憶體單元103的邏輯狀態(1或0)中的邏輯狀態或位元(例如1)，且因此產生反熔絲記憶體單元103的PUF簽章的位元(或PUF簽章位元)。此為第1B圖中的反熔絲記憶體單元103隨機產生PUF簽章的位元的機制適用於第1A圖中的所有記憶體單元103。以此方式，可產生第1A圖中的記憶體裝置100的PUF簽章。
在讀取製程中，在一些實施例中，藉由經由位元線BL1及BL2將讀取選擇電壓(例如1.5V)施加至其程式化電晶體120的閘極120G，將讀取選擇電壓(例如0.75V 的Vdd)施加至其第一讀取電晶體124及第二讀取電晶體126的閘極124G及126G且將低BL電壓(例如0V)施加至其第一讀取電晶體124及第二讀取電晶體126的對應源極/汲極端來選擇且因此讀取反熔絲記憶體單元103。在讀取製程中，在其他實施例中，藉由將非選擇電壓(例如0V)施加至其程式化電晶體120的閘極120G，將非讀取電壓(例如Vss)施加至其第一讀取電晶體124及第二讀取電晶體126的閘極且將高BL電壓(例如0.75V)施加至其分別耦接至BL1及BL2的端，反熔絲記憶體單元103未經選擇且因此未被讀取。
第1C圖說明根據一些實施例的連接至差動放大器130的第1B圖中的反熔絲記憶體單元103的實例電路圖。在其他實施例中，反熔絲記憶體單元包含在其內部的差動放大器(未示出)，同時保持於本揭露之一些實施例的範疇內。在一些實施例中，差動放大器130具有分別耦接至位元線BL1及BL2的第一輸入端131A及第二輸入端131B以及用於輸出記憶體單元103的狀態結果(例如1或0)的輸出端132。該結果表示記憶體單元103的閘極介電層123的第一介電部分123A或第二介電部分123B是否已基於在第一輸入端131A或第二輸入端131B中偵測到的顯著電流而被擊穿，從而判定記憶體單元103的邏輯狀態。
舉例而言，在讀取製程中，當在第一輸入端131A中偵測到顯著電流時，判定第一介電部分123A已被擊穿， 且因此判定記憶體單元103處於第一邏輯狀態「1」。否則，當在第二輸入端131B中偵測到顯著電流時，判定第二介電部分123B已被擊穿，且因此判定記憶體單元103處於第二邏輯狀態「0」。此讀取第1B圖中的記憶體單元103的邏輯狀態(PUF簽章位元)的機制適用於第1A圖中的所有記憶體單元103。以此方式，讀取且因此驗證第1A圖中的記憶體裝置100的PUF簽章。
第2A圖說明根據一些實施例的記憶體裝置200A的實例電路圖。如第2A圖中所示的記憶體裝置200A的反熔絲記憶體單元103經組態成基本上類似於第1B圖中的反熔絲記憶體單元103。如第2A圖中所示，反熔絲記憶體單元103被實現為三電晶體(three-transistor，3T)對稱組態且包含程式化電晶體120、第一讀取電晶體124及第二讀取電晶體126，其中程式化電晶體120串聯電耦接於第一讀取電晶體124與第二讀取電晶體126之間。在一些實施例中，記憶體裝置200A亦包含分別耦接至反熔絲記憶體單元103的第一讀取電晶體124及第二讀取電晶體126的第一位元線BL1及第二位元線BL2。
亦參考第2A圖，程式化電晶體120的源極/汲極端120D耦接至第一讀取電晶體124的源極/汲極端124D，而程式化電晶體120的另一個源極/汲極端120S耦接至第二讀取電晶體126的源極/汲極端126D。程式化電晶體120經由其閘極端120G由WLP1閘控，第一讀取電晶體124經由其閘極端124G由WLR1閘控，且第二讀取電晶 體126經由其閘極端126G由WLR2閘控。在一些實施例中，第一讀取電晶體124的源極/汲極端124S可操作地耦接至第一位元線BL1，而第二讀取電晶體126的源極/汲極端126S可操作地耦接至第二位元線BL2。
進一步參考第2A圖，反熔絲記憶體單元103的閘極端120G包含閘極金屬121及閘極介電層123，閘極介電層123具有第一介電部分123A及第二介電部分123B。第一介電部分123A耦接於閘極金屬121與程式化電晶體120的源極/汲極端120D之間，而第二介電部分123B耦接於閘極金屬121與程式化電晶體120的另一個源極/汲極端120S之間。
如上文所提及，基於判定記憶體單元103的閘極介電層123的第一介電部分123A或第二介電部分123B中的哪一者已被擊穿，記憶體單元103隨機呈現第一邏輯狀態(例如1)或第二邏輯狀態(例如0)的邏輯狀態。上文關於第1B圖提及的為/自反熔絲記憶體單元103產生及讀取PUF簽章的位元(PUF簽章位元)的方式亦適用於第2A圖中的反熔絲記憶體單元103。因而，可產生及驗證用於/來自記憶體裝置200A的PUF簽章。
第2B圖說明根據一些實施例的形成第2A圖中的記憶體裝置200A的實例佈局200B。第2C圖說明根據一些實施例的記憶體裝置200C沿著第2B圖中的線A1-A1的實例橫截面圖。佈局200B包含用以形成主動區(在下文中被稱為「主動區202」)的圖案202以及用以形 成閘極結構(在下文中被分別稱為「閘極結構204」、「閘極結構206」、「閘極結構208」)的多個圖案204、206及208。應理解，如第2B圖中所示的佈局200B出於說明目的而被簡化，且因此，佈局200B可包含各種其他圖案，同時保持於本揭露之一些實施例的範疇內。
如第2B圖中所示，主動區202可沿著第一橫向方向(例如X方向)延伸，而閘極結構204、206及208可沿著與第一橫向方向不同的第二橫向方向(例如Y方向)延伸。根據各種實施例，用於製造反熔絲記憶體陣列的佈局可包含與如第2B圖中所示的佈局類似且沿著X方向及Y方向重複配置的多種佈局。然而，應理解，此佈局可包含任何數目的主動區及閘極結構，同時保持於本揭露之一些實施例的範疇內。
根據實施例，主動區202由自基板的主表面(例如第2C圖中的前側203)突出的堆疊結構形成。該堆疊包含沿著X方向延伸且彼此垂直分離的多個半導體奈米結構(例如奈米片)。保留堆疊中的半導體結構被閘極結構204、206及208覆蓋的部分，而用多個磊晶結構替換其他部分。在一些實施例中，此類主動區及閘極結構沿著基板的主前側表面形成(有時被稱為「前段製程(front-end-of-line，FEOL)處理/網路」的一部分)。在基板的前側表面上方，可形成多個前側金屬化層(例如第2C圖中的M0)(有時被稱為「後段製程(back-end-of-line，BEOL)處理/網路」的一部分)，而在基板的背側表面(例如第2C圖中的背側 205)上方，可形成多個背側金屬化層(例如第2C圖中的BM0、BM1、BM2)。
半導體結構的剩餘部分可經組態為對應電晶體的通道，耦接至半導體結構的剩餘部分的兩側(或兩端)的磊晶結構可經組態為電晶體的源極/汲極結構(或端)，且閘極結構的覆蓋(例如橫跨)半導體結構的剩餘部分的一部分可經組態為電晶體的閘極結構(或端)。
主動區部分202的被閘極結構部分206覆蓋的一部分可形成且作為第2A圖中的程式化電晶體120的通道。用磊晶結構替換主動區部分202的安置於閘極結構部分206的相對側上的部分。此類磊晶結構可分別作為第2A圖中的程式化電晶體120的源極/汲極端120D及120S。閘極結構部分206可作為第2A圖中的程式化電晶體120的閘極端120G。
主動區部分202的被閘極結構部分204覆蓋的一部分可形成且作為第2A圖中的第一讀取電晶體124的通道。用磊晶結構替換主動區部分202的安置於閘極結構部分204的相對側上的部分。此類磊晶結構可分別作為第2A圖中的第一讀取電晶體124的源極/汲極端124D及124S。閘極結構部分204可作為第2A圖中的第一讀取電晶體124的閘極端124G。
主動區部分202的被閘極結構部分208覆蓋的一部分可形成且作為第2A圖中的第二讀取電晶體126的通道。用磊晶結構替換主動區部分202的安置於閘極結構部 分208的相對側上的部分。此類磊晶結構可分別作為第2A圖中的第二讀取電晶體126的源極/汲極端126D及126S。閘極結構部分208可作為第2A圖中的第二讀取電晶體126的閘極端126G。
如第2B圖中所示，佈局200B亦包含用於形成互連結構或通孔結構的圖案。舉例而言，佈局200B包含圖案211、212、213及214，這些圖案中的每一者用以形成中段互連結構，有時被稱為MD(在下文中被分別稱為「MD 211」、「MD 212」、「MD 213」及「MD 214」)，該中間段互連結構將對應源極/汲極端連接至上部互連結構。佈局200B亦包含圖案221、222、223、224及225，這些圖案中的每一者用以形成通孔結構，有時被稱為VG(在下文中被分別稱為「VG 221」、「VG 222」、「VG 223」、「VG 224」及「VG 225」)，該通孔結構將對應閘極端(或閘極結構)連接至上部互連結構(例如，如第2C圖中所示的M0互連結構)。
佈局200B進一步包含圖案231及233，這些圖案中的每一者用以形成背側通孔結構，有時被稱為VB(在下文中被分別稱為「VB 231」及「VB 233」)，該背側通孔結構自其背側直接連接至對應MD(例如MD 211)的底部，且因此將對應MD連接至基板的背側上的背側層(例如BM0)。
在基板的前側上的這些中段結構上方，可形成金屬化層，例如M0、M1、M2、M3等，這些金屬化層中的每 一者包含多條金屬軌跡或線(例如第2C圖中的軌跡242、243、244)，該多條金屬軌跡或線嵌入對應介電材料(例如金屬間介電質(inter-metal dielectric，IMD)/層間介電質(inter-layer dielectric，ILD))中。舉例而言，佈局200B可進一步包含用以在M0層中形成金屬軌跡(例如第2C圖中的「M0軌跡242」、「M0軌跡243」及「M0軌跡244」)的圖案。
佈局200B可包含其他圖案以形成各別互連結構或通孔結構，從而將記憶體裝置的一層(例如M1)中的部分或元件電耦接至另一層(例如M2)中的對應部分或元件。舉例而言，經由通孔結構222、223及224以及其他互連結構，程式化電晶體120的閘極端120G耦接至WLP1，第一讀取電晶體124的閘極端124G耦接至WLR1，且第二讀取電晶體126的閘極端126G耦接至WLR2。舉例而言，經由VB 231及VB 233以及其他結構，源極/汲極端124S及126S分別耦接至形成於基板的背側上的位元線BL1及BL2(在第2C圖中)。
如第2B圖中所示，在一些實施例中，耦接至記憶體單元的程式化電晶體及讀取電晶體的閘極端的至少兩個VG(例如VG 222及224)沿著虛設線(例如X方向)形成，而VG中的一者(例如VG 223)與虛設線偏移。在其他實施例中(未示出)，所有VG(諸如VG 222、223及224)沿著虛設線(例如X方向)對準。
參考第2C圖，在主動區202中，可形成多個通 道(例如通道251、252、253)及磊晶結構(例如磊晶結構261、262、263、264)。通道中的每一者可被閘極結構(例如閘極結構124G、120G、126G)中的對應一者覆蓋或包裹，而磊晶結構中的每一者可被MD(例如MD 211、212、213、214)中的對應一者覆蓋。程式化電晶體120、第一讀取電晶體124及第二讀取電晶體126可由主動區202形成。VG(例如VG 222、223及224)形成於閘極結構(例如閘極結構124G、120G、126G)上，以將它們連接至形成於上層(例如M0)中的金屬軌跡(例如金屬軌跡242、243、244)。VB(例如VB 231、233)經形成為分別將第一讀取電晶體124及第二讀取電晶體126的第二源極/汲極端261及264的MD(例如MD 211、214)連接至安置於背側金屬化層(例如BM0)中的BL1及BL2。
如第2C圖中所示，在一些實施例中，記憶體裝置200C包含具有第一側(前側)203及與第一側203相對的第二側(背側)205的基板201及形成於基板201的第一側203上的反熔絲記憶體單元103。記憶體單元103隨機呈現第一邏輯狀態(例如1)或第二邏輯狀態(例如0)且包含具有第一源極/汲極端262及第二源極/汲極端263的程式化電晶體120；具有耦接至程式化電晶體120的第一源極/汲極端的第一源極/汲極端262的第一讀取電晶體124；及具有耦接至程式化電晶體120的第二源極/汲極端的第一源極/汲極端263的第二讀取電晶體126。第一讀取電晶體124具有經由MD 211及VB 231可操作地耦接至 安置於背側層(例如BM0)中的位元線BL1的第二源極/汲極端261，而第二讀取電晶體126具有經由MD 214及VB 233可操作地耦接至安置於背側層(例如BM0)中的位元線BL2的第二源極/汲極端264。
第3圖說明根據其他實施例的記憶體裝置300的實例電路圖。在一些實施例中，記憶體裝置300包含反熔絲記憶體單元103以及耦接至反熔絲記憶體單元103的第一位元線BL1及第二位元線BL2。如第3圖中所示的記憶體裝置300的反熔絲記憶體單元103經組態成基本上類似於如第2A圖中所示的記憶體裝置200A的反熔絲記憶體單元103，但具有一些差異。
如第3圖中所示，記憶體裝置300的反熔絲記憶體單元103被實現為五電晶體(five-transistor，5T)對稱組態且包含第一讀取電晶體124、第二讀取電晶體126、串聯耦接於第一讀取電晶體124與第二讀取電晶體126之間的程式化電晶體120、串聯耦接於程式化電晶體120與第一讀取電晶體124之間的第一級電晶體302及串聯耦接於程式化電晶體120與第二讀取電晶體126之間的第二級電晶體304。
同樣如第3圖中所示，在一些實施例中，程式化電晶體120由WLP1閘控，第一讀取電晶體124由WLR1閘控，第二讀取電晶體126由WLR2閘控，第一級電晶體302由WLB1閘控，且第二級電晶體304由WLB2閘控。在一些實施例中，第一讀取電晶體124的源極/汲極端 耦接至位元線BL1，而第二讀取電晶體126的源極/汲極端耦接至另一位元線BL2。在一些實施例中，參考第2C圖，反熔絲記憶體單元103形成於基板201的前側203上方，而位元線BL1及BL2形成於基板201的背側205上方的金屬化層(例如BM0)中。
第4圖說明根據又一些實施例的記憶體裝置400的實例電路圖。如第4圖中所示的記憶體裝置400的反熔絲記憶體單元103類似於如第3圖中所示的記憶體裝置300的反熔絲記憶體單元103，但具有一些差異。
如第4圖中所示，記憶體裝置400的反熔絲記憶體單元103被實現為九電晶體(nine-transistor，9T)對稱組態且包含一對第一讀取電晶體124、一對第二讀取電晶體126、串聯耦接於該對第一讀取電晶體124與該對第二讀取電晶體126之間的程式化電晶體120、串聯耦接於程式化電晶體120與該對第一讀取電晶體124之間的一對第一級電晶體402及串聯耦接於程式化電晶體120與該對第二讀取電晶體126之間的一對第二級電晶體404。
同樣如第4圖中所示，在一些實施例中，程式化電晶體120由WLP閘控，該對第一讀取電晶體124及該對第二讀取電晶體126共同由WLR閘控，且該對第一級電晶體402及該對第二級電晶體404共同由WLB閘控。在一些實施例中，該對第一讀取電晶體124中的一者的源極/汲極端耦接至位元線BL1，而該對第二讀取電晶體126中的一者的源極/汲極端耦接至另一位元線BL2。在一些實 施例中，參考第2C圖，反熔絲記憶體單元103形成於基板201的前側203上方，而位元線BL1及BL2形成於基板201的背側205上方。
第5圖說明根據再一些實施例的記憶體裝置500的實例電路圖。如第5圖中所示的記憶體裝置500的反熔絲記憶體單元103類似於如第4圖中所示的記憶體裝置400的反熔絲記憶體單元103，但具有一些差異。
如第5圖中所示，記憶體裝置500的反熔絲記憶體單元103被實現為十三電晶體(thirteen-transistor，13T)對稱組態且包含一對第一讀取電晶體124、一對第二讀取電晶體126、串聯耦接於該對第一讀取電晶體124與該對第二讀取電晶體126之間的程式化電晶體120、串聯耦接於程式化電晶體120與該對第一讀取電晶體124之間的一對第一級電晶體402、串聯耦接於程式化電晶體120與該對第二讀取電晶體126之間的一對第二級電晶體404、串聯耦接於程式化電晶體120與該對第一級電晶體402之間的一對第三級電晶體502及串聯耦接於程式化電晶體120與該對第二級電晶體404之間的一對第四級電晶體504。
同樣如第5圖中所示，在一些實施例中，程式化電晶體120由WLP閘控，該對第一讀取電晶體124及該對第二讀取電晶體126共同由WLR閘控，該對第一級電晶體402及該對第二級電晶體404共同由WLB閘控，且該對第三級電晶體502及該對第四級電晶體504共同由 WLM閘控。在一些實施例中，一個第一讀取電晶體124的源極/汲極端耦接至位元線BL1，而一個第二讀取電晶體126的源極/汲極端耦接至另一位元線BL2。
在其他實施例中，記憶體裝置500的反熔絲記憶體單元103被實現為N電晶體(N-transistor，NT)對稱組態，其中N可為奇數，諸如3、5、7、9、11、13、15，同時保持於本揭露之一些實施例的範疇內。利用NT對稱結構及插入於程式化電晶體與第一讀取電晶體及第二讀取電晶體之間的附加級電晶體，可有效地減小電晶體之間的電壓差，從而有利地避免大電壓差。
第6圖係根據一些實施例的用於操作記憶體裝置(例如，如第2A圖中所示的記憶體裝置200A)的方法600的實例流程圖。應理解，對於方法的附加實施例，可在第6圖中所論述的製程之前、期間及之後提供附加操作，且可替換或消除下面描述的一些操作。操作/製程的次序可互換，且可按不同序列進行至少一些操作或製程。在一些實施例中，至少兩個或更多個操作或製程在時間上重疊或幾乎同時進行。
在操作S610中，如第2A圖至第2C圖及第6圖中所示，在基板201的前側203上方提供記憶體單元103。在一些實施例中，記憶體單元103包含程式化電晶體120、第一讀取電晶體124及第二讀取電晶體126，其中程式化電晶體120串聯耦接於第一讀取電晶體124與第二讀取電晶體126之間。程式化電晶體120包含閘極金屬121及 位於閘極金屬121下方的閘極介電層123，閘極介電層123包含第一介電部分123A及第二介電部分123B。
在操作S620中，如第2A圖至第2C圖及第6圖中所示，在程式化製程期間，將程式化電壓WLP1施加於程式化電晶體120的閘極端120G上以隨機擊穿程式化電晶體120的閘極介電層123的第一介電部分123A或第二介電部分123B。如上文所提及，基於第一介電部分123A或第二介電部分123B中的哪一者已被擊穿，記憶體單元103隨機呈現第一邏輯狀態(例如1)或第二邏輯狀態(例如0)的邏輯狀態。舉例而言，第一邏輯狀態表示建立了穿過第一介電部分123A的第一傳導路徑，而第二邏輯狀態表示建立了穿過第二介電部分123B的第二傳導路徑。
在操作S630中，如第2A圖至第2C圖及第6圖中所示，在讀取製程期間，將讀取電壓施加於程式化電晶體120的閘極端120G上以標識是建立了穿過第一介電部分123A的第一傳導路徑抑或是建立了穿過第二介電部分123B的第二傳導路徑。第一傳導路徑自閘極端120G穿過第一介電部分123A及第一讀取電晶體124延伸至第一位元線BL1，而第二傳導路徑自閘極端120G穿過第二介電部分123B及第二讀取電晶體126延伸至第二位元線BL2。
在一些實施例中，如第2C圖中所示，第一位元線BL1及第二位元線BL2形成於基板201的與前側203相 對的背側205上的金屬化層(例如M0)中。在一些實施例中，在讀取製程中，經由形成於基板的背側上的位元線(例如BL1及BL2)將位元線電壓(例如低BL電壓0V或高BL電壓0.75V)施加至記憶體單元的讀取電晶體的對應源極/汲極端。
在操作S640中，如第2A圖及第6圖中所示，在讀取製程期間或之後，基於是建立了第一傳導路徑抑或是建立了第二傳導路徑來偵測記憶體單元103的物理不可複製功能(Physically Unclonable Function，PUF)簽章的位元。在一些實施例中，在判定建立了穿過第一介電部分123A的第一傳導路徑時，偵測記憶體單元103的PUF簽章的位元(例如1)。否則，在判定建立了穿過第二介電部分123B的第二傳導路徑時，偵測記憶體單元103的PUF簽章的另一位元(例如0)。
以此方式，可產生及偵測如第1A圖中所示的記憶體裝置100的所有反熔絲記憶體單元103的PUF簽章的所有位元，且因此可安全地產生及偵測記憶體裝置的PUF簽章。
第7圖係根據一些實施例的用於形成記憶體裝置的方法700的實例流程圖。記憶體裝置(例如第2A圖的記憶體裝置200A、第2C圖中的記憶體裝置200C)可包含形成於基板的前側上的至少三個電晶體以及形成於基板的背側上的至少兩條位元線。在一些實施例中，可進行方法700以基於如第2B圖中所示的佈局200B來形成記憶體 裝置，且因此，上文使用的一些附圖標記可在對方法700的以下論述中重複使用。應注意，方法700僅僅係實例，且不意欲限制本揭露之一些實施例。因此，應理解，可在第7圖的方法700之前、期間及之後提供附加操作，且在本文中可僅簡要地描述一些其他操作。
根據各種實施例，方法700開始於操作S702，在操作S702中，設置基板。基板包含半導體材料基板，例如矽。可替代地，基板可包含其他元素半導體材料，諸如(例如)鍺。基板亦可包含化合物半導體，諸如碳化矽、砷化鎵、砷化銦及磷化銦。基板可包含合金半導體，諸如矽鍺、碳化矽鍺、磷化鎵砷及磷化鎵銦。在一個實施例中，基板包含磊晶層。舉例而言，基板可具有覆蓋主體半導體的磊晶層。此外，基板可包含絕緣體上半導體(semiconductor-on-insulator，SOI)基板。舉例而言，基板可包含埋入式氧化物(buried oxide，BOX)層，藉由諸如佈植氧分離(separation by implanted oxygen，SIMOX)的製程或諸如晶圓接合及研磨的其他合適的技術來形成該埋入式氧化物層。
方法700繼續至操作S704，在操作S704中，根據各種實施例，形成包含第一奈米結構及第二奈米結構的交替系列的堆疊。可基於上文論述的(主動區)圖案中的一者來形成此堆疊。可在基板的前側中形成該堆疊。在一些實施例中，第一奈米結構可包含SiGe犧牲奈米結構，而第二奈米結構可包含Si通道奈米結構。此堆疊有時可被 稱為超晶格。在非限制性實例中，SiGe犧牲奈米結構可為SiGe 25%。記法「SiGe 25%」用於表示25%的SiGe材料係Ge。應理解，SiGe犧牲奈米結構中的每一者中的Ge的百分比可為0至100之間的任何值(不包含0及100)，同時保持於本揭露之一些實施例的範疇內。在一些其他實施例中，第二奈米結構可包含不同於Si的第一半導體材料，而第一奈米結構可包含不同於SiGe的第二半導體材料，只要第一半導體材料及第二半導體材料分別以不同蝕刻性質(例如蝕刻速率)表徵即可。
奈米結構的交替系列可藉由以下步驟來形成：磊晶生長一層，且接著磊晶生長下一層，直至獲得所需數目及所需厚度的奈米結構為止。磊晶材料可由氣態或液態前驅物生長。可使用氣相磊晶(vapor-phase epitaxy，VPE)、分子束磊晶(molecular-beam epitaxy，MBE)、液相磊晶(liquid-phase epitaxy，LPE)或其他合適的製程來生長磊晶材料。取決於電晶體的類型，可在沈積期間藉由添加摻雜劑、n型摻雜劑(例如磷或砷)或p型摻雜劑(例如硼或鎵)來摻雜(原位摻雜)磊晶矽、矽鍺及/或摻碳矽(Si：C)。
方法700繼續至操作S706，在操作S706中，根據各種實施例，形成多個虛設閘極結構。可基於上文論述的(閘極結構)圖案中的一者來形成此虛設閘極結構。虛設閘極結構可沿著與介電鰭片結構(及堆疊)的縱向方向垂直的方向延伸。另外，在各種實施例中的一者中，虛設閘 極結構可形成得比介電鰭片結構更短，且因此，虛設閘極結構在形成時被介電鰭片結構切割(或以其他方式分離)。
可藉由在堆疊上方沈積非晶矽(a-Si)來形成虛設閘極結構。可使用適用於形成虛設閘極的其他材料(例如多晶矽)，同時保持於本揭露之一些實施例的範疇內。接著使a-Si平坦化至所需層級。在經平坦化a-Si上方沈積硬遮罩且使其圖案化。硬遮罩可由氮化物或氧化物層形成。對a-Si應用蝕刻製程(例如反應離子蝕刻(reactive-ion etching，RIE)製程)以形成虛設閘極結構。在形成虛設閘極結構之後，閘極間隔物可經形成為沿著虛設閘極結構的側壁延伸。可藉由保形地沈積介電材料(例如氧化矽、氮化矽、氧氮化矽、SiBCN、SiOCN、SiOC或這些材料的任何合適的組合)，接著為進行定向蝕刻(例如RIE)來形成閘極間隔物。
方法700繼續進行至操作S708，在操作S708中，根據各種實施例，藉由用介電材料替換SiGe犧牲奈米結構中的每一者的端部部分來形成內部間隔物。在形成覆蓋堆疊的某些部分(例如堆疊的被介電鰭片結構分離的部分)的虛設閘極結構時，移除堆疊的未覆蓋部分。接下來，移除疊加堆疊的每一SiGe犧牲奈米結構的各別端部部分。內部間隔物藉由以下步驟來形成：藉由化學氣相沈積(chemical vapor deposition，CVD)用介電材料填充每一SiGe犧牲奈米結構的此類凹槽，或藉由氮化物的單層摻雜(monolayer doping，MLD)，接著為進行間隔 物RIE。內部間隔物的材料可由與上述閘極間隔物相同或不同的材料形成。舉例而言，內部間隔物可由氮化矽、碳氮化矽硼、碳氮化矽、碳氮氧化矽或任何其他類型的介電材料(例如具有小於約5的介電常數k的介電材料)形成。
方法700繼續進行至操作S710，在操作S710中，根據各種實施例，形成多個磊晶結構。在形成內部間隔物時，使用磊晶層生長製程在Si奈米結構的曝露端部上形成磊晶結構。可應用原位摻雜(In-situ doping，ISD)來形成經摻雜磊晶結構，從而為對應電晶體(或子電晶體)創建必要的接合面。藉由向裝置的選定區佈植不同類型的摻雜劑以形成必要的接合面來形成N型及p型FET。可藉由佈植砷(As)或磷(P)來形成N型裝置，且可藉由佈植硼(B)來形成p型裝置。在形成磊晶結構之後，沈積層間介電質(例如二氧化矽)以覆蓋磊晶結構。
方法700繼續進行至操作S712，在操作S712中，根據各種實施例，用各別主動閘極結構替換虛設閘極結構及剩餘SiGe犧牲奈米結構。在形成層間介電質之後，藉由蝕刻製程(例如RIE或化學氧化物移除(chemical oxide removal，COR))來移除虛設閘極結構。接下來，藉由應用選擇性蝕刻(例如鹽酸(HCl))來移除剩餘SiGe犧牲奈米結構，同時使Si通道奈米結構保持基本上完好。在移除SiGe犧牲奈米結構之後，除了與介電鰭片結構接觸的側壁之外，可曝露Si通道奈米結構中的每一者的頂表面及底表面以及側壁。接下來，除了接觸介電鰭片結構的 側壁之外，多個主動閘極結構可經形成為環繞Si通道奈米結構中的每一者。主動閘極結構中的每一者至少包含閘極介電層(例如高k介電層)及閘極金屬層(例如功函數金屬層)。在形成主動閘極結構時，可形成記憶體裝置的電晶體。
方法700繼續進行至操作S714，在操作S714中，根據各種實施例，形成多個前側互連結構。在形成電晶體時，在電晶體上方形成多個中段互連結構(例如VG、MD)。舉例而言，多個VG(例如VG 222、223、224)可經形成為分別連接至電晶體的閘極端，而多個MD(例如MD 211、212、213、214)可經形成為連接至電晶體的源極/汲極端。另外，可在中段互連結構上方形成多個後段互連結構。此類後段互連結構包含上述M0軌跡(例如軌跡242、243、244)及上部金屬化層(例如M1、M2，未示出)中的其他金屬軌跡。經由VG，可閘控電晶體中的每一者。舉例而言，程式化電晶體經閘控至WLP，而讀取電晶體經閘控至WLR。
前側互連結構由金屬材料形成。金屬材料可選自以下各者所組成的群組：鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及它們的組合。其他金屬材料亦在本揭露之一些實施例的範疇內。可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、無電電鍍、電鍍或它們的組合用上 文所列的金屬材料覆蓋基板的前側來形成前側互連結構。
方法700繼續進行至操作S716，在操作S716中，根據各種實施例，形成多個背側互連結構。在形成後段金屬軌跡時，基板被翻轉，且在基板的背側上方形成多個背側互連結構(例如BM0軌跡、BM1軌跡)。舉例而言，在基板被翻轉之後，可對基板的背側進行研磨製程，直至磊晶結構(例如在操作S710中形成的源極/汲極端)的底表面被曝露為止。接下來，在經研磨背側表面上方形成一或多個介電層，接著為形成背側通孔結構，這些背側通孔結構可各自延伸穿過一或多個介電層以到達對應磊晶結構的底表面。接下來，可在各別背側金屬化層中形成背側互連結構。
背側互連結構由金屬材料形成。金屬材料可選自以下各者所組成的群組：鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及它們的組合。其他金屬材料亦在本揭露之一些實施例的範疇內。可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、無電電鍍、電鍍或它們的組合用上文所列的金屬材料覆蓋基板的背側來形成背側互連結構。舉例而言，VB 231及233形成於基板的背側上的背側層(例如BM0)中，且自它們的背側直接連接對應MD 211及214的底部。
在本揭露之一些實施例的一個態樣，揭示了一種記 憶體裝置。該記憶體裝置包含隨機呈現第一邏輯狀態或第二邏輯狀態的記憶體單元、第一位元線及第二位元線。記憶體單元形成於基板的第一側上且包含具有第一源極/汲極端及第二源極/汲極端的程式化電晶體；具有耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端的第一讀取電晶體；及具有耦接至程式化電晶體的第二源極/汲極端的第一源極/汲極端的第二讀取電晶體。第一位元線形成於基板的與第一側相對的第二側上，而第二位元線形成於基板的第二側上。第一位元線可操作地耦接至第一讀取電晶體的第二源極/汲極端，而第二位元線可操作地耦接至第二讀取電晶體的第二源極/汲極端。在一些實施例中，程式化電晶體具有可操作地耦接至程式化字元線的閘極端，第一讀取電晶體具有可操作地耦接至第一讀取字元線的閘極端，且第二讀取電晶體具有可操作地耦接至第二讀取字元線的閘極端。在一些實施例中，程式化電晶體的閘極端具有閘極金屬及閘極介電層，其中閘極介電層包含第一部分及第二部分，且其中第一部分耦接於閘極金屬與程式化電晶體的第一源極/汲極端之間，而第二部分耦接於閘極金屬與程式化電晶體的第二源極/汲極端之間。在一些實施例中，第一部分或第二部分用以經隨機擊穿。在一些實施例中，第一部分被擊穿以呈現第一邏輯狀態，而第二部分被擊穿以呈現第二邏輯狀態。在一些實施例中，程式化字元線、第一讀取字元線及第二讀取字元線形成於基板的第一側上。在一些實施例中，第一邏輯狀態或第二邏輯狀態作為物理 不可複製功能簽章的位元。在一些實施例中，進一步包括感測放大器，形成於基板的第一側上且耦接至第一位元線及第二位元線。在一些實施例中，記憶體單元進一步包括一或多個第一級電晶體，串聯耦接於程式化電晶體與第一讀取電晶體之間，及一或多個第二級電晶體，串聯耦接於程式化電晶體與第二讀取電晶體之間。在一些實施例中，進一步包括第一通孔結構，將第一讀取電晶體的第二源極/汲極端連接至第一位元線，及第二通孔結構，將第二讀取電晶體的第二源極/汲極端連接至第二位元線。
在本揭露之一些實施例的另一態樣，揭示了一種記憶體系統。該記憶體系統包含記憶體陣列及驗證電路，該記憶體陣列包含形成於基板的第一側上的複數個記憶體單元，該驗證電路可操作地耦接至記憶體陣列且用以基於複數個記憶體單元的邏輯狀態來為複數個記憶體單元中的每一者產生物理不可複製功能(Physically Unclonable Function，PUF)簽章的位元。複數個記憶體單元中的每一者呈現第一邏輯狀態或第二邏輯狀態的邏輯狀態且包含：程式化電晶體，該程式化電晶體包含第一源極/汲極端及第二源極/汲極端；第一讀取電晶體，該第一讀取電晶體包含可操作地耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端及可操作地耦接至第一位元線的第二源極/汲極端；及第二讀取電晶體，該第二讀取電晶體包含耦接至程式化電晶體的第二源極/汲極端的第一源極/汲極端及耦接至第二位元線的第二源極/汲極端。在一些實施例中，程 式化電晶體包含可操作地耦接至程式化字元線的閘極端，第一讀取電晶體包含可操作地耦接至第一讀取字元線的閘極端，且第二讀取電晶體包含可操作地耦接至第二讀取字元線的閘極端。在一些實施例中，程式化電晶體的閘極端包含閘極金屬及閘極介電層，且其中閘極介電層包含第一部分及第二部分，第一部分耦接於閘極金屬與程式化電晶體的第一源極/汲極端之間，第二部分耦接於閘極金屬與程式化電晶體的第二源極/汲極端之間。在一些實施例中，程式化電晶體的閘極介電層的第一部分或第二部分用以經隨機擊穿。在一些實施例中，記憶體單元中的每一者的邏輯狀態係基於程式化電晶體的閘極介電層的第一部分或第二部分的先前擊穿而判定的。在一些實施例中，在第一部分的先前擊穿經標識時，第一邏輯狀態呈現邏輯狀態，且其中在第二部分的先前擊穿經標識時，第二邏輯狀態呈現邏輯狀態。在一些實施例中，第一通孔結構將第一讀取電晶體的第二源極/汲極端連接至第一位元線，且其中第二通孔結構將第二讀取電晶體的第二源極/汲極端連接至第二位元線。在一些實施例中，記憶體單元中的每一者進一步包括一或多個第一級電晶體，串聯耦接於程式化電晶體與第一讀取電晶體之間，及一或多個第二級電晶體，串聯耦接於程式化電晶體與第二讀取電晶體之間。
在本揭露之一些實施例的又一態樣，揭示了一種用於操作記憶體裝置的方法。該方法包含：提供至少包含串聯耦接的程式化電晶體、第一讀取電晶體及第二讀取電晶 體的記憶體單元，其中程式化電晶體耦接於第一讀取電晶體與第二讀取電晶體之間；將程式化電壓施加於程式化電晶體的閘極端上以隨機擊穿程式化電晶體的閘極介電層的第一部分或第二部分，其中第一部分耦接於第一讀取電晶體的閘極端與第一源極/汲極端之間，而第二部分耦接於第二讀取電晶體的閘極端與第一源極/汲極端之間；將讀取電壓施加於程式化電晶體的閘極端上以標識是建立了穿過第一部分的第一傳導路徑抑或是建立了穿過第二部分的第二傳導路徑；及基於是建立了第一傳導路徑抑或是建立了第二傳導路徑來為記憶體單元產生物理不可複製功能(Physically Unclonable Function，PUF)簽章的位元。在本揭露之一些實施例的又一態樣，揭示了一種用於形成記憶體裝置的方法，包括設置基板，在基板的第一側上形成記憶體單元，包括在第一側上形成程式化電晶體，程式化電晶體具有第一源極/汲極端及第二源極/汲極端，在第一側上形成第一讀取電晶體，第一讀取電晶體具有耦接至程式化電晶體的第一源極/汲極端的第一源極/汲極端，及在第一側上形成第二讀取電晶體，第二讀取電晶體具有耦接至程式化電晶體的第二源極/汲極端的第一源極/汲極端，形成第一位元線，第一位元線形成於基板的與第一側相對的第二側上，及形成第二位元線，第二位元線形成於基板的第二側上。在一些實施例中，進一步包括在第一位元線與第一讀取電晶體的第二源極/汲極端之間形成連接。在一些實施例中，進一步包括在第二位元線與第二讀取電 晶體的第二源極/汲極端之間形成連接。在一些實施例中，記憶體單元用以隨機呈現第一邏輯狀態或第二邏輯狀態。
如本文中所使用，術語「約」及「大約」通常指示可基於與本主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可指示在例如值的10%至30%以內(例如值的+10%、±20%或±30%)變化的給定量的值。
前述內容概述了若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施例的各個態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露之一些實施例作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之一些實施例的精神及範疇，且在不脫離本揭露之一些實施例的精神及範疇的情況下可在本文中進行各種改變、替換及變更。
700:方法 S702、S704、S706、S708、S710、S712、S714、S716:操作

Claims (10)

  1. 一種記憶體裝置，包括： 一記憶體單元，隨機呈現一第一邏輯狀態或一第二邏輯狀態，其中該記憶體單元形成於一基板的一第一側上且包括： 一程式化電晶體，具有一第一源極/汲極端及一第二源極/汲極端； 一第一讀取電晶體，具有耦接至該程式化電晶體的該第一源極/汲極端的一第一源極/汲極端；及 一第二讀取電晶體，具有耦接至該程式化電晶體的該第二源極/汲極端的一第一源極/汲極端； 一第一位元線，形成於該基板的與該第一側相對的一第二側上； 一第二位元線，形成於該基板的該第二側上；及 一差動放大器，該差動放大器的一第一輸入端耦接該第一位元線，且該差動放大器的一第二輸入端耦接該第二位元線， 其中該第一位元線可操作地耦接至該第一讀取電晶體的一第二源極/汲極端，而該第二位元線可操作地耦接至該第二讀取電晶體的一第二源極/汲極端。
  2. 如請求項1所述之記憶體裝置，其中該程式化電晶體具有可操作地耦接至一程式化字元線的一閘極端，該第一讀取電晶體具有可操作地耦接至一第一讀取字元線的一閘極端，且該第二讀取電晶體具有可操作地耦接至一第二讀取字元線的一閘極端。
  3. 如請求項2所述之記憶體裝置，其中該程式化電晶體的該閘極端具有一閘極金屬及一閘極介電層，其中該閘極介電層包含一第一部分及一第二部分，且其中該第一部分耦接於該閘極金屬與該程式化電晶體的該第一源極/汲極端之間，而該第二部分耦接於該閘極金屬與該程式化電晶體的該第二源極/汲極端之間。
  4. 如請求項3所述之記憶體裝置，其中該第一部分或該第二部分用以經隨機擊穿。
  5. 如請求項1所述之記憶體裝置，其中該記憶體單元進一步包括： 一或多個第一級電晶體，串聯耦接於該程式化電晶體與該第一讀取電晶體之間；及 一或多個第二級電晶體，串聯耦接於該程式化電晶體與該第二讀取電晶體之間。
  6. 如請求項1所述之記憶體裝置，進一步包括： 一第一通孔結構，將該第一讀取電晶體的該第二源極/汲極端連接至該第一位元線；及 一第二通孔結構，將該第二讀取電晶體的該第二源極/汲極端連接至該第二位元線。
  7. 一種記憶體系統，包括： 一記憶體陣列，包括形成於一基板的一第一側上的複數個記憶體單元，該些記憶體單元中的每一者呈現一第一邏輯狀態或一第二邏輯狀態的一邏輯狀態且包括： 一程式化電晶體，包括一第一源極/汲極端及一第二源極/汲極端； 一第一讀取電晶體，包括可操作地耦接至該程式化電晶體的該第一源極/汲極端的一第一源極/汲極端及可操作地耦接至一第一位元線的一第二源極/汲極端，該第一位元線形成於該基板的與該第一側相對的一第二側上；及 一第二讀取電晶體，包括耦接至該程式化電晶體的該第二源極/汲極端的一第一源極/汲極端及耦接至一第二位元線的一第二源極/汲極端，該第二位元線形成於該基板的該第二側上；及 一驗證電路，可操作地耦接至該記憶體陣列且用以基於該些記憶體單元的該邏輯狀態來為該些記憶體單元中的每一者產生一物理不可複製功能簽章的一位元， 其中該第一讀取電晶體的閘極端及該第二讀取電晶體的閘極端的每一者耦接一讀取字元線。
  8. 如請求項7所述之記憶體系統，其中一第一通孔結構將該第一讀取電晶體的該第二源極/汲極端連接至該第一位元線，且其中一第二通孔結構將該第二讀取電晶體的該第二源極/汲極端連接至該第二位元線。
  9. 如請求項7所述之記憶體系統，其中該些記憶體單元中的每一者進一步包括： 一或多個第一級電晶體，串聯耦接於該程式化電晶體與該第一讀取電晶體之間；及 一或多個第二級電晶體，串聯耦接於該程式化電晶體與該第二讀取電晶體之間。
  10. 一種用於形成記憶體裝置的方法，包括： 設置一基板； 在該基板的一第一側上形成一記憶體單元，包括： 在該第一側上形成一程式化電晶體，該程式化電晶體具有一第一源極/汲極端及一第二源極/汲極端； 在該第一側上形成一第一讀取電晶體，該第一讀取電晶體具有耦接至該程式化電晶體的該第一源極/汲極端的一第一源極/汲極端； 在該第一側上形成一第二讀取電晶體，該第二讀取電晶體具有耦接至該程式化電晶體的該第二源極/汲極端的一第一源極/汲極端； 形成串聯耦接於該程式化電晶體與該第一讀取電晶體之間的多個第一級電晶體；及 形成串聯耦接於該程式化電晶體與該第二讀取電晶體之間的多個第二級電晶體，該些第一級電晶體的閘極端耦接該些第二級電晶體的閘極端； 形成一第一位元線，該第一位元線形成於該基板的與該第一側相對的一第二側上；及 形成一第二位元線，該第二位元線形成於該基板的該第二側上。
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