[go: up one dir, main page]

TWI528497B - 製造具有低電阻裝置接觸之積體電路的方法 - Google Patents

製造具有低電阻裝置接觸之積體電路的方法 Download PDF

Info

Publication number
TWI528497B
TWI528497B TW102111357A TW102111357A TWI528497B TW I528497 B TWI528497 B TW I528497B TW 102111357 A TW102111357 A TW 102111357A TW 102111357 A TW102111357 A TW 102111357A TW I528497 B TWI528497 B TW I528497B
Authority
TW
Taiwan
Prior art keywords
copper
layer
depositing
liner
forming
Prior art date
Application number
TW102111357A
Other languages
English (en)
Other versions
TW201421614A (zh
Inventor
烈 趙
萱Ｘ 林
媧麗 阿魯納恰拉姆
Original Assignee
格羅方德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體公司 filed Critical 格羅方德半導體公司
Publication of TW201421614A publication Critical patent/TW201421614A/zh
Application granted granted Critical
Publication of TWI528497B publication Critical patent/TWI528497B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10W20/035—
    • H10W20/044—
    • H10W20/0526—
    • H10W20/054—
    • H10W20/056—
    • H10W20/057—

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

製造具有低電阻裝置接觸之積體電路的方法
本發明係大體關於積體電路，且尤係關於用於製造具有低電阻裝置接觸之積體電路的方法。
現今大多數的積體電路(IC)是藉由使用複數個互連場效電晶體(FET)，亦稱為金屬氧化物半導體場效電晶體(MOSFET或MOS電晶體)，來實施。IC通常使用P通道和N通道FET來形成，然後將該IC稱為互補MOS或CMOS積體電路(IC)。持續有在單一IC晶片上併入越來越多電路的趨勢。為了併入數量增加的電路，必須減少電路中每一個個別裝置的尺寸和裝置元件(特徵尺寸)之間的尺寸和間距。
電路的個別裝置(包含MOS電晶體和其它被動和主動電路元件)必須藉由金屬或其它導電體互連以實施所欲之電路功能。某些小電阻係與導電體和電路裝置之間的每一個接觸相關聯並且位在該導電體本身內。隨著特徵尺寸減小，接觸電阻會增加而變成占了總電路電阻中 越來越多的百分比。當特徵尺寸從150奈米(nm)縮減到90奈米，然後到45奈米以及以下時，接觸電阻變得越來越重要。在特徵尺寸為32奈米時，除非有某些創新改變現今趨勢，否則接觸電阻可能將支配晶片效能。
電路裝置(例如MOS電晶體)的接觸通常是藉由在覆於該電路裝置上的絕緣材料中蝕刻接觸開口以暴露該裝置之金屬矽化物區域以及利用例如鎢或銅之導電金屬栓塞填充該接觸開口而形成。然後導電互連係形成覆於絕緣材料上並且電性耦接至接觸栓塞。目前，鎢和銅二者對於製造低電阻接觸栓塞而言皆是項挑戰。鎢在具有高長寬比(aspect ratio)的接觸中典型產生高電阻。儘管比鎢展現較低的電阻，當銅沉積在極小的接觸開口中時，典型會形成具有孔隙的銅栓塞。銅接觸內有孔隙存在可能增加接觸件的電阻而不利地影響所得之裝置的電性特性。
因此，希望提供製造具有低電阻裝置接觸之積體電路的方法。此外，從後續之實施方式和所附申請專利範圍配合隨附圖式和前述之技術領域和先前技術，本發明之其它期望特徵和特性將變得顯而易見。
在此提供製造具有裝置接觸之積體電路的方法。根據例示實施例，一種製造具有裝置接觸之積體電路的方法包含：沉積絕緣材料之ILD層覆於包含金屬矽化物區域之裝置區域上；蝕刻該ILD層以形成定義接觸開口之側壁，該接觸開口穿過該ILD層形成，並暴露出該金屬 矽化物區域；形成襯墊覆於該側壁和該金屬矽化物區域上，以及在該接觸開口中定義內部凹洞；形成覆於該襯墊以及至少部分地填充該內部凹洞之銅層；蝕刻該銅層以暴露出該襯墊之上部，並且留下銅部份設置在該內部凹洞之底部；以及在該銅部份上無電沉積銅，以填充該內部凹洞之餘留部分。
根據另一例示實施例，提供一種製造具有裝置接觸之積體電路的方法，該方法包含：形成絕緣材料之ILD層覆於包含金屬矽化物區域之裝置區域上；蝕刻該ILD層以形成定義接觸開口之側壁，該接觸開口穿過該ILD層形成，並暴露出該金屬矽化物區域；形成襯墊覆於該側壁和該金屬矽化物區域上，以及在該接觸開口中定義內部凹洞；沉積銅晶種層覆於該襯墊上；回流該銅晶種層以形成部分地填充該內部凹洞之經回流的銅晶種層；蝕刻該經回流的銅晶種層以暴露出該襯墊之上部，並且留下銅部份設置在該內部凹洞之底部；以及在該銅部份上無電沉積銅，以填充該內部凹洞之餘留部分。
根據另一例示實施例，提供一種製造具有裝置接觸之積體電路的方法，該方法包含：形成絕緣材料之ILD層覆於包含金屬矽化物區域之裝置區域上；蝕刻該ILD層以形成定義接觸開口之側壁，該接觸開口穿過該ILD層形成，並暴露出該金屬矽化物區域；形成襯墊覆於該側壁和該金屬矽化物區域上，以及在該接觸開口中定義內部凹洞；以銅填充該內部凹洞，以定義銅填充物；蝕刻該銅 填充物以暴露出該襯墊之上部，並且留下銅部份設置在該內部凹洞之底部；以及在該銅部份上無電沉積銅，以填充該內部凹洞之餘留部分。
10‧‧‧IC
12‧‧‧半導體裝置
14‧‧‧裝置區域
16‧‧‧裝置接觸
18‧‧‧MOS電晶體
20‧‧‧矽基板
22‧‧‧表面部份
24‧‧‧閘極絕緣材料層
26‧‧‧閘極電極
28‧‧‧側壁間隔件
30‧‧‧源極和汲極區域
32‧‧‧金屬矽化物區域
34‧‧‧ILD層
35‧‧‧頂部表面
36‧‧‧側壁
38‧‧‧接觸開口
40‧‧‧襯墊形成材料
42‧‧‧襯墊
44‧‧‧內部凹洞
53‧‧‧上部
54‧‧‧底部
58‧‧‧部分
60‧‧‧餘留部分
62‧‧‧銅栓塞
64‧‧‧退火銅
66‧‧‧銅填充物
68‧‧‧間隙、孔隙
以下將配合隨附圖式描述本發明，其中相同的元件符號表示類似的元件。
第1至8圖係根據各種實施例顯示製造具有低電阻裝置接觸之積體電路的方法。第1至8圖顯示積體電路在各種製造期間之剖面圖。
下列實施方式在本質上係僅為例示性且並非意圖限制本發明或本發明之應用和用途。此外，無意受到上述之先前技術或下列之實施方式中所提之任何理論所限制。
在此所考慮之各種實施例係關於製造具有低電阻裝置接觸之積體電路的方法。在製造積體電路(IC)之中間階段期間，絕緣材料之中間介電(ILD)層係形成覆於裝置區域上，該裝置區域包含金屬矽化物區域。ILD層係被蝕刻以形成定義接觸開口的側壁。接觸開口係形成穿過ILD層而暴露金屬矽化物區域。襯墊層係形成覆於側壁和金屬矽化物區域上並且在接觸開口中定義內部凹洞。在例示實施例中，襯墊層包含至少一阻障層，該阻障層有助於避免銅遷移穿過該襯墊層。銅層係形成覆於襯墊層上並至少部份地填充內部凹洞。銅層係被蝕刻以從襯墊層之上部 移除銅，從而暴露該襯墊層之該上部，同時留下一些銅在內部凹洞之底部。在例示實施例中，襯墊層之上部實質上沒有銅。然後，將銅無電沉積在底部的銅上以利用銅填充內部凹洞的剩餘部份。因為當銅無電沉積時，襯墊層之上部實質實質沒有銅，所以銅實質上從內部凹洞之底部至頂端朝一個方向生長以形成實質上無孔隙的銅栓塞，而不是朝多個方向生長銅，例如從內部凹洞之底部以及襯墊層之上部二者，這可能會在銅栓塞中形成受限空間或孔隙。因此，實質上無孔隙之銅栓塞係實質上實心、高度導電的銅栓塞，其有效地作用為極低電阻裝置接觸。
第1至8圖根據各種實施例圖示製造包含半導體裝置12之IC 10的方法，該半導體裝置12係以裝置接觸16沿著裝置區域14設置。所描述之製程步驟、程序和材料係僅被視為例示性實施例以對該技術領域中具有通常知識者說明實施本發明之方法，本發明係不受限於這些例示性實施例。IC 10之所示部份僅包含單一半導體裝置12，但該技術領域中具有通常知識者將了解到實際IC能包含大量的此種半導體裝置。半導體裝置12可以是二極體、雙極性電晶體、MOS裝置等等。為了說明，第1至8圖將半導體裝置12圖示為MOS裝置。製造IC與MOS裝置的各種步驟係為已知，故為求簡潔，許多傳統步驟在此將僅大略提及或完全省略而不提供已知的製程細節。雖然用語「MOS裝置」嚴格來說係指具有金屬閘極電極以及氧化物閘極絕緣體的半導體裝置，但該用語在全文中將用來指包 含導電閘極電極(無論是金屬或其它導電材料)之任何半導體裝置，該導電閘極電極置於閘極絕緣體(無論是氧化物或其它絕緣體)上方，該閘極絕緣體置於半導體基板上方。
第1圖根據例示實施例以剖面圖顯示在製造之中間階段的IC 10之一部份。如圖所示，半導體裝置12係MOS電晶體18，其可以是N通道MOS電晶體或P通道MOS電晶體。MOS電晶體18係製造在矽基板20上，該矽基板20可以是如圖所示的塊狀矽晶圓或是絕緣基板上之薄矽層(SOI)。如在此所使用者，用語「矽層」和「矽基板」將用來涵蓋典型用在半導體工業中的極純或輕雜質摻雜的單晶矽材料以及與例如鍺、碳等等混合之矽以形成實質單晶半導體材料。矽基板20之至少表面部份22係摻雜P型導電率決定雜質用以製造N通道MOS電晶體或摻雜N型導電率決定雜質用以製造P通道MOS電晶體。表面部份22可例如藉由植入以及後續的摻質離子(例如硼或砷離子)之熱退火而被雜質摻雜。
閘極絕緣材料層24係形成在表面部份22之表面而閘極電極26係形成覆於該閘極絕緣材料層24和該表面部份22上。閘極絕緣材料層24可以是熱生長氧化矽層、或者沉積之絕緣體(例如氧化矽、氮化矽)、高介電常數絕緣體(例如鉿矽酸鹽(HfSiOx，其中x大於0))等等。沉積之絕緣體可例如藉由化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)來進行沉積。閘極絕緣材料層24可具有大約1至大約10奈米 的厚度，但實際厚度可基於所實施之電路中所應用的電晶體而決定。閘極電極26包含電性傳導材料(例如金屬或金屬合金)或能被製成電性傳導的材料並且藉由沉積、圖案化和蝕刻例如一層多晶矽(例如一層未摻雜的多晶矽)而形成。閘極電極26一般具有從大約50至大約300奈米的厚度。例如，可藉由在CVD反應中還原矽烷而沉積多晶矽。側壁間隔件28係形成在閘極電極26之側壁上。側壁間隔件28係藉由沉積絕緣材料層(例如氧化矽及/或氮化矽)以及後續藉由反應性離子蝕刻(RIE)而非等向性蝕刻該絕緣層而形成。或者，能在例如CHF3、CF4或SF6化學中蝕刻氧化矽和氮化矽。導電率決定離子係植入矽基板20中以形成源極和汲極區域30。如果矽基板20之表面部份22是P型，則植入N型導電率決定離子以在矽基板20中形成N型源極和汲極區域以及用N型雜質導電摻雜閘極電極26。植入之離子可以是例如磷或砷離子。或者，如果矽基板20之表面部分22是N型，則植入P型導電率決定離子以在矽基板20中形成P型源極和汲極區域以及用P型雜質導電摻雜閘極電極26。植入之離子可以是例如硼離子。源極和汲極區域30係與閘極電極26自我對準。該技術領域中具有通常知識者將了解到，可利用額外的側壁間隔件和額外的植入以產生汲極延伸、環形植入、深源極和汲極等等。
根據例示實施例，矽化物形成金屬層(未圖示)係沉積在裝置區域14上方且與源極和汲極區域30以及閘極電極26接觸。矽化物形成金屬層之範例包含(但不限 於)鎳、鈷和其合金。矽化物形成金屬能例如藉由濺鍍沉積成大約4至大約50奈米的厚度，例如大約10奈米。在一個實施例中，具有矽化物形成金屬層之裝置區域14係例如藉由RTA被加熱而造成該矽化物形成金屬層與暴露之矽反應以在源極和汲極區域30以及閘極電極26之表面處形成金屬矽化物區域32。金屬矽化物僅形成在有暴露之矽的區域。金屬矽化物不形成在沒有暴露之矽的區域，例如在側壁間隔件28上。未反應之矽化物形成金屬能藉由在H2O2/H2SO4或HNO3/HCl溶液中蝕刻而被移除。在形成金屬矽化物區域32之後，絕緣材料(例如氧化矽之介電材料)之ILD層34係沉積覆於裝置區域14上。在例示實施例中，ILD層34係藉由低溫製程沉積且可例如藉由LPCVD製程沉積。
參考第2圖，在例示實施例中，例如藉由化學機械平坦化(CMP)製程平坦化ILD層34之頂部表面35。ILD層34係被蝕刻形成側壁36，該側壁36對應地定義形成穿過ILD層34暴露金屬矽化物區域32的接觸開口38(例如通孔)。如圖所示，接觸開口38暴露金屬矽化物區域32在源極和汲極區域30以及閘極電極26上之部分。然而，取決於所實施之電路，可對閘極電極26形成或不形成接觸開口38。
第3圖根據例示實施例以剖面圖說明在進一步先進製造階段的IC 10。襯墊形成材料40係沉積覆於ILD層34之頂部表面35、側壁36和金屬矽化物區域32上 以定義對應地設置在接觸開口38中的襯墊42。如圖所示，襯墊42係直接形成在側壁36和金屬矽化物區域32上並且在接觸開口38中對應地定義內部凹洞44。
第4A和4B圖係根據各種例示實施例在第3圖中沿著單向箭頭4所指之區域所繪之其中一個襯墊42的放大圖。參考第3和4A圖，在例示實施例中，襯墊42各包含至少阻障層46，該阻障層46實質上避免銅遷移通過對應的襯墊42。在一個範例中，阻障層46係由氮化鈦(TiN)形成。在另一個範例中，阻障層46係由氮化鉭(TaN)形成。阻障層46可藉由使用CVD製程或原子層沉積(ALD)製程沉積TiN或TaN覆於側壁36和金屬矽化物區域32上而形成。在例示實施例中，阻障層46具有從大約1至大約10奈米的厚度(由雙向箭頭47所指)，例如大約2至大約4奈米，例如大約3奈米。
如圖所示，一個或多個襯墊42也可包含導電層48用以對應地降低在裝置接觸16(見第8圖)與金屬矽化物區域32之間的電阻。在例示實施例中，導電層48係藉由在沉積阻障層46之前先沉積實質純的鈦(Ti)直接地覆於側壁36和金屬矽化物區域32上而形成。如在此所使用者，用語「實質純的鈦」意指具有不超過大約2%雜質的鈦。在一個範例中，導電層48係藉由使用物理氣相沉積(PVD)製程沉積實質純的Ti而形成。在例示實施例中，導電層48具有從大約1至大約10奈米的厚度(由雙向箭頭49所指)，例如大約4至大約6奈米，例如大約5奈米。
參考第3和4B圖，在例示實施例中，一個或多個襯墊42也可包含核心層50。如圖所示，核心層50係沉積於阻障層46上，該阻障層46覆於側壁36和金屬矽化物區域32上。核心層50有助於銅和對應的襯墊42之間的接合。在例示實施例中，核心層50係由鎢(W)及/或釕(Ru)形成。在一個範例中，核心層50係藉由使用CVD製程或ALD製程沉積鎢及/或釕於阻障層46上而形成。在例示實施例中，核心層50具有從大約1至大約10奈米的厚度(由雙向箭頭51所指)，例如大約1至大約3奈米，例如大約2奈米。
第5A至5E圖根據例示實施例以剖面圖說明在進一步先進製造階段中的IC 10的一部分，該IC 10包含代表一個或多個接觸開口38的其中一個接觸開口38。製程如第5A圖所示藉由沉積銅晶種層52於襯墊形成材料40上面繼續。因此，銅晶種層52係沉積於內部凹洞44之內的襯墊42上面以及覆於ILD層34之頂部表面35上的襯墊形成材料40上面。在一個範例中，銅晶種層52係使用CVD製程沉積。在例示實施例中，銅晶種層52具有從大約1至大約10奈米的整體厚度。應注意到，如第5A圖所示，雖然銅晶種層52為極薄層，但銅的沉積會因為材料的增長(buildup)而實質上在鄰接ILD層34之頂部表面35橫向地窄化接觸開口38，使得後續要使用傳統製程將銅填充內部凹洞44而不形成有空隙變得相當有挑戰性。
參考第5B圖，銅晶種層52係被回流(reflow) 而將位在ILD層34之頂部表面35上方以及襯墊42之上部53上之襯墊形成材料40上方的某些銅重新分佈至內部凹洞44的底部54以形成經回流之銅晶種層56。如圖所示，經回流之銅晶種層56係部分地填充內部凹洞44。在例示實施例中，經回流之銅晶種層56係藉由暴露銅晶種層52於大約200至大約300℃的溫度大約30秒至大約15分鐘而形成。
製程係藉由使用乾或濕蝕刻製程蝕刻經回流之銅晶種層56而繼續，如第5C圖所示。濕蝕刻之一個範例係以大約1：1.5：26的比例使用NH4OH：H2O2：H2O在大約25至大約60℃持續大約1至大約10分鐘。另一個範例係在大約室溫的溫度使用非常稀釋的HCl。第三範例係在銅被含有氧化劑(例如過氧化物)氧化之後使用大約1%的檸檬酸。在例示實施例中，在蝕刻之後，襯墊42之上部係被暴露而實質上沒有銅，而銅之一部分58則餘留在內部凹洞44之底部54。在凹陷之後，底部54可能具有大約2至大約20奈米的銅餘留(定義出部分58的厚度)在底部78中。
也參考第5D圖，在例示實施例中，然後藉由將裝置區域14暴露於無電沉積溶液中而無電沉積銅，該無電沉積溶液僅在裝置區域14中已經存在有銅的區域沉積和生長銅。如圖所示，銅係沉積在位在底部54(見第5C圖)之銅的部分58上並向上生長以填充內部凹洞44之餘留部分60而形成銅栓塞62。因為銅在裝置區域14暴露於無 電沉積溶液時僅存在內部凹洞44之底部54，所以銅實質上從該內部凹洞44之底部54朝單一方向向上生長以填充內部凹洞44，使得銅栓塞62實質上無空隙。
銅的無電沉積溶液係為已知且典型包含例如銅離子源、還原劑和複合劑及/或鉗合劑。在例示實施例中，無電沉積製程係以無電沉積溶液於溫度從大約20至大約100℃進行並持續一段時間足以讓銅回填接觸開口38之內部凹洞44。
在例示實施例中，製程如第5E圖所示藉由退火銅栓塞62以形成退火銅64而繼續。在一個範例中，銅栓塞62係藉由暴露該銅栓塞62於大約100至大約400℃之溫度持續大約15分鐘至大約2小時來進行退火。接著，覆於ILD層34之頂部表面35上之襯墊形成材料40、最上部的襯墊42和設置鄰接於該最上部之襯墊42的任何多餘的退火銅64係利用CMP製程移除以完成裝置接觸16的製造並形成如第8圖所示的IC 10。
第6A至6F圖根據另一例示實施例以剖面圖顯示在如第3圖所示之製造階段之後之進一步先進製造階段之包含其中一個接觸開口38(代表一個或多個接觸開口38)之IC 10的一部分。製程如第6A圖所示藉由如上參考第5A圖所述沉積銅晶種層52於襯墊形成材料40之上而繼續。因此，銅晶種層52係沉積於內部凹洞44內之襯墊42之上以及沉積覆於ILD層34之頂部表面35上之襯墊形成材料40之上。
參考第6B圖，製程藉由沉積一層銅在銅晶種層52上以形成填充內部凹洞44之銅填充物66而繼續。如圖所示，如果接觸開口38非常窄及/或具有極高的長寬比，則特別有可能在銅填充物66中形成間隙或孔隙68。在例示實施例中，該層銅係使用電鍍製程或物理氣相沉積(PVD)製程沉積在銅晶種層52上。
參考第6C和6D圖，沉積在覆於ILD層34之頂部表面35上之襯墊形成材料40之上的銅係經由CMP製程移除，而銅填充物66係使用已知乾或濕蝕刻製程蝕刻。在例示實施例中，在蝕刻之後，襯墊42之上部53係被暴露並且實質沒有銅，同時銅之部分58餘留在內部凹洞44之底部54中。如圖所示，銅填充物66中存在之孔隙68係在蝕刻之後被移除，使得在內部凹洞44之底部54中之銅的部分58實質實心。
參考第6D和6E圖，在例示實施例中以及如第5C和5D圖所討論者，銅係藉由將裝置區域14暴露於無電沉積溶液而被無電沉積，該無電沉積溶液係僅在該裝置區域14中已經存在有銅之區域中沉積和生長銅。如圖所示，銅係沉積在底部54之銅的部分58上並向上生長(見第6D圖)以填充內部凹洞44之餘留部分60而形成實質上無孔隙的銅栓塞62。
在例示實施例中，製程係如第6F圖所示以及如上參考第5E圖所討論藉由退火銅栓塞62以形成退火銅64而繼續。接著，覆於ILD層34之頂部表面35上之襯 墊形成材料40、最上部的襯墊42和設置鄰接於該最上部之襯墊42的任何多餘的退火銅64係利用CMP製程移除以完成裝置接觸16的製造並形成如第8圖所示的IC 10。
第7A至7F圖根據另一例示實施例以剖面圖顯示在如第3圖所示之製造階段之後之進一步先進製造階段之包含其中一個接觸開口38(代表一個或多個接觸開口38)之IC 10的一部分。製程除了沒有如第6A圖所示沉積銅晶種層52之外，係類似第6A至6F圖所示之例示實施例繼續。相反地，如第7A至7B圖所示，一層銅係直接沉積在包含襯墊42的襯墊形成材料40上以形成填充內部凹洞44的銅填充物66。如圖所示，如果接觸開口38非常窄及/或具有極高的長寬比，則特別有可能在銅填充物66中形成間隙或孔隙68。
參考第7C和7D圖，沉積在覆於ILD層34之頂部表面35上之襯墊形成材料40之上的銅係經由CMP製程移除，而銅填充物66係使用已知乾或濕蝕刻製程蝕刻。在例示實施例中，在蝕刻之後，襯墊42之上部53係被暴露並且實質沒有銅，同時銅之部分58餘留在內部凹洞44之底部54中。如圖所示，銅填充物66中存在之孔隙68係在蝕刻之後被移除，使得在內部凹洞44之底部54中之銅的部分58實質實心。
參考第7D和7E圖，在例示實施例中以及如上所討論者，銅係藉由將裝置區域14暴露於無電沉積溶液而被無電沉積，該無電沉積溶液係僅在該裝置區域14 中已經存在有銅之區域中沉積和生長銅。如圖所示，銅係沉積在底部54之銅的部分58上並向上生長(見第7D圖)以填充內部凹洞44之餘留部分60而形成實質上無孔隙的銅栓塞62。
在例示實施例中，製程係如第7F圖所示以及如上所討論藉由退火銅栓塞62以形成退火銅64而繼續。接著，覆於ILD層34之頂部表面35上之襯墊形成材料40、最上部的襯墊42和設置鄰接於該最上部之襯墊42的任何多餘的退火銅64係利用CMP製程移除以完成裝置接觸16的製造並形成如第8圖所示的IC 10。
因此，已經描述用於製造具有低電阻裝置接觸之積體電路的方法。在製造積體電路之中間階段期間，絕緣材料之ILD層係形成覆於包含金屬矽化物區域的裝置區域上。ILD層係被蝕刻而形成定義接觸開口的側壁。接觸開口係形成穿過ILD層暴露出金屬矽化物區域。襯墊係形成覆於側壁和金屬矽化物區域上並且在接觸開口中定義內部凹洞。銅層係形成覆於襯墊上並且至少部分地填充內部凹洞。銅層係被蝕刻而移除襯墊之上部的銅，從而暴露襯墊之上部，同時在內部凹洞之底部留下某些銅。然後將銅無電沉積在底部的銅上以將銅填充於內部凹洞之餘留部分而形成實質上無孔隙的銅栓塞。在例示實施例中，實質上無孔隙的銅栓塞係實質實心、高度導電的銅栓塞，其有效地作用為極低電阻的裝置接觸。
雖然已在本發明之上述實施方式中提出至 少一個例示實施例，但應了解到，例示實施例僅為範例，且無意以任何方式限制本發明之範圍、應用性或組構。相反地，前述實施方式將提供該技術領域中具有通常知識者用於實施本發明之例示實施例的方便藍圖。應了解到，在不脫離如所附申請專利範圍中所提出之本發明的範圍下，可對例示實施例中所述之功能和配置做出各種改變。
10‧‧‧IC
12‧‧‧半導體裝置
16‧‧‧裝置接觸
20‧‧‧矽基板
22‧‧‧表面部份
24‧‧‧閘極絕緣材料層
26‧‧‧閘極電極
28‧‧‧側壁間隔件
30‧‧‧源極和汲極區域
32‧‧‧金屬矽化物區域
34‧‧‧ILD層
38‧‧‧接觸開口
42‧‧‧襯墊
44‧‧‧內部凹洞
62‧‧‧銅栓塞

Claims (14)

  1. 一種製造具有裝置接觸之積體電路的方法，該方法包括：沉積絕緣材料之ILD層覆於包含金屬矽化物區域之裝置區域上；蝕刻該ILD層以形成定義接觸開口之側壁，該接觸開口穿過該ILD層而形成，並暴露出該金屬矽化物區域；形成襯墊覆於該側壁和該金屬矽化物區域上，以及在該接觸開口中定義內部凹洞；形成覆於該襯墊以及至少部分地填充該內部凹洞之銅層；蝕刻該銅層以暴露出該襯墊之上部，並且留下銅部份設置在該內部凹洞之底部；以及在該銅部份上無電沉積銅，以填充該內部凹洞之餘留部分，其中，形成該襯墊包括沉積阻障層覆於該側壁和該金屬矽化物區域上，以及形成該襯墊包括沉積核心層覆於該阻障層上，其中，沉積該核心層包括使用化學氣相沉積製程或原子層沉積製程形成該核心層。
  2. 如申請專利範圍第1項所述之方法，其中，該阻障層包括氮化鈦及/或氮化鉭。
  3. 如申請專利範圍第2項所述之方法，其中，沉積該阻障層包括使用化學氣相沉積製程或原子層沉積製程形 成該阻障層。
  4. 如申請專利範圍第2項所述之方法，其中，沉積該阻障層包括形成具有大約1至大約10奈米之厚度的該阻障層。
  5. 如申請專利範圍第2項所述之方法，其中，形成該襯墊包括沉積實質純的鈦覆於該側壁和該金屬矽化物區域上以形成導電層，以及其中沉積該阻障層包括沉積該阻障層覆於該導電層上。
  6. 如申請專利範圍第5項所述之方法，其中，沉積該實質純的鈦包括使用物理氣相沉積製程形成該導電層。
  7. 如申請專利範圍第5項所述之方法，其中，沉積該實質純的鈦包括形成具有大約1至大約10奈米之厚度的該導電層。
  8. 如申請專利範圍第2項所述之方法，其中，該核心層包括鎢及/或釕。
  9. 如申請專利範圍第8項所述之方法，其中，沉積該核心層包括形成具有大約1至大約10奈米之厚度的該核心層。
  10. 如申請專利範圍第1項所述之方法，復包括：在無電沉積銅之後對設置在該內部凹洞中的銅進行退火，以形成經退火的銅。
  11. 如申請專利範圍第10項所述之方法，其中，對銅進行退火包括將設置在該內部凹洞中的銅暴露於大約100至大約400℃的溫度。
  12. 如申請專利範圍第11項所述之方法，其中，對銅進行退火包括將設置在該內部凹洞中的銅暴露於該溫度大約30分鐘至大約2小時的時間。
  13. 如申請專利範圍第10項所述之方法，復包括：使用化學機械平坦化製程移除該襯墊之最上部以及鄰接該襯墊之該最上部之該經退火的銅的多餘部分。
  14. 一種製造具有裝置接觸之積體電路的方法，該方法包括：形成絕緣材料之ILD層覆於包含金屬矽化物區域之裝置區域上；蝕刻該ILD層以形成定義接觸開口之側壁，該接觸開口穿過該ILD層而形成，並暴露出該金屬矽化物區域；形成襯墊覆於該側壁和該金屬矽化物區域上，以及在該接觸開口中定義內部凹洞；沉積銅晶種層覆於該襯墊上；回流該銅晶種層以形成部分地填充該內部凹洞之經回流的銅晶種層；蝕刻該經回流的銅晶種層以暴露出該襯墊之上部，並且留下銅部份設置在該內部凹洞之底部；以及在該銅部份上無電沉積銅，以填充該內部凹洞之餘留部分，其中，回流該銅晶種層包括暴露該銅晶種層於大約200至大約300℃之溫度。
TW102111357A 2012-11-30 2013-03-29 製造具有低電阻裝置接觸之積體電路的方法 TWI528497B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/689,839 US8691689B1 (en) 2012-11-30 2012-11-30 Methods for fabricating integrated circuits having low resistance device contacts

Publications (2)

Publication Number Publication Date
TW201421614A TW201421614A (zh) 2014-06-01
TWI528497B true TWI528497B (zh) 2016-04-01

Family

ID=50391782

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102111357A TWI528497B (zh) 2012-11-30 2013-03-29 製造具有低電阻裝置接觸之積體電路的方法

Country Status (3)

Country Link
US (1) US8691689B1 (zh)
CN (1) CN103855080B (zh)
TW (1) TWI528497B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448693A (zh) * 2014-09-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 钨电极的形成方法
KR20160112203A (ko) * 2015-03-18 2016-09-28 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US9966308B2 (en) 2016-10-04 2018-05-08 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
KR102755433B1 (ko) * 2019-10-08 2025-01-20 삼성전자주식회사 반도체 소자
CN119890139A (zh) * 2023-10-24 2025-04-25 北京北方华创微电子装备有限公司 籽晶层的制备方法、金属互连工艺方法及半导体工艺设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3501265B2 (ja) * 1997-10-30 2004-03-02 富士通株式会社 半導体装置の製造方法
KR100465063B1 (ko) * 2002-04-01 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US20070298607A1 (en) * 2006-06-23 2007-12-27 Andryushchenko Tatyana N Method for copper damascence fill for forming an interconnect
US7902066B2 (en) * 2006-09-26 2011-03-08 Chartered Semiconductor Manufacturing, Ltd. Damascene contact structure for integrated circuits
WO2008049019A2 (en) * 2006-10-17 2008-04-24 Enthone Inc. Copper deposition for filling features in manufacture of microelectronic devices
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN103855080B (zh) 2018-03-06
US8691689B1 (en) 2014-04-08
TW201421614A (zh) 2014-06-01
CN103855080A (zh) 2014-06-11

Similar Documents

Publication Publication Date Title
TWI469195B (zh) 製造具有低電阻金屬閘極結構之積體電路的方法
US7719035B2 (en) Low contact resistance CMOS circuits and methods for their fabrication
CN107689376B (zh) 半导体器件和方法
CN102456613B (zh) 一种半导体结构及其制造方法
TW202002169A (zh) 半導體裝置的製造方法
TWI514536B (zh) 具有連接通孔結構之三維積體電路系統及其形成方法
CN112530904A (zh) 接触结构及其形成方法
JP5557632B2 (ja) 半導体装置およびその製造方法
US9443761B2 (en) Methods for fabricating integrated circuits having device contacts
TWI782473B (zh) 半導體元件及其製造方法
TWI528497B (zh) 製造具有低電阻裝置接觸之積體電路的方法
TW201911474A (zh) 半導體裝置及其製造方法
US20080290415A1 (en) Semiconductor device and method for fabricating the same
US9478468B1 (en) Dual metal contact scheme for CMOS devices
JP4751705B2 (ja) 半導体装置の製造方法
US9941160B2 (en) Integrated circuits having device contacts and methods for fabricating the same
US7326644B2 (en) Semiconductor device and method of fabricating the same
TWI867309B (zh) 半導體裝置及其製造方法
JP2007214436A (ja) 半導体装置の製造方法および半導体装置
TW202141691A (zh) 互連結構及其製造方法
JP2004172179A (ja) 半導体装置及びその製造方法
JP2006066757A (ja) 半導体装置
JP2009099947A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees