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TWI525623B - 具有直接耦合至本體區域的源極線之記憶體裝置及方法 - Google Patents

具有直接耦合至本體區域的源極線之記憶體裝置及方法 Download PDF

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TWI525623B
TWI525623B TW101102954A TW101102954A TWI525623B TW I525623 B TWI525623 B TW I525623B TW 101102954 A TW101102954 A TW 101102954A TW 101102954 A TW101102954 A TW 101102954A TW I525623 B TWI525623 B TW I525623B
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voltage
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TW101102954A
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TW201237874A (en
Inventor
合田晃
Original Assignee
美光科技公司
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

具有直接耦合至本體區域的源極線之記憶體裝置及方法
提供具有較高記憶體容量之較小裝置始終需要較高記憶體密度。於一半導體晶片之一表面上橫向形成記憶體裝置使用大量晶片面積。改良式記憶體裝置需要新組態來進一步增加記憶體密度使之超出傳統橫向形成之記憶體裝置。
在本發明之下列實施方式中參考隨附圖式，該等隨附圖式形成實施方式之一部分且其中藉由圖解展示其中可實踐本發明之特定實施例。此等實施例經足夠詳細描述以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可作出邏輯改變、電改變等等。
本申請案中使用之術語「水平」被定義為平行於一基板(諸如一晶圓或晶粒)之習知平面或表面之一平面，無論該基板之定向為何。術語「垂直」指代垂直於如上文定義之水平之一方向。關於該基板之頂表面上之習知平面或表面定義諸如「上」、「側」(如在「側壁」中)、「較高」、「較低」、「上方」及「下方」之前置詞，無論該基板之定向為何。因此，不應將下列實施方式視為一限制意義，且僅藉由隨附申請專利範圍以及此等申請專利範圍所授予的等效物之全部範疇來定義本發明之範疇。
圖1、圖1A及圖1B展示形成於一基板102上之一記憶體裝置100。一(若干)電荷儲存層112(例如，一穿隧介電層、一多晶矽層及一電荷阻斷層之一組合；氮化物層、氧 化物層及氮化物層之一組合；或可提供一電荷儲存功能之其他任何其他層或層組合，無論係當前已知或未來開發)實質上圍繞一長形本體區域110以形成對應於複數個閘極114之各者(其亦可實質上圍繞該長形本體區域110及該(該等)電荷儲存層112之各自截面)之一各自電荷結構。展示用以分別將該長形本體區域110選擇性地耦合至一汲極區域132及一源極區域130之一第一選擇閘極120及一第二選擇閘極122。一介電質104可填入諸如上文描述之組件之間之間隔。
圖1A展示其中長形本體區域110形成具有一對面向上之端部111、113之一「U」形。另一例示性組態(未展示)包含一線性、垂直、長形本體區域110，該本體區域110之一端部面向上且另一端部面向下。另一例示性組態(未展示)包含一水平、線性、長形本體區域110，該本體區域110之諸端部在任一側上。相較於其中在結構較深處形成組件之實施例，具有兩個面向上之端部111、113(諸如「U」形組態)之實施例可使一些組件在製造期間更容易形成於該長形本體區域110之諸端部111、113處。
在一實例中，該長形本體區域110係由諸如p型多晶矽之一p型半導體材料形成。可以多個製程步驟形成該長形本體區域110，諸如其中一第一端部111係形成於不同於用以形成該長形本體區域110之其他部分(諸如一第二端部113)之步驟之一多晶矽沈積步驟中。因此，在至少一些實施例中，第一端部111可高於第二端部113。展示分別耦 合至該長形本體區域110之第一端部111及第二端部113之一源極區域130及一汲極區域132。在一實例中，該源極區域130及該汲極區域包含諸如n+多晶矽之n型半導體材料。在操作中，源極區域130至長形本體區域110乃至汲極區域132之路徑充當一n-p-n電晶體，其中選擇閘極120、122及閘極114經操作以容許或禁止沿著通道傳輸信號。
展示分別耦合至該源極區域130及該汲極區域132之一源極線126及一資料線(諸如位元線128)。在一實施例中，使用一插塞124以將該位元線128直接耦合(例如，直接實體連接以形成一電連接，或以其他方式形成一電連接而無用於一n-p或p-n接面崩潰之一電位)至該汲極區域132。該源極線126、該位元線128及該插塞124之各者可包括諸如鋁、銅或鎢之金屬或此等或其他導體金屬之合金，可由或基本上由諸如鋁、銅或鎢之金屬或此等或其他導體金屬之合金組成。在本發明中，術語「金屬」進一步包含金屬氮化物或主要操作為導體之其他材料。
如上所述，圖1展示直接耦合至插塞124之汲極區域132，該插塞124將該汲極區域132有效地耦合至該位元線128。展示直接耦合至該源極線126之源極區域130。該長形本體區域110亦直接耦合至該源極線126。
沿著線1B-1B之截面展示選擇閘極120及122。如在該截面中可見，在一實施例中，該等選擇閘極120及122實質上沿著一列連續。在此組態中，一選擇閘極120或122之致動每次致動複數個長形本體區域。
沿著線1A-1A展示之截面展示若干個汲極區域132及一源極區域130。如在該截面中可見，在一實施例中，該等汲極區域132係分離的，而該源極區域130係實質上連續，其中一單一源極區域130用於複數個長形本體區域110。在一實例中，該源極區域130實質上圍繞複數個長形本體區域110之各者之一第一端部111之一截面。
藉由直接耦合該長形本體區域110至該源極線126，該長形本體區域110具有被加偏壓之能力，且較少操作為一浮體元件。經由一直接耦合加偏壓於該長形本體區域110可提供(特定言之)諸如一擦除操作之可靠記憶體操作。
關於圖2A及圖2B圖解說明根據本發明之一實施例之一例示性擦除操作。類似於上文描述之實施例，展示具有該等圖式中所圈出之一例示性記憶體單元串202之一記憶體裝置200。根據一此擦除操作實施例，在位元線228及串202之選擇閘極220、222浮動之情況下，該源極線226及因此該串202之長形本體區域210係偏壓至一擦除電壓(例如，約20伏特)，且該串202之閘極214係偏壓至一選定電壓(例如，約0伏特)。鑑於所提供之例示性偏壓電壓，串202之選擇閘極220、222因此耦合至約15伏特，而該位元線228(及插塞124)耦合至約20伏特。使用該本體區域110與閘極214之間之電位差(例如，20伏特至零伏特)以自與該記憶體單元串202中之每一個別閘極214相鄰之電荷儲存結構擦除所儲存電荷。
因為該長形本體區域210係直接耦合至該源極線226，所 以當施加一偏壓至該源極線226時加偏壓於該長形本體區域210。該長形本體區域210與該源極線226之間之直接耦合在該長形本體區域210與該源極線226之間提供避免一n型區域與一p型區域之間之接面崩潰之一電荷路徑。
在圖2B中，於該長形本體區域210之一第一端部211處可見該長形本體區域210直接耦合至該源極線226。相比而言，該長形本體區域210之一第二端部213係透過汲極區域232間接耦合至位元線228。
圖3展示根據本發明之一實施例之經歷一例示性程式化操作之一記憶體裝置200。來自先前圖式之記憶體裝置200係用作為一實例。如在圖2A中，圈出一例示性記憶體單元串202。
參考圖3，位元線228、源極線226及源極選擇閘極222係偏壓至各自程式化啟用電壓(例如，各約零伏特)。一選定閘極314係用一程式化電壓(例如，約20伏特)予以加偏壓，而選定串202之汲極選擇閘極220係偏壓至(例如)約2伏特。使用該選定閘極314與該選定串202之本體區域之間之電位差(例如，20伏特至零伏特)以將電荷轉移至與該選定記憶體單元串202中之選定閘極314相鄰之電荷儲存結構。為避免程式化相鄰未選定串中對應於選定閘極314之一記憶體單元，該串之汲極選擇閘極可偏壓至(例如)約零伏特。用一禁止電壓(例如，約10伏特)加偏壓於未選定閘極214以使未選定串之本體區域耦合至一禁止電壓。
圖4展示根據本發明之一實施例之經歷一例示性讀取操作之一記憶體裝置200。來自先前圖式之記憶體裝置200係用作為一實例。如在先前圖式中，圈出一例示性記憶體單元串202。
參考圖4，位元線228係偏壓至(例如)約0.5伏特且源極線226係偏壓至(例如)約零伏特。一選定閘極414係用一讀取電壓(例如，介於約0伏特與約4伏特之間，諸如取決於所讀取之程式狀態為何)予以加偏壓，而選定串202之汲極選擇閘極220係偏壓至(例如)約2伏特。使未選定閘極214偏壓至一通過電壓(例如，約6伏特)以允許沿著該選定串之長形本體區域傳遞一信號。若擦除閘極414，則該信號將傳遞通過該選定串之長形本體區域且被偵測到。為避免讀取一相鄰未選定串中對應於經選擇閘極414之一記憶體單元，可使該串之汲極選擇閘極偏壓至(例如)約零伏特。
圖5圖解說明用以形成根據本發明之一實施例之一記憶體裝置之選定部分之一例示性製程流程。特定言之，圖5之例示性製程流程圖解說明直接耦合一長形本體區域至一源極線之一方法。操作510圖解說明一平坦化及蝕刻停止操作。在一實施例中，一蝕刻停止層512係氮化矽(SiN)層。操作520圖解說明一介電質層522沈積及圖案化步驟。展示藉由蝕刻或其他合適製程形成於該介電質層522中之若干開口524。操作530圖解說明藉由用一n摻雜半導體填充該若干開口524形成源極區域及汲極區域。在一實施例 中，用一n+多晶矽材料填充該若干開口524。
操作540圖解說明於將成為源極區域之填充部分內形成第二數目個開口542。在操作550中，填充該第二數目個開口542以形成長形本體區域之一延伸部。在一實例中，用與該長形本體區域相同之材料填充該第二數目個開口542。在一實例中，用p+多晶矽填充該第二數目個開口542。操作560圖解說明一選路層形成。源極線562、插塞564及位元線566可形成為該選路層形成之部分。
圖6中包含諸如一電腦之一資訊處置系統之一實施例以展示應用於本發明之一高階裝置之一實施例。圖6係併有根據如上所述之本發明之實施例之一記憶體裝置之一資訊處置系統600之一方塊圖。資訊處置系統600僅係其中可使用本發明之去耦合系統之一電子系統之一實施例。其他實例包含(但不限於)平板型電腦、相機、個人數位助理(PDA)、蜂巢式電話、MP3播放器、航行器、衛星、軍用車輛等等。
在此實例中，資訊處置系統600包括一資料處理系統，該資料處理系統包含耦合該系統之各種組件之一系統匯流排602。系統匯流排602在該資訊處置系統600之各種組件之間提供通信鏈路，且可實施為一單一匯流排、匯流排之一組合或可以任何其他方式實施。
晶片總成604係耦合至該系統匯流排602。晶片總成604可包含任何電路或可操作相容電路組合。在一實施例中，晶片總成604包含可為任何類型之一處理器606。如本文使 用，「處理器」意謂任何類型的計算電路，諸如(但不限於)一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任何其他類型的處理器或處理電路。
在一實施例中，該晶片總成604中包含一記憶體裝置607。在一實施例中，該記憶體裝置607包含根據上文描述之實施例之一NAND記憶體裝置。
在一實施例中，除處理器晶片外，該晶片總成604中亦包含額外邏輯晶片608。除一處理器外，一邏輯晶片608之一實例亦包含一類比轉數位轉換器。本發明之一實施例中亦包含邏輯晶片608上之其他電路，諸如特製電路、一特定應用積體電路(ASIC)等等。
資訊處置系統600亦可包含一外部記憶體611，該外部記憶體611繼而可包含適合於特定應用之一或多個記憶體元件，諸如一或多個硬碟機612及/或處置可抽換式媒體613之一或多個磁碟機(諸如光碟(CD)、快閃磁碟機、數位視訊光碟(DVD)及類似物)。該資訊處置系統600中包含如上述實例中描述般建構之一半導體記憶體晶粒。
資訊處置系統600亦可包含一顯示裝置609(諸如一監視器)、額外周邊組件610(諸如揚聲器等等)及一鍵盤及/或控制器614，該鍵盤及/或控制器614可包含一滑鼠、軌跡球、遊戲控制器、語音辨識裝置或允許一系統使用者輸入資訊至該資訊處置系統600中或自該資訊處置系統600接收資訊之任何其他裝置。
雖然已描述本發明之若干實施例，但是上文列表並非意 欲為詳盡性。儘管本文已圖解說明並描述特定實施例，然一般技術者應了解意欲達成相同目的之任何配置可替代所展示之特定實施例。本申請案意欲涵蓋本發明之任何調適或變動。應瞭解，上文描述意欲為圖解說明性而非限制性。熟習此項技術者在閱讀上文描述後應明白上文實施例之組合及其它實施例。
100‧‧‧記憶體裝置
102‧‧‧基板
104‧‧‧介電質
110‧‧‧長形本體區域
111‧‧‧面向上端部/第一端部
112‧‧‧電荷儲存層
113‧‧‧面向上端部/第二端部
114‧‧‧閘極
120‧‧‧第一選擇閘極
122‧‧‧第二選擇閘極
124‧‧‧插塞
126‧‧‧源極線
128‧‧‧位元線
130‧‧‧源極區域
132‧‧‧汲極區域
200‧‧‧記憶體裝置
202‧‧‧記憶體單元串
210‧‧‧長形本體區域
211‧‧‧長形本體區域之一第一端部
213‧‧‧長形本體區域之一第二端部
214‧‧‧閘極
220‧‧‧選擇閘極
222‧‧‧選擇閘極
226‧‧‧源極線
228‧‧‧位元線
232‧‧‧汲極區域
314‧‧‧選定閘極
414‧‧‧選定閘極
512‧‧‧蝕刻停止層
522‧‧‧介電質層
524‧‧‧開口
542‧‧‧開口
562‧‧‧源極線
564‧‧‧插塞
566‧‧‧位元線
600‧‧‧資訊處置系統
602‧‧‧系統匯流排
604‧‧‧晶片總成
606‧‧‧處理器
607‧‧‧記憶體裝置
608‧‧‧邏輯晶片
609‧‧‧顯示裝置
610‧‧‧周邊組件
611‧‧‧外部記憶體
612‧‧‧硬碟機
613‧‧‧可抽換式媒體
614‧‧‧鍵盤及/或控制器
圖1展示根據本發明之一實施例之一記憶體裝置。
圖1A展示根據本發明之一實施例之沿著來自圖1之線1A-1A之一截面。
圖1B展示根據本發明之一實施例之沿著來自圖1之線1B-1B之一截面。
圖2A展示根據本發明之一實施例之一擦除操作期間之一記憶體裝置。
圖2B展示根據本發明之一實施例之一擦除操作期間來自圖2A之記憶體裝置之一部分之一方塊圖。
圖3展示根據本發明之一實施例之一程式化操作期間之一記憶體裝置。
圖4展示根據本發明之一實施例之一讀取操作期間之一記憶體裝置。
圖5展示形成根據本發明之一實施例之一記憶體裝置之選擇階段。
圖6展示使用根據本發明之一實施例之一記憶體裝置之一資訊處置系統。
100‧‧‧記憶體裝置
102‧‧‧基板
104‧‧‧介電質
110‧‧‧長形本體區域
111‧‧‧面向上端部/第一端部
112‧‧‧電荷儲存層
113‧‧‧面向上端部/第二端部
114‧‧‧閘極
120‧‧‧第一選擇閘極
122‧‧‧第二選擇閘極
124‧‧‧插塞
126‧‧‧源極線
128‧‧‧位元線
130‧‧‧源極區域
132‧‧‧汲極區域

Claims (23)

  1. 一種記憶體裝置，其包括：一長形本體區域，其具有耦合至一第一端部之一源極區域及耦合至一第二端部之一汲極區域；複數個閘極，其等沿著該長形本體區域之一長度，該複數個閘極之各者係藉由至少一電荷儲存結構而與該長形本體區域分離；及一源極線，其直接耦合至該本體區域。
  2. 如請求項1之記憶體裝置，其中該長形本體區域係垂直定向。
  3. 如請求項1之記憶體裝置，其中該長形本體區域係水平定向。
  4. 如請求項1之記憶體裝置，其中該長形本體區域形成一「U」形。
  5. 如請求項1之記憶體裝置，其進一步包含與該長形本體區域之一第一端部相鄰之一第一選擇閘極及與該長形本體區域之一第二端部相鄰之一第二選擇閘極。
  6. 一種記憶體裝置，其包括：一p型長形本體區域，其具有耦合至一第一端部之一n型源極區域及耦合至一第二端部之一n型汲極區域；複數個閘極，其等沿著該p型長形本體區域之一長度，該複數個閘極之各者係藉由至少一各自電荷儲存結構而與該p型本體區域分離；及一第一選擇閘極，其與該本體區域之一第一端部相 鄰；一第二選擇閘極，其與該本體區域之一第二端部相鄰；一源極線，其在該p型長形本體區域之一端部處直接耦合至該本體區域；其中該n型源極區域實質上圍繞該p型長形本體區域之一端部之一截面且亦耦合至該源極線。
  7. 如請求項6之記憶體裝置，其中該p型長形本體區域之至少該端部係由p+摻雜多晶矽形成。
  8. 如請求項6之記憶體裝置，其中該n型源極區域係由n+多晶矽形成。
  9. 如請求項6之記憶體裝置，其中該n型汲極區域係由n+多晶矽形成。
  10. 如請求項6之記憶體裝置，其中該p型長形本體區域形成一「U」形。
  11. 如請求項10之記憶體裝置，其中該源極線係堆疊在該n型源極區域之頂部上。
  12. 一種記憶體裝置，其包括：一U形記憶體單元串，其包含：一長形本體區域，其具有一第一面向上端部及一第二面向上端部；一汲極區域，其耦合至該第一面向上端部；一源極區域，其耦合至該第二面向上端部；複數個閘極，其等沿著該長形本體區域之一長度； 一資料線，其耦合至該汲極區域；及一源極線，其直接耦合至該長形本體區域之該第二面向上端部並耦合至該源極區域。
  13. 如請求項12之記憶體裝置，其中該源極線及該源極區域共用一相鄰記憶體單元串。
  14. 如請求項12之記憶體裝置，其中該源極區域實質上圍繞該長形本體區域之該第二面向上端部之一截面。
  15. 如請求項12之記憶體裝置，其中該等閘極共用一相鄰記憶體單元串。
  16. 如請求項14之記憶體裝置，其中該等閘極之一第一部分共用一第一相鄰記憶體單元串，且其中該等閘極之一第二部分共用一第二相鄰記憶體單元串。
  17. 一種用於擦除一記憶體單元串之方法，其包括：使複數個閘極偏壓至一第一電壓；使一源極線偏壓至一第二電壓，其中該源極線係直接耦合至該串之一長形本體區域，該第二電壓不同於該第一電壓。
  18. 如請求項17之方法，其中使該複數個閘極偏壓至該第一電壓包括：使該複數個閘極偏壓至約零伏特。
  19. 如請求項17之方法，其中使該源極線電壓偏壓至該第二電壓包括：使該源極線電壓偏壓至約二十伏特。
  20. 如請求項17之方法，其進一步包括使一資料線浮動，其中加偏壓於該源極線使該資料線耦合至約該第一電壓。
  21. 如請求項17之方法，其進一步包括使該串之選擇閘極浮 動。
  22. 一種用於程式化一記憶體單元串之方法，其包括：使複數個閘極偏壓至一第一電壓；使用於程式化之一選定閘極偏壓至一第二電壓；使一源極線偏壓至一第三電壓，其中該源極線係直接耦合至該串之一長形本體區域，該第二電壓不同於該第一電壓。
  23. 如請求項22之方法，其中使該源極線偏壓至一第三電壓包含：使一源極線偏壓至約零伏特。
TW101102954A 2011-01-21 2012-01-30 具有直接耦合至本體區域的源極線之記憶體裝置及方法 TWI525623B (zh)

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