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TWI523201B - 具有其帶隙低於主體區域之帶隙的連接區域之記憶體裝置 - Google Patents

具有其帶隙低於主體區域之帶隙的連接區域之記憶體裝置 Download PDF

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TWI523201B
TWI523201B TW101103566A TW101103566A TWI523201B TW I523201 B TWI523201 B TW I523201B TW 101103566 A TW101103566 A TW 101103566A TW 101103566 A TW101103566 A TW 101103566A TW I523201 B TWI523201 B TW I523201B
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劉海濤
李健
錢德拉 毛利
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美光科技公司
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Publication date
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Description

具有其帶隙低於主體區域之帶隙的連接區域之記憶體裝置
總是需要較高記憶體密度以提供具有較高記憶體容量之較小裝置。將記憶體裝置橫向地形成於一半導體晶片之一表面上使用大量晶片面積。需要具有新組態之經改良記憶體裝置以使記憶體密度增加超過傳統的橫向形成的記憶體裝置。
在本發明之下述詳細說明中，參照形成本發明之一部分且其中以圖解說明之方式展示可實施本發明之特定實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實施本發明。可利用其他實施例且可進行邏輯、電、材料改變等。
此申請案中所使用之術語「水平」定義為平行於一基板(諸如晶圓或晶粒)之習用平面或表面之一平面，而不管該基板之定向如何。術語「垂直」指正交於如上文定義之水平之一方向。諸如「在…上(on)」、「側(side)」(諸如在「側壁(sidewall)」中)、「高於(higher)」、「低於(lower)」、「在…上方(over)」及「在…下方(under)」係相對於在基板之頂表面上之習用平面或表面定義，而不管該基板之定向如何。因此，下述詳細說明不應以一限制意義考量，且本發明之範疇僅由隨附申請專利範圍以及此申請專利範圍享有權利之等效物之完全範疇一起定義。
圖1展示形成於一基板102上之一記憶體裝置100。一(或多個)電荷儲存層112(例如，一穿隧介電層、一多晶矽層及一電荷阻擋層之一組合；一個氮化物層、一個氧化物層及一個氮化物層之一組合；或不管是當前已知還是將來開發的可提供一電荷儲存功能之其他任一其他層或層的組合)實質上包圍一伸長主體區域110以形成對應於複數個閘極114中之每一者(其亦可實質上包圍伸長主體區域110及電荷儲存層112之各別剖面)之一各別電荷結構。一第一選擇閘極120及一第二選擇閘極122係展示為將伸長主體區域110選擇性地分別電耦合至一汲極區域132及一源極區域130。一電介質104可填充於組件(諸如上文所述之彼等組件)之間的空間中。
圖1展示一實施例，其中伸長主體區域110形成具有一對面向上的末端之一「U」形狀。另一實例性組態(未展示)包含一線性垂直伸長主體區域110，其一末端面向上，且另一末端面向下。另一實例性組態(未展示)包含其末端在任一側上之一水平線性伸長主體區域110。與其中組件在結構中形成得較深之實施例相比，具有兩個面向上的末端之實施例(諸如實質上「U」形組態)可使得在製造期間某些組件更易於在伸長主體區域110之末端處形成。
在一項實例中，伸長主體區域110由一p型半導體材料形成。一源極區域130及一汲極區域132係展示為分別耦合至伸長主體區域110之一第一末端111及一第二末端113。在一項實例中，源極區域130及汲極區域包含n型半導體材料，諸如n+多晶矽。在操作中，源極區域130至伸長主體區域110、至汲極區域132之通路充當一n-p-n電晶體，其中選擇閘極120、122及閘極114操作以允許或抑制沿該路之信號傳輸。在所展示的實例中，源極區域130、伸長主體區域110、汲極區域132、選擇閘極120、122及閘極114共同形成一記憶體單元串101。
一源極線126及一資料線(諸如位元線128)展示為分別耦合至源極區域130及汲極區域132。在一項實施例中，一插塞124用於將位元線128耦合至汲極區域132。因此，在此一實施例中，汲極區域132可闡述為「間接耦合」至位元線128。源極線126、位元線128及插塞124中之每一者可包括金屬、由金屬組成或基本上由金屬組成，諸如鋁、銅或鎢，或此等或其他導體金屬之合金。在本發明中，術語「金屬」進一步包含金屬氮化物或主要作為導體操作之其他材料。
圖2展示來自圖1之記憶體單元串101之一方塊圖。在一項實施例中，一連接區域134位於源極區域130與主體區域110之間，且用於將源極區域130耦合至主體區域110。舉例而言，連接區域134可在一個末端上直接耦合至源極區域130且在另一末端上直接耦合至主體區域110。在一項實施例中，連接區域134包括一半導體材料、由一半導體材料組成或基本上由一半導體材料組成，該半導體材料具有低於用於形成主體區域110之一半導體材料之一帶隙的一帶隙。在一項實例中，主體區域包括、包含或主要包含矽。在一項實例中，主體區域由p型矽形成。矽具有約1.11 eV之一帶隙。
用於連接區域134之具有帶隙低於矽的若干種實例性材料包含鍺(約0.67 eV)、銻化鎵(約0.7 eV)、氮化銦(約0.7 eV)、砷化銦(約0.36 eV)、硫化鉛(約0.37 eV)、硒化鉛(約0.27 eV)、碲化鉛(約0.29 eV)及矽鍺。
在一或多項實施例中，連接區域134包括磊晶矽鍺、由磊晶矽鍺組成或基本上由磊晶矽鍺組成。由於一緊密的晶格匹配及與現有矽處理設備之相容性，矽鍺適於與矽一起使用。矽鍺可表示為SixGe1-x，其中x指示每一組件之合金分率。隨著x變化，矽鍺之帶隙變化。矽鍺之數種合金組合展現低於矽之一帶隙。在一項實例中，矽鍺包含SixGe1-x，其中x係介於0.2與0.8之間。在一項實例中，矽鍺包含SixGe1-x，其中x係介於0.4與0.6之間。在一項實例中，矽鍺包含SixGe1-x，其中x係約0.5。
在其中連接區域134具有低於主體區域之一帶隙的一帶隙之實施例中，一增加的閘極引發汲極洩漏可能位於連接區域134與主體區域110之間的介面136處。與其中僅主體區域110半導體材料毗鄰源極選擇閘極122而存在之一組態相比，圖2組態之閘極引發汲極洩漏增加。沿方向137之增加的閘極引發汲極洩漏提供至主體區域110中之更可靠電荷流動以加偏壓於該主體區域。在若干個記憶體操作中期望一可靠偏壓電壓，諸如抹除操作，其中使用大電壓差。
在未選擇用於一抹除操作之記憶體單元串101中，可使用一升壓操作來加偏壓於未選擇串101之主體區域110以抑制未選擇串之電荷儲存結構被抹除。在一升壓操作中，一電壓施加至主體區域110，至少部分地透過主體區域至閘極114上之一所施加電壓之電容性耦合。舉例而言，可將10伏特置於閘極114上，且一定量的彼偏壓電壓(舉例而言，約7伏特)透過耦合傳送至主體區域110。
使用一升壓操作，期望在主體區域110內維持電荷。因此，在一升壓操作期間期望一低閘極引發汲極洩漏。在圖2中，主體區域110之毗鄰源極選擇閘極122之一邊緣138係由矽或具有高於連接區域134之一帶隙之另一半導體材料形成。與在一抹除操作期間介面136處沿方向137之一閘極引發汲極洩漏相比，在一升壓操作期間邊緣138處沿方向139之一閘極引發汲極洩漏較低。
使用如上文所述具有不同帶隙之材料之組態在一抹除操作期間提供主體區域110之可靠偏壓，且亦在一升壓操作期間提供主體區域110中之可靠電荷維持。
圖3展示形成於一基板202上之一記憶體裝置200。一(或多個)電荷儲存層212實質上包圍一伸長主體區域210以形成對應於複數個閘極214中之每一者(其亦可實質上包圍伸長主體區域210及電荷儲存層212之各別剖面)之一各別電荷結構。一第一選擇閘極220及一第二選擇閘極222係展示為選擇性地將伸長主體區域210分別耦合至一汲極區域232及一源極區域230。一電介質204可填充於組件(諸如上文所述之彼等組件)之間的空間中。在所展示的實例中，源極區域230、伸長主體區域210、汲極區域232、選擇閘極220、222及閘極214共同形成一記憶體單元串201。
類似於上文所述實施例，一源極線226及一位元線228展示為分別耦合至源極區域230及汲極區域232。在一項實施例中，一插塞224係用於將位元線228耦合至汲極區域232。
圖1及圖2圖解說明其中一源極連接區域134僅位於一主體區域110之一源極端處之一記憶體裝置100的實施例。圖3圖解說明一記憶體裝置200，其包含將一主體區域210耦合至一源極區域230之一源極連接區域234，及將主體區域210耦合至一汲極區域232之一汲極連接區域236。類似於圖1及圖2之實例性組態中的操作，圖3及圖4之記憶體裝置200提供沿方向241及243之一第一閘極引發汲極洩漏，及沿方向242及244之一第二閘極引發汲極洩漏，其低於第一閘極引發汲極洩漏。
在選擇的實施例中，添加一汲極連接區域236進一步增強記憶體裝置200，且在一抹除操作期間提供主體區域210之可靠偏壓，且亦在一升壓操作期間提供主體區域210中之可靠電荷維持。在記憶體裝置組態諸如記憶體裝置200之實質上「U」形組態中，形成毗鄰汲極之一第二連接區域係簡單的，且可係期望的。其他組態，諸如其中一汲極埋入於一主體區域下方，僅可使用毗鄰源極區域230之一單個連接區域，諸如連接區域234。
圖5展示閘極引發汲極洩漏之一模擬線510，其中一源極選擇閘極係僅毗鄰一矽主體區域(對於此模擬帶隙估計為1.08 eV)。線512圖解說明根據上文所述實施例之一組態之閘極引發汲極洩漏，其中一源極選擇閘極亦毗鄰具有0.88 eV之一帶隙之一源極連接區域。線514圖解說明根據上文所述實施例之一組態之閘極引發汲極洩漏，其中一源極選擇閘極亦毗鄰具有0.68 eV之一帶隙之一源極連接區域。舉例而言，如自圖中可見，添加具有低於矽之一帶隙之一連接區域在一抹除操作期間提供閘極引發汲極洩漏之一顯著增加。
在圖6中包含諸如一電腦之一資訊處置系統之一實施例以展示本發明之一高階裝置應用之一實施例。圖6係併入有根據如上文所述之本發明實施例之一記憶體裝置之一資訊處置系統600的一方塊圖。資訊處置系統600僅係其中可使用本發明之解耦合系統之一電子系統之一項實施例。其他實例包含但不限於平板電腦、相機、個人資料助理(PDA)、蜂巢式電話、MP3播放機、航空器、衛星、軍用車輛等。
在此實例中，資訊處置系統600包括一資料處理系統，其包含用以耦合該系統之各個組件之一系統匯流排602。系統匯流排602提供資訊處置系統600之該等各個組件之間的通信鏈路且可實施為一單個匯流排、一匯流排組合或以任一其他合適方式實施。
晶片總成604耦合至系統匯流排602。晶片總成604可包含任一電路或電路之操作相容組合。在一項實施例中，晶片總成604包含可係任一類型之一處理器606。如本文中所使用，「處理器」意指任一類型之計算電路，諸如但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任一其他類型之處理器或處理電路。
在一項實施例中，一記憶體裝置607包含於晶片總成604中。在一項實施例中，記憶體裝置607包含根據上文所述實施例之一NAND記憶體裝置。
在一項實施例中，在晶片總成604中包含除處理器晶片外的額外邏輯晶片608。除一處理器外的一邏輯晶片608之一實例包含一類比轉數位轉換器。邏輯晶片608上之諸如定製電路、一特殊應用積體電路(ASIC)等之其他電路亦包含於本發明之一項實施例中。
資訊處置系統600亦可包含一外部記憶體611，該外部記憶體又可包含適合於特定應用之一或多個記憶體元件，諸如一或多個硬磁碟機612及/或處置可抽換式媒體613(諸如光碟(CD)、快閃磁碟機、數位視訊碟(DVD)及諸如此類)之一或多個磁碟機。如上文實例中所闡述而構造之一半導體記憶體晶粒包含於資訊處置系統600中。
資訊處置系統600亦可包含一顯示裝置609(諸如一監視器)、額外周邊組件610(諸如揚聲器等)及一鍵盤及/或控制器614，其可包含一滑鼠、軌跡球、遊戲控制器、話音辨識裝置或准許一系統使用者將資訊輸入至資訊處置系統600中及自其接收資訊之任一其他裝置。
儘管闡述本發明之若干個實施例，但上述清單並不意欲包羅無遺。雖然本文中已圖解說明及闡述了特定實施例，但熟習此項技術者將瞭解，旨在達成相同目的之任一配置皆可替代所展示的特定實施例。此申請案意欲涵蓋本發明之任何修改或變化。應瞭解，上述說明意欲作為說明性而非限制性。在研究上文說明時，熟習此項技術者將易知上述實施例之組合及其他實施例。
100．．．記憶體裝置
101．．．記憶體單元串
102．．．基板
104．．．電介質
110．．．伸長主體區域
111．．．第一末端
112．．．電荷儲存層
113．．．第二末端
114．．．閘極
120．．．第一選擇閘極
122．．．第二選擇閘極
124．．．插塞
126．．．源極線
128．．．位元線
130．．．源極區域
132．．．汲極區域
134．．．連接區域
136．．．介面
137．．．方向
138．．．邊緣
139．．．方向
201．．．記憶體單元串
202．．．基板
204．．．電介質
210．．．伸長主體區域
212．．．電荷儲存層
214．．．閘極
220．．．第一選擇閘極
222．．．第二選擇閘極
224．．．插塞
226．．．源極線
230．．．源極區域
232．．．汲極區域
234．．．源極連接區域
236．．．汲極連接區域
241．．．方向
242．．．方向
243．．．方向
244．．．方向
510．．．模擬線
512．．．線
514．．．線
602．．．系統匯流排
604．．．晶片總成
606．．．處理器
607．．．記憶體裝置
608．．．額外邏輯晶片
609．．．顯示裝置
610．．．額外周邊組件
611．．．外部記憶體
612．．．硬磁碟機
613．．．可抽換式媒體
614．．．鍵盤及/或控制器
圖1展示根據本發明之一實施例之一記憶體裝置。
圖2展示根據本發明之一實施例來自圖1之記憶體裝置之一部分的一方塊圖。
圖3展示根據本發明之一實施例之另一記憶體裝置。
圖4展示根據本發明之一實施例來自圖3之記憶體裝置之一部分的一方塊圖。
圖5展示根據本發明之一實施例一抹除操作期間的模擬閘極引發汲極洩漏。
圖6展示根據本發明之一實施例使用一記憶體裝置之一資訊處置系統。
100．．．記憶體裝置
101．．．記憶體單元串
102．．．基板
104．．．電介質
110．．．伸長主體區域
112．．．電荷儲存層
114．．．閘極
120．．．第一選擇閘極
122．．．第二選擇閘極
124．．．插塞
126．．．源極線
128．．．位元線
130．．．源極區域
132．．．汲極區域
134．．．連接區域

Claims (27)

  1. 一種記憶體裝置，其包括：一主體區域，其包括具有一第一帶隙之一半導體；一源極區域，其耦合至該主體區域之一第一末端，及一汲極區域，其耦合至該主體區域之一第二末端；複數個閘極，其沿該主體區域之一長度，該複數個閘極中之每一者藉由至少一各別電荷儲存結構而與該主體區域分開；一連接區域，其包括具有一第二帶隙之一半導體，該第二帶隙係低於該第一帶隙，該連接區域將該源極區域耦合至該主體區域；及一源極選擇閘極，其毗鄰該主體區域及該連接區域。
  2. 如請求項1之記憶體裝置，其中該主體區域係垂直定向的。
  3. 如請求項1之記憶體裝置，其中該主體區域係水平定向的。
  4. 如請求項1之記憶體裝置，其中該主體區域形成具有面向上的末端之一「U」形狀。
  5. 如請求項1之記憶體裝置，其中該主體區域包括經摻雜矽。
  6. 如請求項5之記憶體裝置，其中該主體區域包括p型矽。
  7. 如請求項1之記憶體裝置，其中該連接區域包括選自以下各項組成之群組之一半導體：鍺、銻化鎵、氮化銦、砷化銦、硫化鉛、硒化鉛、碲化鉛及矽鍺。
  8. 如請求項1之記憶體裝置，其中該連接區域係直接耦合至該源極區域且其中該連接區域係直接耦合至該主體區域。
  9. 如請求項1之記憶體裝置，其中該主體區域包括矽且該連接區域包括矽鍺。
  10. 如請求項9之記憶體裝置，其中該矽鍺區域包括磊晶矽鍺。
  11. 如請求項10之記憶體裝置，其中該磊晶矽鍺係SixGe1-x，其中x係約0.5。
  12. 如請求項1之記憶體裝置，其中該連接區域包括一源極連接區域，且其進一步包括：一汲極連接區域，其包括具有低於該第一帶隙之一帶隙之一半導體，該汲極連接區域將該汲極區域耦合至該主體區域；及一汲極選擇閘極，其毗鄰該主體區域及該汲極連接區域。
  13. 如請求項12之記憶體裝置，其中該源極連接區域及該汲極連接區域兩者係由相同材料形成。
  14. 如請求項12之記憶體裝置，其中該汲極連接區域包括矽鍺。
  15. 如請求項1之記憶體裝置，其中與在包含該主體區域之一串之一抹除操作期間該主體區域中之一閘極引發汲極洩漏電流相比，在包含該主體區域之該串之一升壓操作期間該主體區域中之一閘極引發汲極洩漏電流較低。
  16. 如請求項1之記憶體裝置，其中該連接區域係位於該源極區域與該主體區域之間。
  17. 一種記憶體裝置，其包括：一記憶體單元串，其包含：一主體區域，其包括具有一第一帶隙之一半導體，該主體區域具有一第一面向上的末端及一第二面向上的末端；一汲極區域，其耦合至該第一面向上的末端；一源極區域，其耦合至該第二面向上的末端；複數個閘極，其沿該主體區域之一長度；一連接區域，其包括具有一第二帶隙之一半導體，該第二帶隙係低於該第一帶隙，該連接區域將該源極區域耦合至該主體區域；一源極選擇閘極，其毗鄰該主體區域及該連接區域；及一資料線，其耦合至該汲極區域；及一源極線，其耦合至該源極區域。
  18. 如請求項17之記憶體裝置，其中該連接區域包括矽鍺。
  19. 如請求項17之記憶體裝置，其中該連接區域包括SixGe1-x，其中x係約0.5。
  20. 如請求項17之記憶體裝置，其中該連接區域包括磊晶SixGe1-x。
  21. 如請求項17之記憶體裝置，其中該主體區域包括p摻雜矽。
  22. 如請求項17之記憶體裝置，其中該源極區域係與一毗鄰記憶體單元串共用。
  23. 如請求項17之記憶體裝置，其中該記憶體單元串係實質上U形的。
  24. 如請求項17之記憶體裝置，其中該等閘極中之每一者係與一毗鄰記憶體單元串共用。
  25. 如請求項17之記憶體裝置，其中該等閘極中之每一者實質上包圍該主體區域之一各別剖面。
  26. 如請求項17之記憶體裝置，其中該主體區域包括一伸長主體區域。
  27. 如請求項17之記憶體裝置，其中該等閘極之一第一部分係與一第一毗鄰記憶體單元串共用且其中該等閘極之一第二部分係與一第二毗鄰記憶體單元串共用。
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