TWI524491B - 半導體裝置及半導體裝置的製造方法 - Google Patents

Description

半導體裝置及半導體裝置的製造方法

本發明係關於半導體裝置與半導體裝置的製造方法。

半導體裝置的效能精進最主要是由元件的微縮所驅動。微縮的效果之一係與主動元件操作速度增加相關，這是因為閘極長度縮短所致。另一效果係與半導體裝置所佔的面積縮小相關，這是因為閘極長度縮短且內連線線寬加線距(pitch)減少所致。以使用了較高積極度的半導體裝置為例，將記憶體電路與邏輯電路分別形成在分開的半板導體基上並將其一起構裝在相同的半導體基板上的裝置實際上已經在使用。

將用以儲存資訊的記憶體電路與用以處理資訊的邏輯電路整合在一半導體基板上的效能相關效果可被理解為，先前分別形成的記憶體電路與邏輯電路可被彼此相鄰地放置在半導體裝置中。因此，可在半導體裝置內致能下列情況：在構裝有半導體裝置的基板上已經建立了記憶體電路與邏輯電路間的連結。因此，可改善具有儲存裝置與邏輯操作裝置之資訊處理系統的操作速度。此外，由於可自相同的半導體基板上獲得事先已形成在分離的半導體基板上的記憶體電路與邏輯電路，因此可以低成本製造出具有高良率之內部整合了記憶體電路與邏輯電路的半導體裝置。

然而，製造內部整合了記憶體電路與邏輯電路的半導體裝置需要形成主動元件與配置邏輯電路的內連線且另外需要形成配置記憶體電路所需的記憶體元件。相較於配置邏輯電路，為了形成記憶體元件必須要採用更特定的結構。

以電容器元件為例，將眾所周知的“溝渠型電容器”形成在半導體基板上，在半導體基板上需形成數微米或更深的溝渠。根據該方法，由於欲形成在半導體基板上的溝渠的直徑必須要隨著半導體元件的微縮而縮減，故若期望能確保足夠位準的電容值，則必須要使溝渠更深。這意味著形成在半導體基板上之溝渠的深寬比會增加。為此，難以利用構成電容器元件的電極來填充此類具有高深寬比的溝渠。

為了解決此類深寬比問題，業界建議了被稱為堆疊型電容器的電容器元件結構。已知的堆疊型電容器元件結構包含了在半導體基板上形成具有鰭型或橫型電容器元件以配置記憶體元件者。

例如，日本專利公開號2005-005337、2005-086150、2002-261256與H11-026716揭露了下列結構：在形成於半導體基板上之主動元件與多層內連線間形成有圓柱型。

日本專利公開號2003-332463揭露了下列結構：在形成於半導體基板上之主動元件上方形成有平行板型。

日本專利公開號2007-201101、2000-332216、2004-342787與2005-101647揭露了下列結構：在構成形成在半導體基板上方之多層內連線結構的堆疊絕緣膜結構中形成有圓柱型電容器元件。

在日本專利公開號2007-201101、2000-332216、2004-342787與2005-101647所揭露的半導體裝置中，電容器元件係形成在用以配置邏輯電路內連線的絕緣層間層中以鑲嵌於其中。例如，在日本專利公開號2007-201101在圖10中說明了其所揭露之半導體裝置的橫剖面圖。如圖10中所示，在日本專利公開號2007-201101中所揭露的半導體裝置中，配置記憶體電路與邏輯電路的主動元件300係形成在半導體基板上，而電容器元件301係形成在形成於主動元件300上方的多層內連線中。

根據日本專利公開號2007-201101，分別成構鑲嵌於電容器元件301中之鑲嵌電極302a、302b的金屬材料層與鑲嵌電極302a、302b所支撐的上層內連線s 304a、304b係以不同的製程所形成。為此理由，在同時形成上層內連線s 304a、304b與邏輯電路中之內連線303的製程中，必須要用回蝕處理來蝕刻鑲嵌電極302a,302b，以確保有空間來形成上層內連線s 304a、304b。然而，回蝕處理有時會導致電容器元件301的上表面被過度移除因而降低了半導體裝置的良率。

根據日本專利公開號2000-332216、2004-342787與2005-101647所揭露的半導體裝置，由於構成電容器元件之上層內連線的上表面與配置邏輯電路之內連線的上表面係位於不同高度位準，故上層內連線上的絕緣膜蝕刻量與內連線上的絕緣膜蝕刻量常會不同。這會導致例如，在對上層內連線形成連接部分的製程中過度蝕刻了電容器元件的上層內連線，或者不利地在對上層內連線形成連接部分的製程中電容器元件之上層內連線的蝕刻不足。因此，日本專利公開號2000-332216、2004-342787與2005-101647中所揭露的技術常常會使半導體裝置為良率降低所苦。

根據本發明提供一種半導體裝置，其包含：基板；多層內連線，形成在該基板上且具有複數內連線層，該複數內連線層中的每一者係由堆疊其間的內連線與與絕緣層所配置；記憶體電路，以平面視圖觀之係形成在該基板的記憶體電路區域中且具有外緣電路與鑲嵌於該多層內連線中的電容器元件；及邏輯電路，形成於該基板上的邏輯電路區域中，以平面視圖觀之此邏輯電路區域係不同於該記憶體電路區域。

該電容器元件係由下電極、電容器絕緣膜、上電極、鑲嵌電極與上層內連線所配置。

該上層內連線與該鑲嵌電極係以整合方式並由相同材料所配置。

配置該邏輯電路之該內連線的至少一層係設置於該上層內連線與該下電極之間。

該上層內連線的上表面及與該上層內連線形成在相同內連線層中之配置該邏輯電路之該內連線的上表面係對準與相同平面。

在本發明中，該上層內連線的上表面及配置該邏輯電路之該內連線的上表面係對準於相同平面。因此可抑制該上層內連線之上表面上的過度蝕刻或蝕刻不足。該上層內連線與該鑲嵌電極係以整合方式並由相同材料所配置。因此在形成該上層內連線的製程中不再需要以回蝕處理來蝕刻該鑲嵌電極以確保有空間來形成該上層內連線。因此，可抑制鑲嵌電極不受過度蝕刻。自上述內容可瞭解，本發明具有良率優異的結構。

根據本發明的另一態樣，亦提供一種半導體裝置，其包含：基板；多層內連線，形成在該基板上且具有複數內連線層，該複數內連線層的每一者係由堆疊其間的內連線與絕緣層所配置；記憶體電路，以平面視圖觀之係形成在該基板上的記憶體電路區域且具有鑲嵌於該多層內連線中的外緣電路與至少一電容器元件；及邏輯電路，形成在該基板上的邏輯電路區域，以平面視圖觀之此邏輯電路區域係不同於該記憶體電路區域。

該電容器元件係由下電極、電容器絕緣膜、上電極、鑲嵌電極與上層內連線所配置。

該上層內連線與鑲嵌電極係以整合方式並由相同材料所配置。

配置該邏輯電路之該內連線的至少一層係設置於該上層內連線與該下電極之間。

該上層內連線的上表面及與該上層內連線形成在相同內連線層中之配置該邏輯電路之該內連線的上表面間的高度位準差異為30 nm或更小。

在本發明中，該上層內連線的上表面及與該上層內連線形成在相同內連線層中之配置該邏輯電路之該內連線的上表面間的高度位準差異為30 nm或更小。因此，類似於上述發明，可抑制該上層內連線之上表面上的過度蝕刻或蝕刻不足。以此方式可得到良率優異的結構。

根據本發明的另一態樣提供一種在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法。此方法包含下列步驟：在該基板上形成絕緣層、在該絕緣層中形成開口、並在該開口中形成下電極、電容器絕緣膜與上電極；在其中形成有該開口的該絕緣層中形成內連線溝渠；形成金屬膜層以填充該開口與該內連線溝渠；及平坦化該金屬膜層。

在平坦化該金屬膜層的步驟中，將由下電極、電容器絕緣膜、上電極、鑲嵌電極與上層內連線所配置成的電容器元件形成在該開口中，並同時將配置該邏輯電路的內連線形成在該內連線溝渠中。

根據本發明的更另一態樣，提供一種在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法。此方法包含下列步驟：在該基板上形成絕緣層、在該絕緣層中形成開口、並在該開口中形成下電極、電容器絕緣膜、上電極、鑲嵌電極與上層內連線；平坦化該上層內連線；在其中形成有該開口的該絕緣層中形成內連線溝渠；形成金屬膜層以填充該內連線溝渠；及平坦化該金屬膜層並更進一步地同時平坦化該上層內連線。

在平坦化該金屬膜層的步驟中，將由下電極、電容器絕緣膜、上電極、鑲嵌電極與上層內連線所配置成的電容器元件形成在該開口中，並同時將配置該邏輯電路的內連線形成在該內連線溝渠中。

在本發明中，該上層內連線的上表面及配置該邏輯電路之該內連線的上表面係對準於相同平面。因此可抑制該上層內連線之上表面上的過度蝕刻或蝕刻不足。該上層內連線與該鑲嵌電極係以整合方式並由相同材料所配置。因此在形成該上層內連線的製程中不再需要以回蝕處理來蝕刻該鑲嵌電極以確保有空間來形成該上層內連線。因此，可抑制鑲嵌電極不受過度蝕刻。

自上述內容可瞭解，本發明具有良率優異的結構。

根據本發明，提供具有可以優異良率所製造之結構的半導體裝置及此半導體裝置的製造方法。

現在將參考說明性的實施例來敘述本發明。熟此知項技藝者應瞭解，可利用本發明的教示來完成許多變化實施例且本發明並不限於本文中說明性用途的實施例。

以下將參考附圖來解釋本發明之實施例。應注意，圖示中類似的元件係以類似的參考標號或符號來表示以適當地避免重覆解釋。亦應注意，所有圖示意在概略性地顯示本發明之實施例相關的結構而非以圖示中所示的元件尺寸比例來限制結構的尺寸。

(第一實施例)

現將解釋第一實施例之半導體裝置。

圖1與圖2的橫剖面圖概略地說明了第一實施例的半導體裝置。為了簡化，圖1擷取了圖2中虛線A-A’所示之右側部分。圖9的上視圖亦概略地說明了第一實施例的半導體裝置。

此實施例的半導體裝置具有：基板(半導體基板1)；多層內連線，形成在該半導體基板1上且具有複數內連線層，該複數內連線層中的每一者係由堆疊其間的內連線與與絕緣層所配置；記憶體電路200，以平面視圖觀之係形成在該半導體基板1的記憶體電路區域中且具有外緣電路與鑲嵌於該多層內連線中的電容器元件19；及邏輯電路100，形成於該半導體基板1上的邏輯電路區域中，以平面視圖觀之此邏輯電路區域係不同於該記憶體電路區域。在該半導體裝置中，該電容器元件19係由下電極14、電容器絕緣膜15、上電極16、鑲嵌電極與上層內連線18所配置。該上層內連線18與該鑲嵌電極係以整合方式並由相同材料所配置。配置該邏輯電路100之該內連線的至少一層(金屬內連線8c)係設置於該上層內連線18與該下電極14之間。在此實施例的半導體裝置中，該上層內連線18的上表面及與該上層內連線18形成在相同內連線層(絕緣層間層7c)中之配置該邏輯電路100之該內連線(金屬內連線8c)的上表面係對準與相同平面。在此專利說明書中，“相同平面”一詞意味著：一平面相對於下述方法量測之平均表面高度位準，其高度位準的最大差值係較佳地為30 nm或更小、更較佳地為20 nm或更小、尤其更較佳地為10 nm或更小。典型的量測方法為包含了下列步驟的第一方法：利用SEM(電子掃描顯微鏡)或TEM(穿透電子顯微鏡)獲取包含了上層內連線18之上表面與內連線8c之上表面的橫剖面影像、接著自其量測高度位準之差值；包含了下列步驟的第二方法：利用廣泛用於半導體裝置製造之檢測程序的表面輪廓儀來量測平面內高度輪廓。

現參考圖1，邏輯電路100與記憶體電路200係分別形成在半導體基板1上。應注意，圖中所見之邏輯電路100與記憶體電路200的構成元件僅僅是構成單獨電路之構成元件中所選出的一部分，因此本發明之範疇不受此限，例如並非與本發明實施例直接相關的主動元件與多層內連線間的連接模式。

如圖1中所示，在半導體基板1的表面上分別形成配置邏輯電路100的主動元件3a與構成記憶體電路200之記憶胞的主動元件3b。在使主動元件3a與主動元件3b彼此分隔的區域中，在半導體基板1的表面部分中形成元件隔離層2。元件隔離層2(例如氧化矽膜層)與主動元件3a、3b(電晶體等)可以是由製造半導體裝置的通用方法所能夠獲得的任何者，本發明範疇並不受此限。

雖然位元線12與構成真實記憶體電路200中之記憶胞的主動元件3b係以俾使其長軸方向近乎彼此正交的方式設置，但為了簡化圖示，此處所示之主動元件3a的閘極類似於位元線12，係以長軸方向垂直紙面的方式設置。在本專利說明書後續參考的橫剖面圖中，除非另外指出，否則位元線12與構成邏輯電路100之主動元件3a的閘極間的位置關係皆會採用上述說明的方式。

亦如圖9所示，此實施例之半導體裝置係由共同構裝在半導體基板110上之包含電容器元件210的記憶體電路200及其中形成有電容器元件210的邏輯電路100所配置。邏輯電路100的形成區域係不同於記憶體電路200的區域且亦不同於記憶體電路200中之電容器元件210之外緣電路220的區域。例如，邏輯電路區域可以是具有高速邏輯電路如CPU(中央處理單元)形成於其間的區域。

接下來，將詳細說明第一實施例之半導體裝置的結構與元件構成材料。

如圖1中所示，在形成於半導體基板1上的元件隔離層2與主動元件3a、3b上方形成接觸插塞鑲嵌絕緣層間層4、5a、5b。記憶胞接觸插塞10、10a、10b係形成在接觸插塞鑲嵌絕緣層間層4中。另一方面，位元線接觸插塞11、位元線12與電容器接觸插塞13、13b係分別形成在接觸插塞鑲嵌絕緣層間層5a與5b中。應注意，定義上文中所用之接觸插塞的用語以明確區分各別接觸插塞的角色，且其亦適用於本專利說明書的後續說明。

接觸插塞鑲嵌絕緣層間層4、5a、5b中的至少一層係較佳地為介電常數小於氧化矽膜層之介電常數的絕緣膜。此種絕緣膜包含：該些通常被稱為低介電常數薄膜(low-k薄膜)者，其係藉著以氟原子、碳原子或碳氫基團部分地取代氧原子所獲得；及包含至少矽、氧與碳且其間形成有數奈米之微孔隙的所謂多孔隙絕緣膜。絕緣膜係較佳地為其間未形成有微孔隙且介電常數為3.1或更小者，更較佳地為其間形成有微孔隙且介電常數為2.6或更小者。藉由此些配置的優點，可降低接觸插塞的寄生電容因此可降低記憶體電路與邏輯電路的操作延遲，藉此改善半導體裝置的操作速度。

在記憶體電路200中，主動元件3b與位元線12的一雜質擴散層係經由記憶胞接觸插塞10a與位元線接觸插塞11來加以電連接。主動元件3b與電容器元件19的另一雜質擴散層係經由記憶胞接觸插塞10b與電容器接觸插塞13b來加以電連接。藉由此配置可以使主動元件3b、位元線12與電容器元件19彼此連接而配置出一電晶體配一電容器型的記憶胞，已知如DRAM(動態隨機存取記憶體)電路中的通用記憶胞。

在接觸插塞鑲嵌絕緣層間層5b上方依序堆疊絕緣層間層6a、7a、6b、7b、6c、7c與6d。絕緣層間層6a至6d為覆蓋膜。在邏輯電路區域中，內連線8a、8b、8c係分別形成在各自的絕緣層間層中。如上可知，在此實施例中形成了多層內連線。內連線8a、8b係較佳地由雙鑲嵌製程所形成，此製程通常被用來作為半導體裝置之多層內連線的形成方法。藉著採用此方法可降低內連線的製造成本並可降低用以連接一內連線與位於其他層中之另一內連線的電阻。應注意，雖然只給予圖1中所示之內連線8b、8c參考標號與符號，但應假設用以分別建立與下方內連線8a、8b之連結的通孔亦為內連線的一部分。換言之，除非另外指出，否則由雙鑲嵌製程所形成的內連線應被理解為包含通孔。各內連線8a至8c具有阻障金屬膜層形成在其周圍。

構成絕緣層間層的材料可以是氧化矽膜層，通常已知之由氧化矽膜層所構成的低介電常數薄膜(low-k膜)其間內含氟、碳等而所謂的多孔隙薄膜其間形成有微孔隙。不僅僅是針對邏輯電路100與記憶體電路200而已，為了降低內連線間的寄生電容，絕緣層間層的介電常數係較佳地低於氧化矽膜層的介電常數。藉著此策略可降低內連線間的寄生電容，因此可抑制電路操作時的延遲。此外，位於構成多層內連線之金屬材料層上方且對應至絕緣層間層6a至6d的複數絕緣膜係更較佳地為能夠阻擋金屬擴散的膜層(金屬擴散阻擋層)如由矽、碳與氮所構成的絕緣膜或包含此些元素之此類絕緣膜的堆疊結構。又，可最佳化金屬擴散阻擋層的組成比例及/或堆疊結構，使金屬擴散阻擋層的介電常數係更較佳地與氧化矽膜層的介電常數相同或更低。

在邏輯電路100中，主動元件3a與多層內連線中之最低內連線即內連線8a係經由一組兩個的接觸插塞即記憶胞接觸插塞10與電容器接觸插塞13加以電連接。藉由此類結構的優點，可在相同的半導體基板1上採用相同的設計參數，以整合方式形成邏輯電路100與記憶體電路200兩者。

接下來將解釋此實施例中之電容器元19的結構。

本發明中的電容器元件19是被形成為配置記憶體電路200的記憶體元件。電容器元件19係鑲嵌於多層內連線中，多層內連線係由包含絕緣層間層6a至6c與7a至7c及內連線8a至8c的內連線層所構成。電容器元件19係由下電極14、電容器絕緣膜15、上電極16與具有鑲嵌電極的上層內連線18所構成。在電容器元件19中，下電極14、電容器絕緣膜15與上電極16係順著凹槽的輪廓共形地形成，並形成鑲嵌電極以填滿該凹槽。鑲嵌電極的上部被形成為上層內連線18。由於在此實施例中上層內連線18與鑲嵌電極係由相同材料所構成，故能以無縫方式形成兩者。換言之，上層內連線18係形成在被下電極14、電容器絕緣膜15與上電極16所覆蓋的凹槽中且具有鑲嵌電極的功能，下電極14、電容器絕緣膜15與上電極16構成電容器元件19。上層內連線18與鑲嵌電極係在相同的製程中形成。

上層內連線18亦具有用以與更上層內連線連接的延伸電極18a。在平面圖中，此實施例中的電容器元件19具有：電容器元件功能的第一區域及與第一區域不同且具有內連線功能的第二區域。更具體而言，如圖1中所示，第一區域中形成有下電極14，另一方面第二區域具有形成在下電極14之側壁外的延伸電極18a。延伸電極18a的底部與側壁係被上電極16所覆蓋。尤其，延伸電極18a的正下方形成有上電極16與電容器絕緣膜15。應注意，如圖1中所示，阻障金屬膜層17可形成在上電極16與上層內連線18之間。

下電極14與上電極16的功能在於作為配置平行板型電容器元件的電極並將電容器絕緣膜15夾置於其間。下電極14與上電極16係較佳地由耐火金屬如鈦、鉭等或此些金屬的氮化物所構成，下電極14與上電極16係較佳地由能夠改善電容器絕緣膜15之晶性的材料所形成。

電容器絕緣膜15係由介電常數高於氮化矽膜之介電常數的材料所構成，例如二氧化鋯(ZrO₂)、氧化鋁鋯(ZrAlO_x)與添加了鑭系元素如Tb、Er、Yb等的二氧化鋯膜。藉著提升電容器絕緣膜15的介電常數可增加電容器元件19的靜電容。

在此實施例的電容器元件19中，上層內連線18的最上表面係與配置邏輯電路100之內連線8c的最上表面對準於相同平面。在具有上層內連線18之相同內連線層中所形成的上層內連線18與內連線8c係以相同製程所形成。因此，上層內連線18與配置邏輯電路100之內連線8c係由相同材料所構成。

在上層內連線18的上表面上方以及在具有上層內連線18之相同內連線層中所形成且配置邏輯電路100之內連線8c的上表面上方一起形成金屬擴散阻障膜層(絕緣層間層6d)。

電容器元件19在多層內連線之厚度方向(此後簡稱為「厚度方向」)上的高度的下限係等於一層且較佳地等於兩或更多層。但並不特別限制電容器元件19在厚度方向上的高度的上限。此處的一層係由多層內連線中的一內連線層(絕緣層間層7a、7b、7c等)與形成在內連線間的一覆蓋膜(絕緣層間層6a、6b、6c)所構成。

對於本發明之電容器元件19的上層內連線18而言，伸出用於外部連接的延伸電極18a較佳地在厚度方向上具有等於或小於邏輯電路100之內連線8c之高度的高度，更較佳地具有小於內連線8c之高度的高度。因此，可增加在預定厚度之內連線層中下電極14所佔據的高度比例，藉此可改善電容器元件19的靜電容。由於通常會以能滿足設計參數的方式來決定半導體裝置的膜層結構，故無法僅僅為了形成電容器元件而變更例如內連線的厚度。因此針對電容器元件係形成在內連線層中的情況，以磁學的角度來看下電極14、電容器絕緣膜15與上電極16決定了靜電容，故需要加大下電極14、電容器絕緣膜15與上電極16間的接觸面積。換言之，必須要增加本發明中下電極14的高度。

由於在此實施例中係以整合方式利用相同的材料來形成上層內連線18與鑲嵌電極，故為了增加下電極14的高度可降低上層內連線18的高度。

在此實施例中，由於上層內連線18具有在上視圖中自其中設有下電極14的區域向外延伸的延伸電極18a，故為了建立連接至固定電位的連接以使電容器元件19具有記憶體電路200之記憶胞的功能，將延伸電極18a連接至固定電位內連線201a便足夠。因此，在位於電容器元件19上方的所有內連線層中，半導體裝置的設計者可以自由地利用落在內含下電極14之區域中的內連線來產生內連線佈局。例如，設計者可使用訊號內連線202a、202b、202z來作為記憶體電路200中之字元線與位元線的分流內連線。

與電容器元件19位於相同位準的內連線層係較佳地具有至少一層用以配置形成於其間之邏輯電路100的內連線。更較佳地，在與電容器元件19位於相同位準的內連線層(絕緣層間層6a至6c及7a至7c)總是具有用以配置邏輯電路100的內連線(內連線8a至8c)。換言之，可將電容器元件19在厚度方向上的高度設計成等於形成在與電容器元件19相同位準處之複數內連線層在厚度方向上的總高度。另外一個可能的配置例如是，與電容器元件19位於相同位準的內連線層中不具有任何其中只形成了接觸插塞的層。

電容器元件19在橫剖面上的幾何形狀通常是圓柱形、T形等，但並不需特別限制之。電容器元件19係形成於絕緣層間層中，此絕緣層間層的構成材料係與配置邏輯電路100的絕緣層間層的材料相同。

如圖2中所示，在半導體裝置的記憶體電路200中沿著平行基板的方向串聯設置了複數圖1中所示的電容器元件19。此複數電容器元件19係一起形成。所有此複數電容器元件19所具有的上表面與內連線8c的上表面皆對準相同的平面。此實施例之半導體裝置具有適用尺寸的邏輯電路100。因此，記憶體電路200需要具有用以配置半導體裝置之必要數目的電容器元件19。如圖2中所示，固定電位內連線201a、201b、201c係連接至圖1中所示之電容器元件19的上層內連線18a。記憶體電路的設計者可任意地設定固定電位內連線201a、201b、201c所具有的電位。根據第一實施例，複數訊號內連線202a、202b、202z係設置在電容器元件19上方。

在此實施例中，上層內連線18的上表面與內連線8c的上表面係對準至相同平面。在上層內連線18的上表面上與內連線8c的上表面上一起形成覆蓋膜(絕緣層間層6d)。因此，用以配置連接至上層內連線18之記憶體電路200的固定電位內連線201a至201c在厚度方向上的高度與用來配置形成在具有此些內連線之相同內連線層中之邏輯電路100的內連線8d在厚度方向上的高度相同。

在圖2中顯示，可在固定電位內連線201a至201c與用以配置記憶體電路200的訊號內連線202a、202b、202z上方及用以配置邏輯電路100之內連線8d的上方形成由內連線與絕緣層間層所構成的額外內連線層。以此方式可藉著形成通用的半導體裝置的多層內連線結構來配置半導體裝置。由於熟知此項技藝者能輕易明白此類半導體裝置結構的可能性，故在本發明中不特別說明位在其間形成有固定電位內連線201a至201c、訊號內連線202a、202b、202z與內連線8d之內連線層之更上側上的內連線結構。

接下來，將參考附圖詳細地說明根據第一實施例之製造方法。

圖3A至3W之橫剖面圖依序地顯示了根據第一實施例之製造程序，如圖中所示，為了簡化起見，每一圖只顯示了如圖2中之虛線A-A’右側的部分。

此實施例之半導體裝置的製造方法為具有形成在相同基板(半導體基板1)上之記憶體電路200與邏輯電路100之半導體裝置的製造方法。此方法包含下列步驟：在半導體基板1上形成絕緣層(絕緣層間層7c)、在絕緣層中形成開口(用以將電容器元件形成於其間的開口23)、及在開口中形成下電極14、電容器絕緣膜15與上電極16；在其中形成有該開口的該絕緣層中形成內連線溝渠(開口37，用以在其間形成用來配置邏輯電路100的內連線8c)；形成金屬膜層(導電膜38)以填充該開口與該內連線溝渠；及平坦化該導電膜38。在平坦化該導電膜38的步驟中，將由下電極14、電容器絕緣膜15、上電極16、鑲嵌電極與上層內連線18所配置成的電容器元件19形成在該開口中，並同時將配置該邏輯電路100的內連線8c形成在該內連線溝渠中。

在此實施例中形成內連線溝渠的步驟中，欲由用來配置邏輯電路100之內連線8c所填充的溝渠(開口37)係利用該電容器元件19的上電極16作為遮罩所形成。

首先，如圖3A中所示，元件隔離層2與主動元件3a、3b係藉由通用的方法而形成在半導體基板1。然後分別在其上方形成絕緣層間層4、記憶胞接觸插塞10、絕緣層間層5a、位元線接觸插塞11、位元線12、絕緣層間層5b與電容器接觸插塞13、13b。在本發明之半導體裝置的製造方法中，上至形成電容器接觸插塞的步驟皆可依照製造半導體裝置的通用方法來加以進行。雖然未顯示，但例示性的製程可以例如是：形成主動元件3a、3b；將絕緣層間層4沈積於其上；形成開口；然後藉由微影製程與蝕刻在其中形成記憶胞接觸插塞；以CVD(化學氣相沈積)將接觸插塞形成材料填入開口；及以CMP(化學機械研磨)移除接觸插塞形成材料的多餘部分，以藉此形成記憶胞接觸插塞10。此後，沈積後續會具有位元線接觸插塞形成於其間的接觸插塞鑲嵌絕緣層間層5a，並藉由微影製程與蝕刻形成後續會具有位元線接觸插塞11形成於其間的開口。接著以CVD沈積金屬材料，並藉由微影製程與蝕刻形成位元線接觸插塞11與位元線12。之後，沈積接觸插塞鑲嵌絕緣層間層5b並以CMP平坦化之，並利用類似於用來形成記憶胞接觸插塞10的方法來形成電容器接觸插塞13、13b。以此方式，可實現圖3A中所示的結構。

如圖3A中所見，雜質擴散層具有形成在其表面上的合金層(通常被稱為矽化物20)，矽化物20係由矽與金屬如鈷、鎳、鉑等之間的反應所形成。主動元件3a、3b的閘極電極可以由通用的多晶矽電極、部分矽化的多晶矽電極或目前研究發展最多的金屬閘極電極所配置。針對本發明中的記憶體電路與邏輯電路，形成金屬閘極的方法可較佳地採用公知的閘極先行製程與閘極後行製程的其中一者。圖3A顯示了較通用的實例即多晶矽閘極電極。在半導體裝置的通用製造方法中，記憶胞接觸插塞10、位元線接觸插塞11、位元線12與電容器接觸插塞13多為鎢所形成。但本發明的範疇並不受到接觸插塞與位元線之構成材料的限制，接觸插塞與位元線可由銅或主要由銅所構成的合金所構成。接觸插塞之形成通常是由下列方式來進行：在利用接觸插塞形成材料填充開口前，形成通常由鈦或氮化鈦所構成的阻障金屬以覆蓋開口的底部。然而，由於阻障金屬並不影響本發明的結構與效果，故其未顯示於圖示中。簡言之，由於本發明之結構與製造方法的特徵在於電容器元件及與電容器元件近乎位於相同層之邏輯電路內連線的結構與製造方法，故用來配置邏輯電路與記憶體電路的任何其他部分皆不會不利地影響本發明的結構與效果，因此其可採用任何通用的結構與製造方法。

接下來如圖3B中所示，將絕緣層間層6a與7a沈積在電容器接觸插塞13、13b上方。雖然絕緣層間層6a較佳地具有蝕刻停止層的功能以在絕緣層間層7a的反應性離子蝕刻製程中表現出與絕緣層間層7a間的高蝕刻選擇比，但其並非本發明之結構所必須。

接下來如圖3C中所示，藉由通用的雙鑲嵌製程將作為邏輯電路100之構成元件的內連線8a形成在絕緣層間層6a與7中。

接下來如圖3D中所示，以類似圖3B與3C中所示方式沈積絕緣層間層6b、7b，並藉由鑲嵌製程形成邏輯電路的內連線8b。

接下來如圖3E中所示，沈積絕緣層間層6c與7c，並在絕緣層間層7c上沈積一絕緣膜，此絕緣膜具有形成圓柱形電容器元件與邏輯電路之內連線用之硬遮罩21的功能。硬遮罩21係較佳地為在蝕刻絕緣層間層7c時能與絕緣層間層7c間具有高蝕刻選擇比的絕緣膜，例如較佳地為氧化矽膜層。在硬遮罩21上以塗佈方式形成光阻層22。接著，通常以微影製程在光阻層22中形成圓柱形電容器元件的預定圖案。雖然圖3E顯示的光阻層22為單層光阻膜，但亦可使用愈來愈普遍的多層光阻結構，多層光阻結構通常是由平坦化有機層、氧化矽膜層、抗反射膜層一感光阻抗材料所構成。

接下來如圖3F中所示，利用光阻層22與硬遮罩21作為遮罩以微處理方法如反應性離子蝕刻形成用以在其間形成圓柱形電容器元件的開口23。雖然光阻層22在形成開口23的蝕刻期間會被消耗，但利用硬遮罩21作為遮罩可繼續進行開口23剩下的蝕刻製程。圖3F顯示了光阻層22被完全消耗後所獲得的狀態。

接下來如圖3G中所示，形成用以圖案化內連線溝渠的多層光阻，電容器元件的上層內連線後續會形成在內連線溝渠中。多層光阻較佳地具有藉由沈積平坦化膜24所獲得的結構填充開口，然後在平坦化膜24上依序沈積氧化矽膜層25、抗反射膜層26與光阻層27。

接下來如圖3H中所示，利用光阻層27與硬遮罩21作為遮罩，將後續會在其間形成電容器元件之上層內連線的內連線溝渠(開口28)形成在絕緣層間層7c中。此處的形成方法可以是類似上述形成圓柱形開口的方法，例如是微處理方法如反應性離子蝕刻。在反應性離子蝕刻期間或或在絕緣層間層7c經過反應性離子蝕刻後，移除圓柱形開口中23剩餘的平坦化膜24。接下來，藉由反應性離子蝕刻移除開口23底部上所裸露的絕緣層間層6a，藉此完成開口，經由此開口可對設置在開口23下方之電容器接觸插塞13b建立連接。針對移除平坦化膜24採用了使用CO2或O2電漿之灰化處理的情況，絕緣層間層7a、7b、7c係較佳地使用對製程損害具有良好耐受性的低介電常數薄膜(low-k薄膜)，更較佳地使用Intefnational Electron Device Meeting, Digest of Technical Papers,IEEE,p.619-622(2008)中所述之對製程損害具有高度耐受性的薄膜。

低介電常數絕緣層間層的較佳實例為下列將闡述之具有高碳含量的有機矽層。有機矽層通常可使用有機矽氧烷來作為源材料，此有機矽氧烷具有一個六矽的環狀矽氧烷作為主要骨幹並具有(複數)有機基團作為(複數)官能基團(s)。連接至矽原子的有機官能基團係較佳地為未飽和碳氫基團及烷基團。未飽和之碳氫基團例如可以是乙烯基團、丙基基團、異丙基基團、1-甲基-丙基基團、2-甲基-丙基基團及1,2-二甲基-丙基基團。尤其較佳之未飽和碳氫基團為乙烯基團。烷基團係較佳地為，體積大故能夠具有立體阻礙基團功能的官能基團，例如是異丙基基團、異丁基基團與第三丁基基團。藉著使用此類源材料，可將極細緻(主要為0.5 nm或更小)的獨立孔隙結構導入至有機矽層中。雖然已知SCC薄膜的本質有點像是SiOCH薄膜且與SiOCH薄膜相較其特徵在於較高的碳含量，但其具有阻擋銅擴散的效能。更具體而言，當以碳/矽比作為基礎相比，SCC薄膜包含的碳大約比一般SiOCH薄膜的碳多四倍。另一方面，SCC薄膜的氧元素比較一般SiOCH薄膜來得低，約為一半。這可藉由源材料的電漿-輔助聚合所完成而非在電漿中解離並活化源材料的電漿CVD所完成。電漿-輔助聚合可顯著地活化未飽和碳氫基團但同時維持矽骨幹不變，藉此可更輕易地控制絕緣膜的化學結構。藉著以此方式獲得具有大量碳含量的有機矽層，因而可獲得對製程損害具有良好耐受性的薄膜。

雖然此實施例中的方法係先形成用以在其間形成電容器元件的開口23然後才形成用以在其間形成上層內連線的內連線溝渠(開口28)，但另一可能的方法例如是先形成用以在其間形成上層內連線的內連線溝渠(開口28)然後才形成用以在其間形成電容器元件的開口23。

接下來如圖3I中所示，將下電極14沈積在上至圖3H所示之處理所形成的開口23與開口28中。形成下電極14的方法可以是製造半導體裝置通用的CVD、濺鍍、ALD(原子層沈積)等製程中的任一者。雖然在沈積下電極14前通常可利用RF濺鍍來粗糙化工作表面以改善電容器接觸插塞13b的緊密接觸，但由於此類預處理不會破壞本發明的效果，故下面內容不會對其詳細說明。此處可用來作為構成下電極14的材料的實例包含耐火金屬與其氮化物如鈦與氮化鈦、鉭與氮化鉭、釕等以及此些材料的堆疊結構。在此實施例的製造方法中係使用TiN薄膜來形成下電極14。

接下來如圖3J中所示，通常以塗佈方式形成光阻層29，以部分地填充用以在其間形成圓柱形電容器且具有先前沈積在其中之下電極14的開口23。光阻層39係較佳地以俾以僅留存在開口23內部且高度低於開口23之頂端的方式形成。若有必要可藉由微影製程來移除光阻層29的不必要部分。

接下來如圖3K中所示，藉由非等向性蝕刻通常藉由反應性離子蝕刻來對下電極14進行全面性的蝕刻。藉著非等性蝕刻並同時如圖3J中所示地僅將光阻層29留存在開口23內部，可形成如圖3K中所示之高度低於開口23頂端的下電極14。

接下來如圖3L中所示，在下電極14上沈積電容器絕緣膜15。更具體而言，形成電容器絕緣膜15以至少覆蓋開口23與開口28。雖然可使用製造半導體裝置常用的CVD、濺鍍、ALD等的任何一者來作為形成電容器絕緣膜15的方法，但為了改善電容器元件的靜電容，此方法可較佳地為能夠沈積數奈米厚之具有良好均勻度之薄膜的ALD。電容器絕緣膜15通常可由二氧化鋯、電容器絕緣膜15通常係由二氧化鋯(ZrO2)、氧化鋁鋯(ZrAlOx)與添加了鑭系元素如Tb、Er、Yb等的二氧化鋯膜所構成。在此實施例的製造方法中，利用ZrO2來形成電容器絕緣膜15。雖然未圖示，但是為了改善結晶性，在沈積後可對電容器絕緣膜15進行退火。

接下來如圖3M中所示，在電容器絕緣膜15上沈積上電極16。更具體而言，形成上電極16以至少覆蓋開口23、開口28與硬遮罩21。此處的上電極16可覆蓋整個工作表面。此處可採用之構成上電極16之材料的實例包含了耐火金屬與其氮化物如鈦與氮化鈦、鉭與氮化鉭、釕等及此些材料的堆疊結構。形成上電極16的方法可以是製造半導體裝置所通用的CVD、濺鍍、ALD等的任一者。在此實施例的製造方法中，利用TiN薄膜來形成上電極16。

接下來如圖3N中所示，通常以塗佈方式形成光阻層30，以填充用以在其間形成圓柱形電容器的開口23並填充用以在其間形成上層內連線的開口28。光阻層30係較佳地以俾以最後僅留存在開口23內部且僅留存在開口28內部的方式形成，開口23係用以在其間形成圓柱形電容器而開口28係用以在其間形成上層內連線。換言之，僅將光阻30形成至低於開口之頂端的高度，且不會留存在餘留在邏輯電路100中的硬遮罩21上方。若有必要，可藉由微影製程或全面性的非等向性蝕刻來移除形成在邏輯電路100中之光阻層30的不必要部分。

接下來如圖3O中所示，通常藉由反應性離子蝕刻來全面性地非等向性蝕刻電極16與電容器絕緣膜15，藉此移除位於硬遮罩21上方的上電極16與電容器絕緣膜15部分。接下來藉由灰化製程將開口23與28中的光阻層30去除。

接下來如圖3P中所示，沈積在邏輯電路中用以圖案化內連線的導電硬遮罩31。此處可用來構成硬遮罩31的材料例如包含耐火金屬與其氮化物如鈦與氮化鈦、鉭與氮化鉭、釕等及此些材料的堆疊結構。硬遮罩31的形成方法可以是製造半導體裝置通用的CVD、濺鍍、ALD等中的任一者。由於本發明實施例中的硬遮罩31可留下來作為電容器元件19的上電極的一部分，故硬遮罩31較佳地具有能夠足分耐受後續邏輯電路內連線圖案化的厚度且較佳地具有低電阻。換言之，留存在開口23中的硬遮罩31將具有上電極的功能。因此，可調整硬遮罩31的厚度俾以在完成上述邏輯電路中之內連線的圖案化時消耗完硬遮罩31。因此，硬遮罩31可由上電極16的相同材料所構成。雖然硬遮罩31與上電極16可利用相同材料或不同材料來構成，但其較佳地係由相同材料所構成。在本發明的實施例中，係利用TiN來形成硬遮罩31。

接下來，通常以塗佈方式形成光阻層，然後藉由微影製程將邏輯電路中的內連線預定圖案轉移至光阻層(圖3Q)。之後，通常藉由反應性離子蝕刻來圖案化硬遮罩31，藉此形成符合邏輯電路中該內連線圖案的開口33。雖然未圖示，但光阻層32可具有由平坦化膜、氧化矽膜層、抗反射膜層、光阻層等所構成的所謂多層光阻結構。

接下來，藉由灰化製程一次移除光阻層32，並如圖3R所示形成另一光阻層34，然後根據通孔的期望圖案藉由微影製程而在其中形成開口35。雖然未圖示，但光阻層34可具有由平坦化膜、氧化矽膜層、抗反射膜層、光阻層等所構成的所謂多層光阻結構。

接下來如圖3S中所示，利用光阻層34作為遮罩通常藉由反應性離子蝕刻來形成用以在其間形成通孔的開口36。雖然未圖示，但在形成了用以在其間形成通孔的開口36後，將光阻層34移除。

接下來如圖3T中所示，利用硬遮罩31與硬遮罩21作為遮罩通常藉由反應性離子蝕刻來形成用以在其間形成內連線的開口37。在形成了用以在其間形成內連線的開口37後，根據蝕刻絕緣層間層6c可以蝕刻得比絕緣層間層7c更快的條件來蝕刻絕緣層間層6c，藉此形成能夠與邏輯電路中的內連線8b建立連接的開口。雖然未圖示，但在形成了用以在其間形成內連線的開口37後，可藉由反應性離子蝕刻移除硬遮罩31。藉著採用此方法可以薄化留存在電容器元件19中的硬遮罩31，藉此降低電容器元件之上電極的電阻。

接下來如圖3U中所示，以阻障金屬膜層17與導電膜38全面性地覆蓋用以在其間形成電容器元件的開口23、用以在其間形成上層內連線的開口28與用以在其間形成邏輯電路之內連線的開口37。此處可用來構成阻障金屬膜層17的材料例如包含耐火金屬與其氮化物如鈦與氮化鈦、鉭與氮化鉭、釕等及此些材料的堆疊結構。較佳地配置阻障金屬膜層17俾使導電膜38不會擴散穿過。可利用通常用來形成半導體裝置之內連線的任何材料來形成導電膜38，例如銅與主要由銅所構成的合金。

接下來如圖3V中所示，通常藉由CMP來移除導電膜38、阻障金屬膜層17與硬遮罩31與21，以形成彼此電絕緣的電容器元件19與邏輯電路的內連線8c。上層內連線18的上表面與內連線8c的上表面係對準於相同平面。在此實施例中的相同平面可藉著在單一處理如CMP中同時研磨鑲嵌在兩凹槽中的相同內連線材料層所形成。以此方式所形成的相同平面相較於藉由不同內連線材料鑲嵌在兩凹槽中所構成的相同平面，具有更優異的平坦度。

更沈積絕緣層間層6d俾以覆蓋電容器元件19的上層內連線18與邏輯電路的內連線8c。類似於上述的絕緣層間層6a、6b，絕緣層間層6d較佳地為能夠阻擋構成電容器元件之上層內連線18與邏輯電路之內連線8c之材料擴散的絕緣膜，其通常可以是包含矽、碳、氮等元素的絕緣層或此些絕緣層的堆疊結構。

接下來如圖3W中所示，藉由製造半導體裝置的通用方法更在配置記憶體電路的電容器元件19上方及形成在與電容器元件19之上層內連線18相同位準中之邏輯電路的內連線8c上方形成固定電位內連線201、訊號內連線202與邏輯電路內連線8d。

接下來，將解釋第一實施例的操作與效果。

在此實施例中，上層內連線18的上表面與配置邏輯電路100之內連線8c的上表面係對準於相同平面。因此，可以抑制上層內連線的上表面上的部分與內連線的上表面上的部分之間的絕緣膜蝕刻量變異。例如在同時形成用以在其間形成欲連接至上層內連線18之固定電位內連線201的開口與用以在其間形成欲連接至內連線8c之內連線8d的開口的製程中，上層內連線的上表面上的絕緣膜與內連線的上表面上的絕緣膜的蝕刻量會近乎相同。因此可改善所得之半導體裝置的可靠度與良率。

由於上層內連線18與鑲嵌電極係由相同材料所構成，其可在相同的製程中形成。因此，不若日本專利公開案號2007-201101中所述的方法，本發明不再需要非等向性地全面蝕刻鑲嵌電極以確保用以形成上層內連線18的空間。因此可抑制鑲嵌電極受到過度蝕刻，藉此可改善半導體裝置的可靠度與良率。使用相同材料亦能夠降低製造成本。由於上層內連線18與鑲嵌電極係利用相同材料同時形成，其配置為無縫狀態。由於其間並無邊界，可降低半導體裝置的接觸電阻。

在此實施例的半導體裝置中，具有邏輯電路100與記憶體電路200形成在相同半導體基板上，配置記憶體電路200的電容器元件19與邏輯電路100之內連線層中的一層內連線8c係以相同材料所構成，且電容器元件19之上層內連線18的上表面與特定一層內連線8c的上表面係對準於相同平面。藉著同時形成電容器元件19與配置邏輯電路100的內連線8c，可減少平坦化處理的次數。因此，可以降低製造成本且改善良率的方式來製造在相同半導體基板上形成有邏輯電路100與記憶體電路200的半導體裝置。

由於上層內連線18的上表面與內連線8c的上表面係對準於相同平面，因此可改善在其上形成之多層內連線的平坦度。換言之，在上層內連線18的上表面上與內連線8c的上表面上可形成一共同的金屬擴散阻擋膜。此處的「共同」意指上層內連線18的上表面與內連線8c的上表面在相同的製程中與絕緣層間層6d相接觸。因此可確保此實施例之半導體裝置的平坦度。此外，配置記憶體電路200且將會連接至上層內連線18之內連線(固定電位內連線201a至201c)在厚度方向上的高度會等於配置邏輯電路100且與該內連線形成於相同內連線層中之內連線8d在厚度方向上的高度。因此亦可改善形成在更上層中之多層內連線的平坦度。由於在此實施例的半導體裝置中俾以避免上述高度差的方式配置電容器元件19與內連線，因此半導體裝置會有優異的整體平坦度。由於沒有用以抵銷差異的冗餘空間(絕緣層間層)，故所得之半導體裝置亦可具有優異的尺寸縮減。

同時平坦化鑲嵌在電容器元件19中的金屬材料層(上層內連線18)與鑲嵌在邏輯電路100之內連線8c中的金屬材料層亦有助於改善平坦化的精準度。因此，可製造具有良好良率之具有邏輯電路100與記憶體電路200形成在相同半導體基板上的半導體裝置。

由於電容器元件19之上層內連線18與邏輯電路100之內連線8c係與相同製程中形成，故相較於分開形成上層內連線與內連線的情況，可降低半導體裝置製造期間的熱經歷。因此可改善半導體裝置的長期可靠度。

由於可降低填充金屬材料後的退火製程次數，藉此可降低可能會加諸於半導體裝置上的熱負載，因此可抑制半導體裝置發生可靠度衰退。

可使得拉出用以便利外部連接的延伸電極18a(配置電容器元件19之上層內連線18的一部分)的高度低於邏輯電路100之內連線8c的高度位準。因此，可增加配置電容器元件19之電容器絕緣膜15的高度位準差異。因此可改善電容器元件19之靜電容的有效值，藉此擴大記憶體電路200的操作餘裕。

電容器元件19係形成在一絕緣層間層中，此絕緣層間層係由配置邏輯電路100之絕緣層間層的相同材料所構成。更具體而言，一起提供具有電容器元件19鑲嵌於其間之多層內連線的絕緣層間層7c以及具有與電容器元件19形成在相同層中之邏輯電路區域的內連線8c鑲嵌於其間的絕緣層間層7c。此外，由於絕緣層間層7c的介電常數係小於氧化矽膜層的介電常數，故可降低電容器元件19的寄生電容。

又，由於可一起提供用以計設邏輯電路的設計參數與用以設計在相同半導體基板上具有整合了記憶體電路與邏輯電路之半導體裝置的設計參數，故可降低半導體裝置的設計成本。

如上所述，可將此實施例用於具有電晶體與多層內連線的半導體裝置。藉由適當地採用此實施例，可以低成本及優秀的良率來將記憶體電路與邏輯電路整合至相同的半導體基板上。

在此實施例之製造方法中，電容器元件19之上層內連線18的上表面及與上層內連線18形成在相同層附近之邏輯電路之內連線8c的上表面係對準至相同平面，且係以整合方式利用相同材料來形成上層內連線18與鑲嵌電極。因此，可同時避免上層內連線上的過度蝕刻與蝕刻不足。不再需要對鑲嵌電極全面性地進行非等向性蝕刻來確保形成上層內連線18的空間。因此可抑制鑲嵌電極受到過度蝕刻。在此方式下可獲得具有優異良率的結構。

在此實施例之製造方法中，在形成用以在其間形成電容器元件的凹槽(開口23)後才形成內連線溝渠(開口37)。在已先形成內連線溝渠的情況下，若未在其上形成覆蓋膜或覆蓋膜受到移除，則鑲嵌在內連線溝渠中的金屬(例如銅)可能會氧化，藉此會降低可靠度或因為銅的擴散而降低裝置效能。相反地，此實施例的上述程序可避免此些已預知的問題並改善半導體裝置的良率而使其有優異的可靠度。

在此實施例之製造方法中，電容器元件19之上層內連線18的上表面及與上層內連線18形成在相同層附近之邏輯電路之內連線8c的上表面係對準至相同平面，且係以整合方式利用相同材料來形成上層內連線18與鑲嵌電極。因此，上層內連線18與內連線8c可利用相同材料來加以形成且可同時被平坦化。因此可降低製造成本。此外，由於可同時進行用以改善電容器元件19之上層內連線18與內連線之結晶性的退火製程，故可成功地抑制半導體裝置因為熱經歷而導致可靠度降低。

接下來，將與上述專利文獻中所揭露的半導體裝置相較而更進一步地解釋此實施例的效果。

根據日本專利公開號2005-005337、2005-086150、2002-261256與H11-026716所揭露的結構，欲增加電容器元件之電容的需求無可避免地會需要增加電容器元件的高度。雖然增加電容器元件的高度可在不增加電容器元件的佔用面積的情況下增加其電容，但如此地增加電容器元件的高度會增加形成在半導體基板表面上之主動元件與配置邏輯電路與記憶體電路間的距離，故主動元件與多層內連線間連接部分(通稱為”接觸插塞”或簡稱為“插塞”或“接觸件”)的高度會對應至電容器元件而呈現某個程度上的增加。接觸件的高度增加又同時配合開口直徑微縮的影響，會需要金屬材料填入高深寬比的開口並增加製造的技術固難度。此外增加接觸插塞的高度亦可能會導致邏輯電路中主動元件的寄生電阻與寄生電容增加，因而導致邏輯電路操作速度下降。

另外一方面，根據日本專利公開號2003-332463所揭露的技術，平板型電容器元件係形成在已形成在半導體基板上之主動元件的上方。在此配置下，任何用以增加電容器元件之靜電容的努力皆會增加電容器元件的佔用面積，因而增加記憶體電路的佔用面積，故難以低成本來製造具有記憶體電路的半導體裝置。另外一方面，降低電容器元件的佔用面積會不利地減損電容器元件的電荷儲存能力，藉此減損了記憶體電路的數據儲存能力。

此外，這種具有此類堆疊型電容器之記憶體電路與邏輯電路皆形成在相同半導體基板上的案例仍然有設計相關的問題。在設計半導體裝置的通用方法中，係利用與半導體裝置之結構相關的SPICE參數來進行電路模擬，以設計出期望的電路。對於這種具有此類堆疊型電容器之記憶體電路與邏輯電路皆形成在相同半導體基板上的案例而言，在利用SPICE參數來進行電路模擬時必須要同時考慮到上述的接觸電阻與寄生電容增加。另一方面，對於邏輯電路並未與記憶體電路整合在一起之案例而言，設計毋需使用到接觸電阻與寄生電容的此類大值，其設計反而是使用其間僅包含了剛好必要且足以配置邏輯電路之接觸電阻與寄生電容的SPICE參數。

如上所述，由於即便利用相同世代的半導體製造製程來設計半導體裝置，仍需針對僅具有邏輯電路之半導體裝置的設計與具有記憶體電路及邏輯電路整合至相同半導體基板上的半導體裝置的設計準備不同群組的設計參數，故可能會增加半導體裝置之包含設計費用的製造成本。此外，雖然期望能夠將原本設計用於邏輯電路的電路套用到其間整合了記憶體電路與邏輯電路的半導體裝置中，但對於上列情況必須要重新設計電路，故再次不幸地增加了半導體裝置的製造成本。

相反地，藉著將配置記憶體電路與邏輯電路的主動元件形成在半導體基板上並藉著將配置記憶體電路的電容器元件形成在用以配置形成在主動元件更上方之多層內連線的絕緣膜堆疊結構中，在此實施例中記憶體電路與邏輯電路可共用相同的參數。在此實施例中，電容器元件係形成在用以配置邏輯電路之內連線的絕緣層間層中。藉由此配置的優點，因為接觸插塞的高度增加及邏輯電路中主動元件的寄生電阻與寄生電容增加可抑制邏輯電路的操作速度下降，藉此可解決日本專利公開號2005-005337、2005-086150、2002-261256、H11-026716與2003-332463的問題。

根據日本專利公開號No. 2007-201101中所揭露的技術，由於鑲嵌在電容器元件301中的鑲嵌電極302a、302b以及邏輯電路中與上層內連線304a,304b(為鑲嵌電極302a、302b所支撐)位於相同層的內連線303係對準至不同位準的高度，故難以製造此類結構。

又，根據日本專利公開號2007-201101中所揭露的技術，由於在形成了位於電容器元件301之上表面之下側上的邏輯電路內連線305後，才形成電容器元件301、鑲嵌電極302a、302b與上層內連線304a、304b，故配置邏輯電路的內連線305有時候會有可靠度下降的情況發生。

又，根據日本專利公開號2007-201101，用以配置鑲嵌於電容器元件301中之鑲嵌電極302a、302b的金屬材料層與用以配置由鑲嵌電極302a、302b所支撐之上層內連線304a、304b的金屬材料層係由分開的製程所形成，故有時會增加製造成本。

相反地，在此實施例中上層內連線18與鑲嵌電極可利用相同材料於相同製程中形成。因此可簡化製造方法、降低熱經歷、可抑制下層內連線的衰退並可降低製造成本。

在日本專利公開號2000-332216、2004-342787與2005-101647所揭露的半導體裝置中，配置電容器元件之上層內連線的上表面與配置邏輯電路之內連線的上表面係位於不同平面。更具體而言，如日本專利公開號2000-332216的圖5所示、日本專利公開號2004-342787的圖7所示及日本專利公開號2005-101647的圖27所示，由於絕緣層間層的層數不同或經由至少一層有下列通孔延伸通過的層來平坦化絕緣膜，故連接至上層內連線的通孔及連接至內連線的通孔係彼此不同。通孔高度的此種差異可能會導致上層內連線上方的蝕刻過量或不足。因此，日本專利公開號2000-332216、2004-342787與2005-101647所揭露的技術有時苦於半導體裝置的良率下降。

相反地，在此實施例中，電容器元件19的上表面與上層內連線18的上表面係以會對準相同平面的方式而形成。因此，電容器元件19與上層內連線18在其上表面上會有相同物種的相同數目膜層堆疊於其上。由於通孔延伸通過的膜層數目(與物種)將會相同，故連接至上層內連線18的通孔及連接至內連線的通孔8c間較不可能會有高度變異。因此可避免配置電容器元件19之上層內連線18上的過度蝕刻與蝕刻不足兩種問題，藉此可改善半導體裝置的良率。

(第二實施例)

接下來參考附圖詳細說明第二實施例的半導體裝置。

圖4之橫剖面圖顯示了第二實施例。不若先前圖1中所示之本發明第一實施例，圖4中所示之第二實施例的半導體裝置具有形成在電容器元件19之上層內連線18之延伸電極18a下方的垂直內連線203，以朝向基板延伸通過上電極16與電容器絕緣膜15。電容器元件19之上層內連線18之延伸電極18a通過垂直內連線203而與位於延伸電極18a下方的固定電位內連線201相連接。可針對複數電容器元件19的每一者或一部分來形成垂直內連線203。上層內連線18與垂直內連線203係由相同材料所配置。換言之，上層內連線18、延伸電極18a與垂直內連線203係於相同製程中形成。在形成邏輯電路之內連線8b的製程中同時地預先形成固定電位內連線201作為與內連線8b位於相同層中之記憶體電路的內連線。

根據第二實施例毋需在上層內連線18的上方設置固定電位內連線，故可增加上層內連線18上方的訊號內連線202數目或可增加訊號內連線202的線寬。因此可降低半導體裝置的內連線電阻。

第二實施例的效果係類似於第一實施例的效果。

接下來將解釋第二實施例之半導體裝置的製造方法。圖5A至圖5G的橫剖面圖依序地說明了第二實施例之半導體裝置的製程程序。

上至參考圖3P所解釋的製程，根據本發明第二實施例的製造方法皆可以類似於上述第一實施例之製造方法的方式進行，故將不再重覆地解釋類似的製程。圖5A顯示了在完成上至圖3P中所示之製程後藉由塗佈形成了光阻層32的狀態，上至圖3P之製程請參考根據本發明第一實施例之製造方法的解釋。雖然圖5A顯示光阻層32為單層膜層，但亦可使用通常由平坦化膜、氧化矽膜層、抗反射膜層與光阻層所構成的所謂多層光阻結構。

接下來如圖5B中所示，利用通用的方法如微影製程與反應性離子蝕刻在光阻層32、硬遮罩31、上電極16與電容器絕緣膜15中形成順應邏輯電路之內連線圖案的開口33與順應垂直內連線之圖案的開口40。

接下來如圖5C中所示，以類似圖3R中所示的方式形成光阻層34，然後形成順應構成邏輯電路之內連線之通孔的圖案的開口35。又，雖然圖5C顯示光阻層34為單層膜層，但亦可使用通常由平坦化膜、氧化矽膜層、抗反射膜層與光阻層所構成的所謂多層光阻結構。

接下來如圖5D中所示，以類似於圖3S中所示的方式通常藉由反應性離子蝕刻在絕緣層間層7c中形成用以在其間形成通孔的開口36。

接下來如圖5E中所示，通常以灰化製程移除光阻層34，然後利用硬遮罩31作為遮罩通常藉由反應性離子蝕刻來形成用以在其間形成邏輯電路之內連線的開口37及用以在其間形成垂直內連線的開口41。接著處理絕緣層間層6c。藉由該處理，半導體裝置將具有用以在其間形成電容器元件的開口、用以在其間形成上層內連線的開口28、用以在其間形成垂直內連線的開口41及用以在其間形成邏輯電路之內連線的開口37，上述開口在此時間點皆維持開口形式。

接下來如圖5F中所示，用俾以填滿開口23、28、41與37的方式來形成阻障金屬膜層與金屬材料層，然後通常以CMP來平坦化工作件。以此方式可在相同的製程中形成邏輯電路的內連線8c、電容器元件19的上層內連線18及電連接至固定電位內連線201的垂直內連線203，固定電位內連線201位於上層內連線18之延伸電極18a的正下方。接著將絕緣層間層6d沈積在整個表面上。

接下來如圖5G中所示，更將訊號內連線202a、202b、202c與邏輯電路的內連線8d分別地形成在電容器元件19與邏輯電路的內連線8c上方。通常藉由通常採用來作為製造此類半導體裝置之製造方法的通用方法即鑲嵌製程來形成訊號內連線202a至202c與邏輯電路的內連線8d。

根據第二實施例的製造方法，由於不再需要在電容器元件19的上層內連線上方形成固定電位內連線，故設計者可自由地配置訊號內連線202a至202c或可增加訊號內連線202a至202c的線寬，藉此降低訊號內連線202a至202c內連線電阻。以此方式可獲得成功地降低內連線電阻的半導體裝置。

(第三實施例)

接下來將參考附圖解釋第三實施例的半導體裝置。

圖6的橫剖面圖說明了第三實施例的半導體裝置。在第三實施例中，不若第一實施例與第二實施例電容器元件19之上層內連線18的上表面係以俾與邏輯電路之內連線8b的上表面對準相同平面的方式形成。更具體而言，電容器元件19在厚度方向上的高度係與由兩內連線層所構成之多層內連線的高度相同，這小於第一與二實施例中的厚度。藉由此結構的優點，可使記憶體電路中之內連線的較大數目適合於非電容器元件的其他應用，因此可簡化電路設計。雖然電容器元件的靜電容因其高度減少而無可避免地會降低，但電容器元件19的電容及記憶體電路所用之內連線的層數電容會隨著記憶體電路的設計技術及電荷儲存時間的所需位準而變化，本發明讓設計者能夠決定電容值與內連線層數的優先順序。當然，在此實施例中可將第一與二實施例中所解釋之電容器元件19的高度增加至等於較多內連線層數的程度(例如四或更多層)，以增加電容器元件19的靜電容。

第三實施例的效果係類似於第一實施例的效果。

應注意，除了電容器元件的高度差異外，第三實施例之半導體裝置的製造方法係以類似於第一實施例之製造方法的方式進行。由於可輕易地將第二實施例中所解釋的配置應用至本發明的第三實施例，故在此省略其細節。

(第四實施例)

接下來將參考附圖解釋第四實施例之半導體裝置的製造方法。

圖7A至7F的橫剖面圖依序地說明了第四實施例之半導體裝置的製程程序。

第四實施例的製造方法係不同於第一實施例的製造方法的不同之處在於，用以在其間形成邏輯電路之內連線(此內連線之上表面與電容器元件的上表面對準至相同平面)的開口係而利用硬遮罩21而非硬遮罩31所形成。更具體而言，雖然第一實施例的製造方法在邏輯電路之內連線的蝕刻製程中採用由金屬材料層所構成的硬遮罩31，但第四實施例的製造方法在邏輯電路之內連線的蝕刻製程中採用光阻層與絕緣膜(硬遮罩21)如氧化矽膜層來作為遮罩。

首先，全面性地對上電極16與電容器絕緣膜15進行非等向性蝕刻以完成如圖3O中所示的樣貌，然後如圖7A中所示將光阻層34形成在上電極16與硬遮罩21上方。

接下來如圖7B中所示，利用光阻層34作為遮罩將用以在其間形成通孔的開口36形成於絕緣層間層7c中。雖然未圖示但藉由灰化製程移除光阻層34。接下來如圖7C中所示，形成用以形成內連線用之開口的光阻層32，利用光阻層32與硬遮罩21作為遮罩將開口33形成於絕緣層間層7c中。雖然圖7顯示光阻層32與光阻層34每一者皆為單層膜層，但亦可使用通常由平坦化膜、氧化矽膜層、抗反射膜層與光阻層所構成的所謂多層光阻結構。雖然圖7C顯示，即便在完成絕緣層間層7c之處理後光阻層32仍未被移除，但隨著反應性離子蝕刻持續進行光阻層32可被完全移除，然後僅使用硬遮罩21來進行形成內連線用之開口33的剩餘製程。

接下來如圖7D中所示，藉由灰化製程完全地移除光阻層32，然後繼續處理絕緣層間層6c以確保與下層內連線的連接。之後如圖7E中所示，通常利用濺鍍、ALD、CVD、電鍍等形成阻障金屬膜層17與導電膜38以覆蓋電容器元件用的開口、上層內連線用的開口與內連線用的開口。

接下來如圖7F中所示，通常藉由CMP將導電膜38、阻障金屬膜層17的不必要部分及硬遮罩21移除以平坦化工作件，藉此使電容器元件之上層內連線18的上表面與邏輯電路之內連線8c的上表面對準相同平面。接著通常藉由CVD將絕緣層間層6d沈積在上層內連線18與內連線8c的上方。

第一實施例中所解釋的半導體裝置可由第四實施例的製造方法所形成。根據第四實施例的製造方法，相較於第一實施例的製造方法由於硬遮罩31不會留存在電容器元件內故可降低上電極16的電阻，但因為未使用金屬硬遮罩31因此會增加灰化製程的次數。

第四實施例的效果係類似於第一實施例的效果。

顯而易見地，第四實施例與第一實施例之製造方法的不同處僅在於絕緣層間層的處理程序，這可類似地適用於第二與三實施例。

(第五實施例)

接下來將參考附圖解釋本發明第五實施例的製造方法。

圖8A至8F的橫剖面圖依序地說明了第五實施例之半導體裝置的製程程序。

第五實施例的製造方法與第一實施例的製造方法的不同之處在於，邏輯電路的內連線(此內連線的上表面與上層內連線的上表面係對準至相同平面)係利用金屬材料層與電容器絕緣膜所構成的硬遮罩所形成。更具體而言，相對於第一實施例的製造方法中利用金屬材料層所構成的硬遮罩31來處理邏輯電路的內連線，第五實施例的製造方法中利用金屬材料層與電容器絕緣膜所構成的硬遮罩來處理邏輯電路的內連線。

根據第五實施例，欲以配置邏輯電路100之內連線8c所填充的第二開口37係利用配置電容器元件19之上電極16與電容器絕緣膜15作為遮罩而形成。

首先，如圖3M中所示沈積電容器絕緣膜15與上電極16，接著如圖8A中所示將光阻層32形成在電容器絕緣膜15與上電極16的整個表面上。雖然此處顯示光阻層32為單層膜層，但亦可使用通常由平坦化膜、氧化矽膜層、抗反射膜層與光阻層所構成的所謂多層光阻結構。

接下來如圖8B中所示，通常藉由微影製程在光阻層32中形成邏輯電路之內連線的圖案，接著通常藉由反應性離子蝕刻處理上電極16與電容器絕緣膜15，藉此形成順應邏輯電路之內連線之圖案的開口33。雖然未圖示但在形成開口33後，藉由灰化製程來移除光阻層32。

接下來，在如圖8C中形成光阻層34後，根據一通孔圖案來處理絕緣層間層7c。雖然此處的光阻層34為單層膜層，但亦可使用通常由平坦化膜、氧化矽膜層、抗反射膜層與光阻層所構成的所謂多層光阻結構。接下來，使用光阻層34作為遮罩通常藉由反應性離子蝕刻將用以在其間形成通孔的開口36形成在絕緣層間層7c中。

接著如圖8D中所示藉由灰化製程移除光阻層34，利用上電極16與電容器絕緣膜15作為遮罩通常藉由反應性離子蝕刻將用以在其間形成邏輯電路之內連線的開口37形成在絕緣層間層7c與6c中。

接下來如圖8E中所示，通常藉由濺鍍、ALD、CVD、電鍍等形成阻障金屬膜層17，以覆蓋電容器元件用之開口、上層內連線用之開口與內連線用之開口。

接下來如圖8F中所示，通常藉由CMP將導電膜38、阻障金屬膜層17、上電極16、電容器絕緣膜15與硬遮罩21的不必要部分移除以平坦化工作件。以此方式，上層內連線18的上表面(導電膜38)與邏輯電路之內連線8c的上表面係以對準相同平面的方式形成。接著通常藉由CVD將絕緣層間層6d形成在上層內連線18與內連線8c上方。

因此第一實施例中所解釋的半導體裝置可藉由第五實施例的製造方法所形成。根據第五實施例的製造方法，由於用以在其間形成邏輯電路之內連線的開口係利用上電極16與電容器絕緣膜15作為遮罩所形成，故在平坦化導電膜38時通常必須藉由CMP來移除絕緣膜。因此，雖然相較於第一實施例之製造方法中的CMP製程，本實施例的CMP製程可能需要較複雜的處理如終點偵測或較長的處理時間，但相較於半導體裝置的傳統方法，第五實施例的製造方法可降低製造半導體裝置相關的製程次數。

第五實施例的效果係類似於第一實施例的效果。

顯而易見地，第五實施例與第一實施例之製造方法的不同處僅在於絕緣層間層7c、上電極16與電容器絕緣膜15的處理程序，這可類似地適用於第二與三實施例。

此實施例更包含下述的實施例模式。

(1)　一種具有形成在相同半導體基板上之記憶體電路與邏輯電路的半導體裝置的製造方法，其特徵在於利用電容器元件的上電極作為遮罩來處理邏輯電路中的內連線溝渠。

(2)　一種具有形成在相同半導體基板上之記憶體電路與邏輯電路的半導體裝置的製造方法，其特徵在於利用電容器元件的上電極與電容器絕緣膜作為遮罩來處理邏輯電路中的內連線溝渠。

(3)　一種具有形成在相同半導體基板上之記憶體電路與邏輯電路的半導體裝置的製造方法，其特徵在於同時形成配置電容器元件之上層內連線以及與上層內連線位於近乎相同高度位準之邏輯電路的內連線。

(4)　一種如(1)至(3)中任一者所述之具有形成在相同半導體基板上之記憶體電路與邏輯電路的半導體裝置的製造方法，其中此方法包含下列步驟：在半導體基板上形成元件隔離層與主動元件；在半導體基板上形成第一絕緣層間層；在第一絕緣層間層中形成第一接觸插塞與一位元線；在該位元線上沈積第二絕緣層間層；在該第二絕緣層間層中形成連接至該第一接觸插塞的第二接觸插塞；在該第二接觸插塞上方形成第三絕緣層間層；在該第三絕緣層間層中形成邏輯電路的內連線；在該第三絕緣層間層中形成開口，接著沈積配置電容器元件的下電極、電容器絕緣膜與上電極；在該第三絕緣層間層中形成用以在其間形成邏輯電路之內連線(此內連線的上表面與配置電容器元件之上電極之上表面近乎對準至相同高度位準)的開口；將金屬材料層填充至用以在其間形成電容器元件的開口中及用以在其間形成邏輯電路之內連線(此內連線的上表面與電路內連線之上電極之上表面近乎對準至相同高度位準)的開口中；平坦化該金屬材料層。

(第六實施例)

接下來將參考附圖解釋第六實施例。

圖10的橫剖面圖說明了第六實施例。不若圖1中所示之本發明第一實施例，在第六實施例中如圖10中所示，配置電容器元件19的上層內連線18與配置邏輯電路的內連線8c係分別由不同材料所構成。配置電容器元件19之上層內連線18與延伸內連線18a的上表面及配置邏輯電路之內連線8c的上表面係以不同材料所形成但卻類似於第一實施例而對準至相同平面。配置電容器元件19之上層內連線18與延伸內連線18a係利用相同材料整合式地形成，且較佳地通常藉由填充能力優異的方法填充金屬如鎢所構成。

根據第六實施例，配置電容器元件19之上層內連線18與延伸電極18a及配置邏輯電路之內連線8c係利用不同材料所構成。因此可藉由適當的方法填充適當的材料。例如考慮到確保電容器元件19的可靠度，可較佳地使用電遷移阻抗能力優異的金屬材料如鎢來填充，以形成配置電容器元件19的上層內連線18與延伸電極18a。另一方面，填充能力有如下述的問題。在配置電容器元件19之上層內連線18的形成處理中，必須要填充比用以形成配置邏輯電路之內連線8c之開口更深的開口。對於配置電容器元件19之上層內連線18與配置邏輯電路之內連線8c係根據如本發明第一實施例所述的相同方法如電鍍所填充形成的情況而言，欲填充之溝渠的深度差異可使得填充製程本身變得困難或可能需要更厚的電鍍膜而導致製造成本增加。現可解決第六實施例的此些問題。

在第六實施例中，可藉由適當地選擇各種CMP條件，以俾使配置電容器元件19之上層內連線18與延伸電極18a的上表面以及配置邏輯電路之內連線8c的上表面對準相同平面的方式形成之。以此方式可獲得類似於第一實施例的效果。

接下來將參考附圖詳細說明第六實施例的製造方法。圖11A至11F的橫剖面圖依序地說明了第六實施例之半導體裝置的製程程序。

在第六實施例的半導體裝置的製造方法中，此半導體裝置具有形成在相同基板(半導體基板1)上的記憶體電路200與邏輯電路100。此方法包含下列步驟：在半導體基板1上形成絕緣層(絕緣層間層7a至7c)，在該絕緣層間層7a至7c中形成開口23並在開口23中形成下電極14、電容器絕緣膜15、上電極16、鑲嵌電極與上層內連線18；平坦化上層內連線18；在其間形成有開口23的絕緣層間層7c中形成內連線溝渠(開口37)；形成金屬膜層(導電膜38)以填充開口37；及平坦化導電膜38並同時更平坦化上層內連線18。

在平坦化金屬膜層的步驟中，在開口23中形成了由下電極14、電容器絕緣膜15、上電極16、鑲嵌電極與上層內連線18所構成的電容器元件19，同時在內連線溝渠(開口37)中形成了配置邏輯電路的內連線8c。

除了形成電容器元件19的處理及下列處理外，根據第六實施例的製造方法係類似於第一實施例中所解釋的製造方法。換言之，在根據第六實施例的製造方法中，圖3M中所示的步驟已在第一實施例中加以解釋，下列步驟則依循不同的程序。

在根據第六實施例的製造方法中，如根據本發明第一實施例之圖3M中所示，在如圖11A中所示已形成上電極16後才沈積構成上層內連線18的金屬膜層。可利用熱穩定性優異的金屬材料如鎢來形成上層內連線18，雖然其電阻高於具有較小電阻的銅或其他金屬材料。可通常藉由製造半導體裝置通用的方法CVD來填充上層內連線18。

接下來如圖11B中所示，通常藉由CMP來移除上層內連線18、上電極16與電容器絕緣膜15的多餘部分並加以平坦化之。雖然圖11B顯示了一實例，其中平坦化半途終止以留下部分硬遮罩21未被移除，但可將硬遮罩21全部移除。又，雖然未圖示，但可在電容器絕緣膜15的上表面上終止平坦化，接著通常藉由反應性離子蝕刻對電容器絕緣膜15進行全面性的非等向性蝕刻。

接下來如圖11C中所示，再次成長硬遮罩21b。硬遮罩21b在後續用以在其間形成配置邏輯電路之內連線的內連線溝渠的形成處理中可具有硬遮罩的功能。

接下來如圖11D中所示，通常藉由微影製程與反應性離子蝕刻來形成用以後續在其間形成配置邏輯電路之內連線的內連線溝渠37。

接下來如圖11E中所示，依序沈積阻障金屬膜層17與金屬膜層38。阻障金屬膜層17可由鈦、鉭、此些金屬的氮化物、此些金屬的合成、此些材料層的堆疊所構成的金屬膜層、或包含金屬元素如錳、釕等的其他金屬膜層所構成。通常可藉由濺鍍、ALD等製程來沈積阻障金屬膜層。欲用於邏輯電路之內連線的金屬膜層38係較佳地由具有低阻值的金屬材料所構成，如銅及主要由銅所構成的合金。通常可藉由電鍍、CVD等製程來沈積金屬膜層38。

接下來如圖11F中所示，通常藉由CMP將金屬膜層38、阻障金屬膜層17與硬遮罩21b的多餘部分移除。在此製程中，較佳地同時移除沈積用來圖案化用以在其間形成電容器元件之溝渠的硬遮罩21。在此製程中，更較佳地平坦化配置電容器元件19的上層內連線18，使得上層內連線18的上表面與邏輯電路內連線8c的上表面對準至相同平面。在上述製程後，在上層內連線18、延伸電極18a與配置邏輯電路的內連線8c(此三者的上表面係對準至相同平面)上方形成共用的金屬擴散阻擋膜(絕緣層間層6d)。藉此得到圖10中所示的結構。

由於第六實施例包含了將上層內連線18與配置電容器元件19之延伸電極18a研磨至預定程度的平坦化處理及使邏輯電路之內連線8c之上表面與上述上表面對準至相同平面的平坦化處理，故第六實施例中的平坦化處理次數會多於第一實施例中的平坦化次數。然而，第六實施例可獲得下列效果：改善電容器元件19之電遷移阻抗能力、改善填充能力、及降低與填充相關的製造成本。換言之，操作者可考量半導體裝置的可靠度、製造成本等來判斷應該要實施本發明第一與六實施例中的哪一者。

根據第六實施例，藉著使用填充能力優異且化學性質穩定的金屬材料作為金屬電極，可改善電容器元件的可靠度。由於可以不用灰化製程(灰化製程為同時形成鑲嵌電極與配置邏輯電路之內連線的製程所必須)的方式形成電容器元件，故可降低上電極與鑲嵌電極間的界面電阻。

(第七實施例)

接下來將參考附圖解釋根據本發明第七實施例的製造方法。

圖12的橫剖面圖說明了第七實施例。不若上述的第六實施例，如圖12中所示，在第七實施例中配置電容器元件19之上層內連線18的上表面係以俾與配置邏輯電路之內連線8b之上表面對準相同平面的方式所形成。更具體而言，電容器元件19被配置為在厚度方向上的高度係等於兩層多層內連線，這個高度係低於圖10中所示之第六實施例的高度。藉由此配置的優點，可增加可用至非電容器元件之應用中之記憶體電路的內連線層數，藉此可簡化電路設計。雖然由於高度下降因而電容器元件19的靜電容會無可避免地下降，但電容器元件19的電容及記憶體電路用之內連線層的層數可隨著記憶體電路的設計技術與電荷儲存時間的所需位準而改變。本發明讓設計者能夠決定電容值與內連線層數的優先順序。當然，在此實施例中，可將第六實施例中所解釋之電容器元件19的高度增加至等於較多內連線層之層數的程度，以增加電容器元件19的靜電容。

第七實施例的效果係類似於第一實施例的效果。

(第八實施例)

接下來將參考附圖解釋根據第八實施例的製造方法。

圖13的橫剖面圖說明了第八實施例。不若上述的第一至七實施例，如圖13中所示，在第八實施例中配置電容器元件19的電極14係以俾覆蓋電容器接觸插塞13b之上表面與至少一部分側面的方式所形成，藉此增加電容器元件19的電極面積。以此方式增加記憶體電路中電容器元件之電極的面積能得到增加電容器元件之靜電容的效果、及增加記憶體電路之數據儲存時間的效果。此實施例的配置與效果可藉由下列方式獲得：在上面參考圖3F至3H所述的製造方法中，當通常藉由反應性離子蝕刻形成電容器元件時，加深圍繞電容器接觸插塞13b部分的開口23。因此第八實施例可同時與本發明的其他實施例一起實施。第八實施例的效果係類似於第一或第六實施例的效果。

(第九實施例)

接下來將參考附圖解釋本發明第九實施例。

圖14A與14B之橫剖面圖說明了第九實施例。在第九實施例中如圖14A中所示，將側壁保護薄膜50形成在絕緣層間層7與下電極14及電容器絕緣膜15之間。更具體而言，側壁保護薄膜50的形成使得下電極14不會與在鄰近電容器元件19之間之區域中的絕緣層間層7a至7c相接觸。換言之，下電極14的側面會全面性地受到通過絕緣層間層7a至7c三者(下電極14延伸通過絕緣層間層7a至7c)的無縫側壁保護薄膜50所覆蓋(相同的特徵可適用至圖14B)。在近來的超細圖案半導體裝置中，有時會採用其間形成有微孔隙(或稱為多孔薄膜)的絕緣層間層7，以降低位於相鄰內連線間之絕緣層間層7的介電常數。藉著如此實施例中所述在相鄰電容器元件19間形成側壁保護薄膜50，可保護電容器元件19間的絕緣層間層7不受下電極14的干擾。此配置可得到下列效果：下電極14之穩定形成的效果、降低相鄰電容器元件19之下電極14間之漏電流的效果、及改善長期可靠度的效果。例如，可採用在國際專利WO2004/107434中所揭露之包含有機矽化合物如二乙烯矽氧烷苯並環丁烯的阻障絕緣膜來作為此類的側壁保護薄膜50。或者，可採用氮化矽(SiN)薄膜、碳化矽(SiC)薄膜、碳氮化矽(SiCN)薄膜、碳氧化矽(SiOC)薄膜來作為側壁保護薄膜50。

在此實施例中，側壁保護薄膜50(沈積層)可具有較相鄰絕緣層(絕緣層間層7a至7c)之密度更高的密度。

雖然圖14A與14B顯示了將此實施例應用至本發明第六與七實施例的情況，但此實施例當然亦可應用至本發明的其他實施例。

接下來將參考附圖解釋根據第九實施例的製造方法。圖15A至15C的橫剖面圖依序地說明了根據本發明第九實施例之半導體裝置的製程程序。

根據第九實施例的製造方法在第一實施例所解釋之圖3H與圖3I中所示的步驟之間，具有形成側壁保護薄膜的額外製程。

在根據第九實施例的製造方法中，如圖3H中所示以第一實施例中所述的方式形成開口23(第一開口)，現通常如圖15A中所示，將欲被圖案化而得到側壁保護薄膜50且密度高於絕緣層間層7a至7c的絕緣膜沈積在開口23的側面上。此類的沈積膜層(側壁保護薄膜50)係較佳地為：至少包含矽原子的絕緣膜例如是CVD所成長的絕緣膜如氧化矽(SiO2)薄膜、碳化矽(SiC)薄膜、氮化矽(SiN)薄膜與碳氮化矽(SiCN)薄膜；包含矽、氧及/或碳且通常被稱為低介電常數薄膜(low-k薄膜)的絕緣膜；及電漿聚合製程所形成的薄膜如苯並環丁烯薄膜。簡言之，有鑑於此實施例所獲得的效果，使用能夠阻塞絕緣層間層7之側面上維持開放之微孔隙的絕緣膜便已足夠。

接下來如圖15B中所示，通常藉由反應性離子蝕刻或RF噴濺蝕刻全面性地對側壁保護薄膜50進行非等向性蝕刻，以移除開口23底部之至少一部分側壁保護薄膜50。以此方式能確保接觸插塞13b與後續形成之下電極14間的電接觸。對於使用具有連續孔隙之多孔性絕緣膜來配置絕緣層間層的情況而言，側壁保護薄膜50尤其有效。在製造具有連續孔隙之多孔性絕緣膜的製程中，通常藉由下列方式來形成孔隙：在加熱下使導入薄膜中的低溫可分解有機物質分解，同時藉由UV輻射等來加以輔助。藉由下列方式可導入低溫可分解有機物質：利用低溫可分解有機氣體與用以形成絕緣層間層的源氣體的混合氣體或利用鍵結有低溫可分解有機物質之絕緣層間層的源分子來成長絕緣層間層。在絕緣層間層成長後藉著加熱並同時輔以UV輻射等來分解有基物質，至少能使用形成的多孔絕緣膜。

接下來如圖15C中所示，將下電極14至少形成在開口23的底部與側面上方。藉由存在側壁保護薄膜50的優點，可保護絕緣層間層7不受下電極14的干擾，即便是在絕緣層間層7之微孔的形成開放了絕緣層間層7之側面且連通性地延伸至內部深處的情況下，此保護亦能作用。

形成上述下電極14後，進行電容器元件的形成，類似敘述可參考圖3J與其之後的圖示。在此方式下，可將側壁保護薄膜50形成在絕緣層間層7a至7c與下電極14之間。雖然未圖示，但在完成了圖3F中所示的製程後可以類似的程序來形成側壁保護薄膜50。

(第十實施例)

接下來將參考附圖解釋本發明第十實施例。

圖16A與16B的橫剖面說明了第十實施例。在第十實施例中如圖16A中所示，側壁保護薄膜50a至50c係形成在配置電容器元件19的下電極14與絕緣層間層7a至7c之間。此些側壁保護薄膜50a至50c僅形成在絕緣層間層7a至7c的端面上，以避免在相鄰電容器元件19之間的區域中下電極14與絕緣層間層7a至7c間的直接接觸。換言之，下電極14的側面會全面性地受到通過絕緣層間層7a至7c三者(下電極14延伸通過絕緣層間層7a至7c)的側壁保護薄膜50a至50c與絕緣層間層6b、6c所覆蓋(相同的特徵可適用至圖16B)。側壁保護薄膜50a至50c包含了絕緣層間層7a至7c中所含的至少一元素且密度大於絕緣層間層7。

在近來的超細圖案半導體裝置中，有時會採用其間形成有微孔隙(或稱為多孔薄膜)的絕緣層間層7，以降低位於相鄰內連線間之絕緣層間層7的介電常數。藉著如此實施例中所述在相鄰電容器元件19間形成側壁保護薄膜50a至50c，可保護電容器元件19間的絕緣層間層7不受下電極14的干擾。此配置可得到下列效果：下電極14之穩定形成的效果、降低相鄰電容器元件19之下電極14間之漏電流的效果、及改善長期可靠度的效果。

不若上述第九實施例，第十實施例中的側壁保護薄膜50a至50c係至少形成在絕緣層間層7a至7c與下電極14相接觸的表面部分中。這類的側壁保護薄膜50a至50c可通常藉由國際專利WO2007/132879中所揭露的方式所獲得，此方式係對絕緣層間層7a至7c的表面部分進行改質使其相較於絕緣層間層7a至7c的更深層部分具有較少的每單位體積碳含量，藉此形成具有較高氧原子比例的改質層；或者，藉由日本專利公開號2009-123886中所揭露的方式所獲得，此方式係基於氫電漿處理來形成改質層。又或者，如國際專利WO2003/083935所揭露，可形成包氮原子與氟原子的改質層。若側壁保護薄膜50a至50c中所含的氟原子會與下電極14反應而形成一些化合物，則可預期其可能會不利地降低後續形成之下電極14的導電率。在此實施例中，因為側壁保護薄膜50a至50c中所含的氟原子會與氮原子有強鍵結，因此毋需擔心下電極14會因為下電極14與側壁保護薄膜50a至50c間的一些化合物形成而發生此類的導電率下降。

雖然圖16A與16B顯示了將此實施例應用至本發明第六與七實施例的實例，但此實施例當然亦可被應用至本發明的其他實施例。

接下來將參考附圖解釋根據第十實施例的製造方法。圖17A與17B的橫剖面圖依序地說明了本發明第十實施例之半導體裝置的製程程序。

根據第十實施例的製造方法在第一實施例中所解釋之圖3H與圖3I所示的步驟之間，具有形成側壁保護薄膜的額外製程。

在根據第十實施例的製造方法中，以圖3H中所示之第一實施例中所述的方式來形成開口23，現在通常如圖17A中所示，形成期望能夠作為側壁保護薄膜50a至50c的改質層。改質層可藉著改質絕緣層間層7a至7c的表面部分所形成。更具體而言，可藉著在包含氫、氮、碳、氟或額外包含惰性氣體如氦、氬等的氛圍中感應電漿，利用改質絕緣層間層7a至7c之表面部分的方式來形成側壁保護薄膜50a至50c。或者，可藉著在包含至少氧的氛圍下照射UV光以改質絕緣層間層7a至7c之表面部分，形成側壁保護薄膜50a至50c。

接下來如圖17B中所示，形成下電極14。由於預先形成了側壁保護薄膜50a至50c，因此可保護絕緣層間層7a至7c不受下電極14干擾，即便是在絕緣層間層7a至7c之微孔的形成開放了絕緣層間層7a至7c之側面且連通性地延伸至內部深處的情況下，此保護亦能作用。

上述形成下電極14的步驟後，可以類似參考圖3J與後續圖示所述的方式進行形成電容器元件的製程。在此方式下，可在絕緣層間層7a至7c與下電極14之間形成側壁保護薄膜50a至50c。雖然未圖示，但可在圖3F所示的處理完成後，以類似的方式形成側壁保護薄膜50a至50c。

(第十一實施例)

接下來將參考附圖解釋第十一實施例。第十一實施例提供了先前在第六與七實施例中所述的半導體裝置製造方法。

不若上面本發明第六實施例中所解釋的製造方法，在第十一實施例中，於形成電容器元件前形成配置邏輯電路的內連線8c。配置邏輯電路的內連線8c可藉由製造半導體裝置的通用方法所形成。

接下來如圖18B中所示，依序沈積在後續平坦化處理中具有蝕刻停止薄膜功能的犧牲層51與硬遮罩層21。硬遮罩層21可與第六實施例中所解釋之方法中所用者相同。犧牲層51可例如藉由氮化矽(SiN)薄膜、碳氮化矽(SiCN)薄膜、碳化矽(SiC)薄膜、或上述薄膜的堆疊結構所構成。

接下來如圖18C中所示，形成用以在其間形成電容器元件的開口23與用以在其間形成上層內連線的內連線溝渠(開口28)。其可藉由與第一實施例中所述之製造方法相同的方法所形成。

接下來如圖18D中所示，將後續會被圖案化以形成下電極14的金屬膜層沈積在開口23、28與硬遮罩21上方，在開口23中形成保護光阻層，然後對金屬膜層的裸露部分全面性地進行非等向性蝕刻以只在開口23中留下作為下電極14的部分(此處未顯示非等向性蝕刻)。

接下來如圖18E中所示，依予地沈積電容器絕緣膜15、上電極16與後續會被圖案化以得到上層內連線18的金屬膜層，以形成電容器元件。

接下來如圖18F中所示，通常藉由CMP平坦化金屬膜層與絕緣膜的多餘部分。此處較佳地藉由CMP更移除硬遮罩層21。犧牲層51現在表現出的研磨率係低於金屬膜層與硬遮罩層之多餘部分的研磨率。

接下來如圖18G中所示藉著非等向性蝕刻來移除犧牲層51，然後如圖18H中所示形成擴散阻擋膜層(絕緣層間層6d)。如圖18H中概略所示，配置邏輯電路之內連線8c之上表面的上表面被形成得比上層內連線18之上表面的高度位準更低，兩者的差異為電容器元件的厚度。然而，大至30 nm左右的高度位準差異反應出犧牲層51的厚度，決定此厚度時僅需考慮到其應足以在平坦化處理中抵抗CMP而使犧牲層51具有CMP停止膜的功能，此厚度尚不足以降低半導體裝置的良率。

接下來如圖18I中所示，在配置電容器元件之上層內連線18的上方形成垂直內連線201與訊號內連線202，並形成配置邏輯電路的內連線8d。在此方式下，可形成在電容器元件19之上表面與配置邏輯電路之內連線8c之上表面間具有30 nm或更小高度位準差異的半導體裝置。上表面的高度位準差異通常可藉由橫剖面SEM影像或表面輪廓所量測到。

在此實施例中，如圖18J中所示，擴散阻擋薄膜(絕緣層間層6d)用來作為犧牲層51。在此方法中，在如圖18F中所示平坦化上層內連線18後，如圖18G中所示毋需非等向性地蝕刻犧牲層51，但沈積絕緣層間層7d並依序地形成內連線(訊號內連線202、固定電位內連線201、內連線8d)便以足夠。接下來在此些內連線上方形成絕緣層間層6e。注意，期望此處的擴散阻擋薄膜(絕緣層間層6d)能夠阻擋來自配置邏輯電路之內連線8c的金屬擴散且較佳的厚度等於類似地作為擴散阻擋薄膜所形成之絕緣層間層6c的厚度。為了達到此實施例的配置與效果，該厚度係更較佳地為30 nm或更薄，其可被假設為上層內連線18之上表面與配置邏輯電路之內連線8c之上表面間的高度位準差異。

當然，上述的實施例及複數修改實例在不互斥的情況下可加以結合。在不脫離本發明範疇的情況下，可以各種方式來變化實施例及複數修改實例中所解釋的單獨元件結構。

應明白，本發明並不限於上述實施例，在不脫離本發明之範疇與精神的情況下可修改與變化本發明之實施例。

1．．．半導體基板

2．．．元件隔離層

3a．．．主動元件

3b．．．主動元件

4、5a、5b．．．接觸插塞鑲嵌絕緣層間層

6a、6b、6c、6d、6e．．．絕緣層間層

7a、7b、7c．．．絕緣層間層

8a、8b、8c、8d．．．內連線

10、10a、10b．．．記憶胞接觸插塞

11、11a．．．位元線接觸插塞

12．．．位元線

13、13b．．．電容器接觸插塞

14．．．下電極

15．．．電容器絕緣膜

16．．．上電極

18．．．上層內連線

18a．．．延伸電極

19．．．電容器元件

20．．．矽化物

21．．．硬遮罩

22．．．光阻層

23．．．開口

24．．．平坦化膜

25．．．氧化矽膜層

26．．．抗反射膜層

27．．．光阻層

28．．．開口

29．．．光阻層

30．．．光阻層

31．．．硬遮罩

32．．．光阻層

33．．．開口

34．．．光阻層

35．．．開口

36．．．開口

37．．．開口

38．．．導電膜

40．．．開口

41．．．開口

50、50a、50b、50c．．．側壁保護薄膜

51．．．犧牲層

100．．．邏輯電路

110．．．半導體基板

200．．．記憶體電路

201、201a、201b、201c．．．固定電位內連線

202、202a、202b、202z．．．訊號內連線

203．．．垂直內連線

210．．．電容器元件

220．．．外緣電路

301．．．電容器元件

302a、302b．．．鑲嵌電極

303．．．內連線

304a、304b．．．上層內連線

305．．．內連線

參考附圖及上面之較佳實施例的說明可更明白本發明的上述與其他目的、優點與特徵，其中：

圖1與圖2的橫剖面概略地說明了第一實施例之半導體裝置。

圖3A至3W的橫剖面圖依序地說明了第一實施例之半導體裝置的製程程序。

圖4的橫剖面概略地說明了第二實施例之半導體裝置。

圖5A至5G的橫剖面圖依序地說明了第二實施例之半導體裝置的製程程序。

圖6的橫剖面概略地說明了第三實施例之半導體裝置。

圖7A至7F的橫剖面圖依序地說明了第四實施例之半導體裝置的製程程序。

圖8A至8F的橫剖面圖依序地說明了第五實施例之半導體裝置的製程程序。

圖9的上視圖概略地說明了第一實施例之半導體裝置。

圖10的橫剖面概略地說明了第六實施例之半導體裝置。

圖11A至11F的橫剖面圖依序地說明了第六實施例之半導體裝置的製程程序。

圖12的橫剖面概略地說明了第七實施例之半導體裝置。

圖13的橫剖面概略地說明了第八實施例之半導體裝置。

圖14A與14B之橫剖面概略地說明了第九實施例之半導體裝置。

圖15A至15C的橫剖面圖依序地說明了第九實施例之半導體裝置的製程程序。

圖16A與16B之橫剖面概略地說明了第十實施例之半導體裝置。

圖17A與17B的橫剖面圖依序地說明了第十實施例之半導體裝置的製程程序。

圖18A至18J的橫剖面圖依序地說明了第十一實施例之半導體裝置的製程程序。

圖19的橫剖面圖概略地說明了日本專利公開號2007-201101中所揭露的半導體裝置。

1．．．半導體基板

2．．．元件隔離層

3a．．．主動元件

3b．．．主動元件

4、5a、5b．．．接觸插塞鑲嵌絕緣層間層

6a、6b、6c、6d、6e．．．絕緣層間層

7a、7b、7c．．．絕緣層間層

8a、8b、8c．．．內連線

10、10a、10b．．．記憶胞接觸插塞

11a．．．位元線接觸插塞

12．．．位元線

13、13b．．．電容器接觸插塞

14．．．下電極

15．．．電容器絕緣膜

16．．．上電極

18．．．上層內連線

18a．．．延伸電極

19．．．電容器元件

110．．．半導體基板

200．．．記憶體電路

Claims (5)

1. 一種在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法，此方法包含下列步驟：在該基板上形成絕緣層、在該絕緣層中形成開口、並在該開口中形成下電極、電容器絕緣膜與上電極；在其中形成有該開口的該絕緣層中形成內連線溝渠；形成金屬膜層以填充該開口與該內連線溝渠；及平坦化該金屬膜層，在平坦化該金屬膜層的步驟中，將由該下電極、該電容器絕緣膜、該上電極、鑲嵌電極與上層內連線所配置成的電容器元件形成在該開口中，並同時將配置該邏輯電路的內連線形成在該內連線溝渠中，其中在形成該內連線溝渠的步驟中，待以配置該邏輯電路之該內連線所填充的該內連線溝渠係利用配置該電容器元件的該上電極作為遮罩所形成。
2. 如申請專利範圍第1項之在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法，其中在形成該內連線溝渠的步驟中，，待以配置該邏輯電路之該內連線所填充的該內連線溝渠係利用該電容器絕緣膜與配置該電容器元件的該上電極作為遮罩所形成。
3. 如申請專利範圍第1項之在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法，其中該上層內連線與配置該邏輯電路之該內連線係同時形成。
4. 如申請專利範圍第1項之在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法，其中形成該開口並在該開口側壁上形成密度大於該絕緣層間 層之密度的側壁保護薄膜後，才形成該下電極。
5. 一種在相同基板上形成具有記憶體電路與邏輯電路之半導體裝置的製造方法，此方法包含下列步驟：在該基板上形成絕緣層、在該絕緣層中形成開口、並在該開口中形成下電極、電容器絕緣膜、上電極、鑲嵌電極與上層內連線；平坦化該上層內連線；在平坦化該上層內連線之後，在其中形成有該開口的該絕緣層中形成內連線溝渠；形成金屬膜層以填充該內連線溝渠；及平坦化該金屬膜層並更進一步地同時平坦化該上層內連線；將由該下電極、該電容器絕緣膜、該上電極、該鑲嵌電極與該上層內連線所配置成的電容器元件形成在該開口中，並同時將配置該邏輯電路的內連線形成在該內連線溝渠中。