CN102254916B - 半导体器件和制造半导体器件的方法 - Google Patents

Abstract

一种半导体器件和制造半导体器件的方法，该半导体器件具有：衬底；多层互连，其形成在衬底上，并且具有多个互连层，其中每一个互连层通过堆叠在其中的互连和绝缘层构成；存储器电路，在平面图中其形成于衬底上的存储器电路区域中，并且具有外围电路和在多层互连中嵌入的至少一个电容器元件；以及，逻辑电路，其形成于在衬底上的逻辑电路区域中，其中，电容器元件由下电极、电容器绝缘膜、上电极、嵌入电极和上互连构成；上互连的上表面和在与上互连相同的互连层中形成的构成逻辑电路的互连的顶表面被对齐到相同的平面。

Description

半导体器件和制造半导体器件的方法

相关申请的交叉引用

本申请基于日本专利申请No.2010-115755和No.2010-270310，通过引用将其内容合并于此。

技术领域

本发明涉及半导体器件和制造半导体器件的方法。

背景技术

半导体器件的性能的进步主要通过元件的缩小来驱动。归因于该缩小的效果之一涉及由于缩短的栅长度而增加了有源元件的操作速度。另一个效果涉及作为缩短的栅长度和缩小的互连节距的结果而减小了半导体器件的占用面积。作为利用半导体器件的提高的集成度的一个示例，具有一起安装在相同的半导体衬底上的存储器电路和逻辑电路的半导体器件已经被投入实用，其中，所述存储器电路和逻辑电路过去分别形成在独立的半导体衬底上。

用于存储信息的存储器电路和用于处理该信息的逻辑电路在相同的半导体衬底上的集成的性能相关的效果可以被理解为之前已经分别地形成的存储器电路和逻辑电路可以被彼此紧密相邻地布置在半导体器件中。因此，可以在半导体器件中使能在已经在其上安装了半导体器件的衬底上建立的存储器电路和逻辑电路之间的连接。结果，可以改善作为具有存储器件和逻辑操作器件的信息处理系统的操作速度。另外，因为可以从相同的半导体衬底获得预先形成在独立的半导体衬底上的存储器电路和逻辑电路，所以可以以低成本和良好的产率来制造其中集成的存储器电路和逻辑电路的半导体器件。

然而，其中集成了存储器电路和逻辑电路的半导体器件的制造需要形成用于构成逻辑电路的有源元件和互连，并且进一步需要形成用于构成存储器电路所需要的存储元件。与构成逻辑电路的情况作比较，需要采用更专用的结构来形成存储元件。

对于在半导体衬底上形成一般称为“沟道式电容器”的电容器元件的示例性情况，在半导体衬底中形成几微米或更大深度的沟道。根据该方法，因为当半导体元件继续缩小时，要在半导体衬底中形成的沟道的直径必然减小，使得如果同时期望沟道保证足够的电容水平，则需要加深沟道。这意味着在半导体衬底中形成的沟道的纵横比上的提高。因为这个原因，所以很难使用组成电容器元件的电极来填满这样的高纵横比的沟道。

为了解决这样的高纵横比的问题，已经提出了一种被称为堆叠型电容器的电容器元件构造。已知的堆叠型电容器元件结构包括在半导体衬底上形成的翅片式或圆柱式电容器元件，以便构成存储器元件。

例如，日本特开专利公报No.2005-005337、No.2005-086150、No.2002-261256和No.H11-026716公开了具有在半导体衬底上形成的有源元件之间形成的圆柱式电容器元件和多层互连的结构。

日本特开专利公报No.2003-332463公开了具有在半导体衬底上形成的有源元件上形成的平行板式的电容器元件的结构。

日本特开专利公报No.2007-201101、No.2000-332216、No.2004-342787和No.2005-101647公开了具有在堆叠的绝缘膜结构中形成的圆柱式电容器元件的结构，该堆叠的绝缘膜结构组成在半导体衬底上形成的多层互连结构。

发明内容

在日本特开专利公报No.2007-201101、No.2000-332216、No.2004-342787和No.2005-101647中公开的半导体器件中，在构成逻辑电路互连的绝缘夹层中形成电容器元件，以便嵌入其中。作为一个示例，在图10中图示在日本特开专利公报No.2007-201101中公开的半导体器件的截面图。如图10中所示，在日本特开专利公报No.2007-201101中公开的半导体器件，即构成存储器电路和逻辑电路的有源元件300形成在半导体衬底上，并且在有源元件300上形成的多层互连中形成电容器元件301。

根据日本特开专利公报No.2007-201101，在独立的处理中形成金属材料层，该金属处理层分别构成在电容器元件301中嵌入的嵌入电极302a、302b和由嵌入电极302a、302b支撑的上互连304a、304b。因为这个原因，在同时在逻辑电路中形成上互连304a、304b和互连303的处理中，需要通过回蚀刻处理来蚀刻嵌入电极302a、302b，以便保证用于形成上互连304a、304b的空间。然而，回蚀刻处理偶尔导致电容器元件301的顶表面的过量去除，因此使得半导体器件的产率变差。

根据在日本特开专利公报No.2000-332216、No.2004-342787和No.2005-101647中公开的半导体器件，因为构成电容器元件的上互连的顶表面和构成逻辑电路的互连的顶表面位于不同的高度水平，所以绝缘膜的蚀刻量在上互连之上的部分和在互连之上的部分之间偶尔不同。这导致例如在形成朝着上互连的连接部分的处理中对于电容器元件的上互连的过量蚀刻，或相反地导致在形成朝着上互连的连接部分的处理中对于绝缘膜的蚀刻不足。结果，在日本特开专利公报No.2000-332216、No.2004-342787和No.2005-101647中所述的技术偶尔受到在半导体器件的产率上的退化的影响。

根据本发明，提供了一种半导体器件，包括：

衬底；

多层互连，其形成在所述衬底上，并且具有多个互连层，其中每一个互连层通过堆叠在其中的互连和绝缘层构成；

存储器电路，在平面图中其形成于所述衬底上的存储器电路区域中，并且具有外围电路和在所述多层互连中嵌入的至少一个电容器元件；以及

逻辑电路，其形成于作为在平面图中的与所述存储器电路区域不同的区域的、在所述衬底上的逻辑电路区域中。

所述电容器元件由下电极、电容器绝缘膜、上电极、嵌入电极和上互连构成。

所述上互连和所述嵌入电极以集成的方式由相同的材料构成。

构成所述逻辑电路的所述互连的至少一层被设置在所述上互连和所述下电极之间。

所述上互连的顶表面和在与所述上互连相同的互连层中形成的构成逻辑电路的互连的顶表面被对齐在相同的平面。

在本发明中，所述上互连的顶表面和构成所述逻辑电路的互连的顶表面被对齐在相同的平面。因此，可以在上互连的顶表面上抑制过量的蚀刻或不足的蚀刻。所述上互连和所述嵌入电极以集成的方式由相同的材料构成。因此，在形成所述上互连的处理中不再需要通过回蚀刻处理来蚀刻所述嵌入电极，以便保证用于形成所述上互连的空间。因此，可以抑制过量地蚀刻所述嵌入电极。可以从上面的内容明白，本发明具有在产率上良好的结构。

根据本发明的另一个方面，也提供了一种半导体器件，包括：

衬底；

多层互连，其形成在所述衬底上，并且具有多个互连层，其中，每一个互连层通过堆叠在其中的互连和绝缘层构成；

存储器电路，在平面图中其形成于所述衬底上的存储器电路区域中，并且具有外围电路和在所述多层互连中嵌入的至少一个电容器元件；以及

逻辑电路，其形成于作为在平面图中的与所述存储器电路区域不同的区域的、在所述衬底上的逻辑电路区域中。

所述电容器元件由下电极、电容器绝缘膜、上电极、嵌入电极和上互连构成。

所述上互连和所述嵌入电极以集成的方式由相同的材料构成。

构成所述逻辑电路的所述互连的至少一层被设置在所述上互连和所述下电极之间。

在所述上互连的顶表面和在与所述上互连相同的互连层中形成的构成所述逻辑电路的互连的顶表面之间在高度水平上的差是30nm或更小。

在本发明中，在所述上互连的顶表面和构成在与所述上互连相同的互连层中形成的所述逻辑电路的互连的顶表面之间在高度水平上的差被设置为30nm或更小。因此，与上述发明类似，可以在所述上互连的顶表面上抑制过量蚀刻或不足蚀刻。以这种方式，可以给出在产率上良好的结构。

根据本发明的另一个方面，提供了一种用于制造半导体器件的方法，所述半导体器件具有在相同的衬底上形成的存储器电路和逻辑电路。所述方法包括：

在所述衬底上形成绝缘层，在所述绝缘层中形成开口，并且在所述开口中形成下电极、电容器绝缘膜、和上电极；

在其中形成了开口的所述绝缘层中形成互连沟道；

形成金属膜，以便填充所述开口和所述互连沟道；以及

平面化所述金属膜。

在平面化所述金属膜中，在所述互连沟道中形成构成所述逻辑电路的互连的同时，在所述开口中形成由所述下电极、所述电容器绝缘膜、所述上电极、嵌入电极、和上互连构成的电容器元件。

根据本发明的另一个方面，提供了一种用于制造半导体器件的方法，所述半导体器件具有在相同的衬底上形成的存储器电路和逻辑电路。所述方法包括：

在所述衬底上形成绝缘层，在所述绝缘层中形成开口，并且在所述开口中形成下电极、电容器绝缘膜、上电极、嵌入电极、和上互连；

平面化所述上互连；

在其中形成了开口的所述绝缘层中形成互连沟道；

形成金属膜，以便填充所述互连沟道；以及

平面化所述金属膜，并且同时进一步平面化所述上互连。

在平面化所述金属膜中，在所述互连沟道中形成构成所述逻辑电路的互连的同时，在所述开口中形成由所述下电极、所述电容器绝缘膜、所述上电极、嵌入电极、和上互连构成的电容器元件。

在本发明中，所述上互连的顶表面和构成所述逻辑电路的所述互连的顶表面被对齐在相同的平面。因此，可以在上互连的顶表面上抑制过量的蚀刻或不足的蚀刻。在此的所述上互连和所述嵌入电极以集成的方式由相同的材料构成。因此，在形成所述上互连的处理中不再需要通过回蚀刻处理来蚀刻所述嵌入电极，以便保证用于形成所述上互连的空间。因此，可以抑制过量地蚀刻所述嵌入电极。

可以从上面的内容明白，本发明具有在产率上良好的结构。

根据本发明，提供了一种半导体器件及其制造方法，所述半导体器件具有以良好的产率能够制造的结构。

附图说明

通过下面结合附图描述特定的优选实施例，本发明的上面和其他目的、优点和特征将更清楚，在附图中：

图1和图2是示意地图示第一实施例的半导体器件的截面图；

图3A至3W是依序图示第一实施例的半导体器件的制造过程的截面图；

图4是示意地图示第二实施例的半导体器件的截面图；

图5A至5G是依序图示第二实施例的半导体器件的制造过程的截面图；

图6是示意地图示第三实施例的半导体器件的截面图；

图7A至7F是依序图示第四实施例的半导体器件的制造过程的截面图；

图8A至8F是依序图示第五实施例的半导体器件的制造过程的截面图；

图9是示意地图示第一实施例的半导体器件的顶视图；

图10是示意地图示第六实施例的半导体器件的截面图；

图11A至11F是依序图示第六实施例的半导体器件的制造过程的截面图；

图12是示意地图示第七实施例的半导体器件的截面图；

图13是示意地图示第八实施例的半导体器件的截面图；

图14A和14B是示意地图示第九实施例的半导体器件的截面图；

图15A至15C是依序图示第九实施例的半导体器件的制造过程的截面图；

图16A和16B是示意地图示第十实施例的半导体器件的截面图；

图17A和17B是依序图示第十实施例的半导体器件的制造过程的截面图；

图18A至18J是依序图示第十一实施例的半导体器件的制造过程的截面图；以及

图19是示意地图示在日本特开专利公报No.2007-201101中描述的半导体器件的截面图。

具体实施方式

现在参考说明书实施例来在此描述本发明。本领域内的技术人员可以认识到，可以使用本发明的指导来完成许多替代实施例，并且本发明不限于出于说明性目的而图示的实施例。

下面参考附图来描述本发明的实施例。注意，向在所有附图中的所有类似构成部分给出类似的附图标号或符号，以便适当地避免重复的描述。也注意，所有的附图旨在示意地图示与本发明的实施例相关的结构，而不由在附图中所示的构成部分的尺寸比率限制结构的尺寸。

(第一实施例)

将描述第一实施例的半导体器件。

图1和图2是示意地图示第一实施例的半导体器件的截面图。为了简单起见，如图所示，图1提取了图2的虚线A-A’的右侧上的一部分。图9是示意地图示第一实施例的半导体器件的顶视图。

这个实施例的半导体器件具有：衬底(半导体衬底1)；多层互连，其形成在半导体衬底1上，并且具有多个互连层，其中每一个互连层由堆叠在其中的互连和绝缘层构成；存储器电路200，在平面图中其形成于半导体衬底1上的存储器电路区域中，并且具有在多层互连中嵌入的至少一个电容器元件19和外围电路；以及逻辑电路100，其形成于作为在平面图中的与存储器电路区域不同的区域的、在半导体衬底1上的逻辑电路区域中。在半导体器件中，电容器元件19由下电极14、电容器绝缘膜15、上电极16、嵌入电极和上互连18构成。上互连18和嵌入电极以集成的方式由相同的材料构成。构成逻辑电路100的互连(金属互连8c)的至少一层被设置在上互连18和下电极14之间。在这个实施例的半导体器件中，上互连18的顶表面和构成在与上互连18相同的互连层(绝缘夹层7c)中形成的逻辑电路100的互连(金属互连8c)的顶表面被对齐在相同的平面。在本专利说明书中，“相同的平面”表示相对于由下述的方法测量的表面的高度的平均水平具有在高度水平上的差的最大值优选地是30nm或更小，更优选地是20nm或更小，并且更优选地是10nm或更小的平面。通常的测量方法包括：使用SEM(扫描电子显微镜)或TEM(透射式电子显微镜)来获取包含上互连18的顶表面和互连8c的顶表面的截面图像，然后从其测量在高度水平上的差的方法；以及，使用广泛用于在半导体器件的制造中的检查处理的表面轮廓仪来测量面内高度轮廓的方法。

现在参见图1，逻辑电路100和存储器电路200分别地形成在半导体衬底1上。注意，在附图中所示的逻辑电路100和存储器电路200的构成部分仅是从构成独立电路的元件选择的那些的一部分，因此，本发明的范围不被例如有源元件和多层互连的连接方式限制，有源元件和多层互连的连接方式不与本发明的实施例直接相关。

如图1中所示，在半导体衬底1的表面上，分别形成构成逻辑电路100的有源元件3a和构成存储器电路200的存储单元的有源元件3b。在将有源元件3a和有源元件3b彼此分离的区域中，在半导体衬底1的表面部分中形成器件隔离层2。器件隔离层2(硅氧化物膜等)和有源元件3a、3b(晶体管等)可以是通过生产半导体器件的通常可采用的方法获得的那些的任何一个，通过这一点，将不限制性地理解本发明的范围。

虽然构成在实际存储器电路200中的位线12和有源元件3b被布置使得近乎彼此正交地在其纵向对齐，但是为了说明简单，在此的有源元件3a的栅极被图示使得与位线12类似地在与附图的页面垂直的其纵向上延伸。在本专利说明书中以下参考的所有截面图中，除非另外具体说明，对于位线12的纵向和构成逻辑电路100的有源元件3a的栅极之间的位置关系采用上述的图示方式。

而且如图9中所示，这个实施例的半导体器件被配置成具有在半导体衬底110上一起安装的：存储器电路200，其包含电容器元件210；以及，逻辑电路100，其具有在其中形成的半导体元件。逻辑电路100形成在与存储器电路200不同的区域中，并且与在存储器电路200中的电容器元件210的外围电路220不同。例如，逻辑电路区域可以被给出为其中形成了诸如CPU(中央处理单元)的高速度逻辑电路的区域。

接下来，将详细描述第一实施例的半导体器件的构成部分的结构和构成材料。

如图1中所示，在半导体衬底1上形成的器件隔离层2和有源元件3a、3b上形成接触嵌入绝缘夹层4、5a、5b。在接触嵌入绝缘夹层4中形成单元接触栓塞10、10a、10b。另一方面，分别在接触嵌入绝缘夹层5a和5b中形成位线接触栓塞11、位线12、和电容器接触栓塞13、13b。注意，在上述描述中使用的接触栓塞的命名被定义为使得分清各接触栓塞的作用，并且也适用于在本专利说明书中的以下的说明。

在接触嵌入绝缘夹层4、5a、5b中的至少一层优选地是绝缘膜，该绝缘膜具有比硅氧化物膜小的介电常数。这种绝缘膜包括：通常被称为低k膜的那些绝缘膜，其是通过将在硅氧化物膜中的氧原子部分地替换为氟原子、碳原子或碳氢基而被获得的；以及，所谓的多孔绝缘膜，其至少包含硅、氧、和碳，并且其中形成在直径上为几纳米的微孔。该绝缘膜优选地是其中没有形成微孔并且具有3.1或更小的介电常数的那些绝缘膜，更优选地是其中形成微孔并且具有2.6或更小的介电常数的那些绝缘膜。通过这些配置，可以减小接触栓塞的寄生电容，可以因此减小在存储器电路和逻辑电路的操作上的延迟，并且由此可以改善半导体器件的操作速度。

在存储器电路200中，通过单元接触栓塞10a和位线接触栓塞11来电连接位线12和有源元件3b的一个杂质扩散层。通过单元接触栓塞10b和电容器接触栓塞13b来电连接电容器元件19和有源元件3b的另一个杂质扩散的层。通过该配置，有源元件3b、位线12、和电容器元件19彼此连接，以构成被称为在DRAM(动态随机存取存储器)电路中的一般存储单元的单晶体管-单电容器类型的存储单元。

在接触嵌入绝缘夹层5b上，依序堆叠绝缘夹层6a、7a、6b、7b、6c、7c和6d。绝缘夹层6a至6d是覆盖膜。在逻辑电路区域中，分别在各绝缘夹层中形成互连8a、8b、8c。从上面显然，在这个实施例中形成多层互连。优选的是，通过双镶嵌(damascene)处理来形成互连8a、8b，该双镶嵌处理一般被采用为形成半导体器件的多层互连的方法。通过该采用，可以降低用于制造互连的成本，并且可以降低用于将互连与位于某个其他层中的另一个互连连接的通孔的电阻率。注意，在假定用于分别与在下面的互连8a、8b建立连接的通孔也作为互连的一部分的同时，向在图1中所示的互连8b、8c提供附图标号和符号。换句话说，除非另外具体说明，否则通过镶嵌处理形成的互连被理解为包含通孔。各互连8a至8c周围形成势垒金属膜。

用于构成绝缘夹层的材料可以是：硅氧化物膜；公知的低k膜，其由其中包含氟和碳等的硅氧化物膜构成；以及，所谓的多孔膜，其具有形成在其中的微孔。不仅对于逻辑电路100和存储器电路200，考虑到减小在互连之间的寄生电容，绝缘夹层的介电常数最好小于硅氧化物膜。通过这种策略，可以减小在互连之间的寄生电容，并且作为结果可以抑制在电路操作上的延迟。另外，位于构成多层互连的金属材料层之上的、与绝缘夹层6a至6d对应的多个绝缘膜更优选地是：能够阻挡金属扩散的膜(金属扩散阻挡膜)，诸如由硅、碳和氮构成的绝缘膜；或，包含这些元素的该种绝缘膜的堆叠结构。金属扩散阻挡膜的介电常数可以大于硅氧化物膜的介电常数。而且，在对金属扩散阻挡膜的构成比率和/或堆叠结构进行优化的情况下，金属扩散阻挡膜的介电常数更优选地等于或小于硅氧化物膜的介电常数。

在逻辑电路100中，通过作为单元接触栓塞10和电容器接触栓塞13的两个接触栓塞的串联来电连接有源元件3a和作为在多层互连中的最低互连的互连8a。通过这样的结构，逻辑电路100和存储器电路200在对于该两者采用相同的设计参数的同时，可以以集成的方式形成在相同的半导体衬底1上。

接下来，将描述在这个实施例中的电容器元件19的结构。

在本发明中的电容器元件19形成为构成存储器电路200的存储元件。电容器元件19被嵌入多层互连中，该多层互连由三个互连层构成，该三个互连层包含绝缘夹层6a至6c和7a至7c与互连8a至8c。电容器元件19由下电极14、电容器绝缘膜15、上电极16、和具有嵌入电极的上互连18构成。在电容器元件19中，按照凹陷的轮廓来形成下电极14、电容器绝缘膜15、和上电极16，并且，形成嵌入电极以便填充凹陷。嵌入电极的顶部分被形成为上互连18。因为在这个实施例中的上互连18和嵌入电极由相同的材料构成，使得两者以无缝的方式形成。换句话说，上互连18被嵌入被下电极14、电容器绝缘膜15、和上电极16覆盖的凹陷中，并且作为嵌入电极，其中，覆盖下电极14、电容器绝缘膜15、和上电极16是电容器元件19的构成部分。以相同的处理来形成上互连18和嵌入电极。

上互连18还具有用于与更上的互连连接的扩展电极18a。在平面图中，在这个实施例中的电容器元件19具有：第一区域，其作为电容器元件；以及，与第一区域不同的第二区域，其作为互连。更具体地，如图1中所示，第一区域中形成在其中的下电极14，另一方面，第二区域具有在下电极14的侧壁之外形成的扩展电极18a。扩展电极18a的底部和侧壁被上电极16覆盖。具体地说，在扩展电极18a正下方，形成上电极16和电容器绝缘膜15。注意，如图1中所示，可以在上电极16和上互连18之间形成势垒金属膜17。

下电极14和上电极16作为构成平行板式电容器元件的电极，其间布置了电容器绝缘膜15。下电极14和上电极16优选地由诸如钛和钽等的耐熔金属或这些金属的氮化物构成，并且优选地使用能够改善电容器绝缘膜15的结晶度的材料来形成。

电容器绝缘膜15优选地由具有比硅氮化物膜的介电常数更大的介电常数的材料构成，该材料被例示为二氧化锆(ZrO2)、铝酸锆(ZrAlOx)和被加上了诸如Tb、Er或Yb等的镧系元素的二氧化锆膜。通过提高电容器绝缘膜15的介电常数，可以提高电容器元件19的静电容量。

在这个实施例中的电容器元件19中，上互连18的最顶表面与构成逻辑电路100的互连8c的最顶表面对齐到相同的平面。以相同的处理来形成上互连18和在与上互连18相同的互连层中形成的互连8c。结果，上互连18通过与构成逻辑电路100的互连8c相同的材料构成。

在上互连18的顶表面上，并且在与上互连18相同的互连层中形成并且构成逻辑电路100的互连8c的顶表面上，共同地形成金属扩散阻挡膜(或绝缘夹层6d)。

在多层互连的厚度方向(以下有时简称为“厚度方向”)上的电容器元件19的高度的下限等同于一个层，并且优选地等同于两个或更多层。在厚度方向上的电容器元件19的高度的上限不被具体限制。在此的一个层通过在多层互连中的一个互连层(绝缘夹层7a、7b、7c等)和互连层之间形成的一个覆盖膜(绝缘夹层6a、6b、6c)构成。

对于在本发明中的电容器元件19的上互连18，被拉出来用于外部连接的扩展电极18a优选地在厚度方向上具有如下的高度，其等于或小于逻辑电路100的互连8c在厚度方向上的高度，并且更优选地小于互连8c的高度。因此，可以增加由下电极14在预定厚度的互连层中占用的高度的比率，并且由此可以改善电容器元件19的静电容量。因为半导体器件的层结构一般被确定使得满足设计参数，因此不可能改变例如仅用于形成电容器元件的目的的互连层的厚度。因此，对于其中在互连层中形成电容器元件的情况，需要扩大在下电极14、电容器绝缘膜15、和上电极16之间的接触面积，该接触面积就电磁性而言确定静电容量。换句话说，必需增大在本发明中的下电极14的高度。

因为在这个实施例中的上互连18与嵌入电极集成的同时使用与嵌入电极相同的材料来形成上互连18，所以可以减小上互连18的高度，以用于提高下电极14的高度的目的。

在这个实施例中，因为上互连18具有在顶视图中从其中设置了下电极14的区域向外扩展的扩展电极18a，所以对于建立到固定电势的连接以便使得电容器元件19作为存储器电路200的存储单元的目的而言，将扩展电极18a连接到固定电势互连201a是足够好的。因此，半导体器件的设计者可以自由地使用在存在于电容器元件19之上的所有互连层中的、落在在其中包含下电极14的区域中的互连来建立互连布局。例如，设计者可以使用信号互连202a、202b、202z来作为在存储器电路200中的字线和位线的分路互连。

存在于与电容器元件19相同的水平的互连层优选地在其中形成构成逻辑电路100的至少一个互连层。更优选地，存在于与电容器元件19相同水平的互连层(绝缘夹层6a至6c和7a至7c)总是具有构成逻辑电路100的互连(互连8a至8c)。换句话说，在厚度方向上的电容器元件19的高度可以被设计为等于在厚度方向上在与电容器元件19相同的水平上形成的多个互连的总高度。另一种可能的配置可以是，例如在存在于与电容器元件19相同的水平的互连层中没有其中仅形成接触栓塞的层。

电容器元件19的几何形状在未具体被限制的同时通常可以是截面为圆柱形、T形等。电容器元件19形成在绝缘夹层中，该绝缘夹层由与构成逻辑电路100的绝缘夹层相同的材料构成。

如图2中所示，在半导体器件的存储器电路200中，在图1中所示的多个电容器元件19在衬底上的水平方向上串联地布置。一体地形成该多个电容器元件19。全部该多个电容器元件19被构造得其顶表面与互连8c的顶表面对齐到相同的平面。这个实施例的半导体器件具有逻辑电路100，该逻辑电路100具有适合于其的尺寸。因此，要求存储器电路200具有用于构成半导体器件的必要数量的电容器元件19。如图2中所示，固定电势的互连201a、201b、201c连接到在图1中所示的电容器元件19的上互连18a。由固定电势的互连201a、201b、201c拥有的电势可以被逻辑电路的设计者任意地设置。根据第一实施例，在电容器元件19上布置多个信号互连202a、202b、202z。

在这个实施例中，上互连18的顶表面和互连8c的顶表面对齐到相同的平面。在上互连18的顶表面上和在互连8c的顶表面上，共同地形成覆盖膜(绝缘夹层6d)。因此，连接到上互连18的构成存储器电路200的固定电势互连201a至201c在厚度方向上具有与互连8d在厚度方向上的高度相同的高度，互连8d构成逻辑电路100并且与这些互连形成在相同的互连层中。

由互连和绝缘夹层构成的另外的互连层可以形成在固定电势互连201a至201c上，和构成存储器电路200的信号互连202a、202b、202z上，以及构成在图2中所示的逻辑电路100的互连8d上。以这种方式，可以通过形成一般采用的半导体器件的多层互连结构来构成半导体器件。因为半导体器件的这样的配置的可能性对于本领域内的技术人员是显然的，所以在本发明中不具体描述其中形成固定电势互连201a至201c、信号互连202a、202b、202z和互连8d的存在于互连层的更上侧上的互连的结构。

接下来，将参考附图来详细描述根据第一实施例的制造方法。

图3A至3W是依序图示根据第一实施例的制造过程的截面图，其中为了简化，每一个附图仅示出图2中的虚线A-A’的、在附图中所示的右侧上的一部分。

这个实施例的用于制造半导体器件的方法是用于制造具有在相同的衬底(半导体衬底1)上形成的存储器电路200和逻辑电路100的半导体器件的方法。该方法包括以下步骤：在半导体衬底1上形成绝缘层(绝缘夹层7c)，在绝缘层中形成开口(用于在其中形成电容器元件的开口23)，并且在该开口中形成下电极14、电容器绝缘膜15、和上电极16的步骤；在具有形成在其中的开口的绝缘层中形成互连沟道(用于在其中形成构成逻辑电路100的互连8c的开口37)的步骤；用于形成金属膜(导电膜38)以便填充开口和互连沟道的步骤；以及，平面化导电膜38的步骤。在平面化导电膜38的步骤中，在互连沟道中形成构成逻辑电路100的互连8c的同时，在开口中形成由下电极14、电容器绝缘膜15、上电极16、嵌入电极、和上互连18构成的电容器元件19。

在这个实施例中的形成互连沟道的步骤中，通过使用电容器元件19的上电极16作为掩膜来形成要被填满构成逻辑电路100的互连8c的互连沟道(开口37)。

首先，如图3A中所示，通过一般采用的方法来在半导体衬底1上形成器件隔离层2和有源元件3a、3b。而且在其上，分别形成绝缘夹层4、单元接触栓塞10、绝缘夹层5a、位线接触栓塞11、位线12、绝缘夹层5b、和电容器接触栓塞13、13b。在本发明的制造半导体器件的方法中，可以根据一般采用的制造半导体器件的方法来进行直到形成电容器接触栓塞的步骤的步骤。虽然未示出，但是示例性处理可以是例如：形成有源元件3a、3b；允许接触嵌入绝缘夹层4沉积在其上；形成开口；稍后通过光刻或蚀刻来在其中形成单元接触栓塞；通过CVD(化学气相沉积)来用接触形成材料填充开口；并且，通过CMP(化学机械抛光)来去除接触形成材料的过量部分，由此形成单元接触栓塞10。其后，沉积稍后在其中形成位线接触栓塞的接触嵌入绝缘夹层5a，并且通过光刻和蚀刻形成稍后在其中形成位线接触栓塞11的开口。然后通过CVD来沉积金属材料，并且，通过光刻和反应离子蚀刻来形成位线接触栓塞11和位线12。其后，沉积接触嵌入绝缘夹层5b，并通过CMP进行平面化，并且通过与形成单元接触栓塞10的方法类似的方法来形成电容器接触栓塞13、13b。以这种方式，可以实现在图3A中所示的结构。

如图3A中所示，杂质扩散的层在其表面上形成有一般称为硅化物20的合金层，该合金层形成在硅和诸如钴、镍或铂等的金属之间。在近来的研究和开发下，有源元件3a、3b的栅极电极可以由一般采用的多晶硅电极、部分硅化的多晶硅电极或金属栅极电极构成。公知的栅极第一处理和栅极最后处理的任何一种可以优选地用于在本发明中的存储器电路和逻辑电路形成金属栅极电极的方法。图3A图示了作为更一般示例的多晶硅栅极电极。在用于制造半导体器件的一般采用的方法中，在许多情况下，使用钨来形成单元接触栓塞10、位线接触栓塞11、位线12、和电容器接触栓塞13。然而，本发明的范围不被构成接触栓塞和位线的材料限制，相反允许接触栓塞和位线例如通过铜或主要由铜构成的合金构成。接触栓塞的形成之前一般形成势垒金属，该势垒金属通常由钛或氮化钛构成，该势垒金属被提供使得在开口被填充接触形成材料之前覆盖开口的底部。然而，未示出势垒金属，因为它不影响本发明的配置和效果。简而言之，因为本发明的结构和制造方法的特征在于电容器元件和与电容器元件相邻地存在于相同的层中的逻辑电路互连的结构和制造方法，所以构成逻辑电路和存储器电路的任何其他部分将不会不利地影响本发明的结构和效果，因此，可以在其中采用一般可采用的结构和制造方法的任何一种。

接下来，如图3B中所示，在电容器接触栓塞13、13b上沉积绝缘夹层6a和7a。虽然更优选的是绝缘夹层6a作为在绝缘夹层7a的反应离子蚀刻的处理中的、在绝缘夹层7a上显示较大的蚀刻选择性的蚀刻阻挡膜，但是它不是本发明的结构不可缺少的构成部分。

接下来，如图3C中所示，通过一般可采用的双镶嵌处理来在绝缘夹层6a和7a中形成作为逻辑电路100的构成部分的互连8a。

接下来，如图3D中所示，与在图3B和3C中类似地沉积绝缘夹层6b、7b，并且通过镶嵌处理来形成逻辑电路的互连8b。

接下来，如图3E中所示，沉积绝缘夹层6c和7c，并且进一步在绝缘夹层7c上沉积绝缘膜，该绝缘膜作为用于形成圆柱形电容器元件和逻辑电路的互连的硬掩膜21。硬掩膜21优选地是绝缘膜，该绝缘膜在蚀刻绝缘夹层7c的处理中显示在绝缘夹层7c上的较大的蚀刻选择性，并且优选的是，硬掩膜21例如是硅氧化物膜。通过在硬掩膜21上涂布来形成光致抗蚀剂层22。然后通常通过光刻来在光致抗蚀剂层22中形成圆柱形电容器元件的预定图案。虽然图3E将光致抗蚀剂层22图示为单层膜，但是可以替代地使用多层光致抗蚀膜结构，该多层光致抗蚀膜结构已经变得普及，并且通常由平面化有机层、硅氧化物膜、抗反射膜和光致抗蚀膜构成。

接下来，如图3F中所示，使用光致抗蚀剂层22和硬掩膜21作为掩膜，通过微处理方法来形成用于在其中形成圆柱形电容器元件的开口23。虽然在用于形成开口23的蚀刻的中途消耗了光致抗蚀剂层22，但是可以使用硬掩膜21作为掩膜来继续开口23的剩余蚀刻。图3F图示在完成去除光致抗蚀剂层22后获得的状态。

接下来，如图3G中所示，形成用于将互连沟道图案化的多层光致抗蚀膜，其中，稍后形成电容器元件的上互连。该多层光致抗蚀膜优选地具有通过沉积平面化膜24以便填充开口而获得的结构，并且依序在平面化膜24上沉积硅氧化物膜25、抗反射膜26、和光致抗蚀剂层27。

接下来，如图3H中所示，使用光致抗蚀剂层27和硬掩膜21作为掩膜来在绝缘夹层7c中形成互连沟道(开口28)，在其中，稍后形成电容器元件的上互连。与用于形成圆柱开口的上述处理类似，其中的形成方法可以是微处理方法，诸如反应离子蚀刻。在反应离子蚀刻期间，或在通过反应离子蚀刻来处理绝缘夹层7c后，去除在圆柱形式的开口23中剩余的平面化膜24。接下来，通过反应离子蚀刻来去除在开口23的底部上暴露的绝缘夹层6a，由此完成开口，通过该开口，可以建立与在开口23下设置的电容器接触栓塞13b的连接。对于使用CO₂或O₂等离子体的灰化来去除平面化膜24的情况，优选地通过使用在相对于处理损伤的可耐久性上良好的低k膜来构成绝缘夹层7a、7b、7c，并且更优选的是，通过在International Electron Device Meeting，Digest of TechnicalPapers，IEEE，p.619-622(2008)中描述的膜来构成绝缘夹层7a、7b、7c，该膜在相对于处理损伤具有较高的耐用性。

作为低k绝缘夹层的优选示例，下面简述具有高碳含量的有机硅膜。通常可以通过使用具有六元环状硅氧烷作为主要骨架的有机硅氧烷作为源材料来形成有机硅膜，并且有机硅膜具有作为官能基的有机基团。被绑定到硅原子的有机官能基优选地是未饱和的烃基和烷基。未饱和的烃基可以被例示为乙烯基、丙烯基、异丙烯基、1-甲基-丙烯基、2-甲基-丙烯基和1，2-二甲基-丙烯基。特别优选的未饱和的烃基是乙烯基。烷基优选地是官能基，该官能基体积大，因此能够作为立体位阻基，诸如异丙基、异丁基和叔丁基。通过使用这样的源材料，可以向有机硅膜内引入极细(主要是0.5nm或更小)的独立孔结构。虽然SCC膜的本质是一种SiOCH膜，但是其具有对铜扩散的阻挡性能，并且与公知的SiOCH膜作比较其特征在于具有较大的碳含量。更具体地，当基于碳/硅比率来进行比较时，SCC膜包含是通常的SiOCH膜的大约4倍的碳。另一方面，与一般的SiOCH膜作比较，SCC膜在氧的元素比率上更小，大约是一半。这可以通过源材料的等离子体辅助聚合来实现，而不是通过等离子体CVD来实现，通过等离子体CVD，源材料在等离子体中被分离和活化。等离子体辅助聚合可以显著活化未饱和的烃，同时保持其二氧化硅的骨架不变，并且可以由此更容易地控制绝缘膜的化学结构。通过以这种方式获得具有较大的碳含量的有机硅膜，可以最终获得也具有相对于处理损伤而言的良好耐久性的膜。

虽然这个实施例处理预先形成用于在其中形成电容器元件的开口23，并且其后形成用于在其中形成上互连的互连沟道(开口28)的方法，但是另一种可能的方法可以例如是：形成用于在其中形成上互连的互连沟道(开口28)，然后形成用于在其中形成电容器元件的开口23。

接下来，如图3I中所示，下电极14沉积在通过直到图3H描述的处理而形成的开口23和开口28中。形成下电极14的方法可以是一般被采用来用于半导体器件的制造的CVD、溅射、和ALD(原子层沉积)等的任何一种。虽然在沉积下电极14之前通常通过RF溅射来偶尔粗糙化加工的表面，使得改善相对于电容器接触栓塞13b的紧密接触，但是下面不给出细节，因为这样的预处理将不影响本发明的效果。在此可采用的构成下电极14的材料的示例包括耐熔金属及其氮化物，诸如钛和氮化钛、钽和氮化钽、以及钌等以及这些材料的堆叠结构。在这个实施例的制造方法中，使用TiN膜来形成下电极14。

接下来，如图3J中所示，通常通过涂布来形成光致抗蚀剂层29，使得部分地填充用于在其中形成圆柱形电容器的开口23，该圆柱形电容器在其中预先沉积了下电极14。光致抗蚀剂层29优选地被形成使得仅保持在开口23内，并且仅保持为比开口23的顶端低的高度。如果必要，则可以通过光刻来去除光致抗蚀剂层29的不必要部分。

接下来，如图3K中所示，通常通过反应离子蚀刻来将下电极14各向异性地整体蚀刻。通过在各向异性的蚀刻的同时，如图3J中所示仅将光致抗蚀剂层29留在开口23中，可以形成具有比开口23的顶端低的高度的下电极14，如图3K中所示。

接下来，如图3L中所示，在下电极14上沉积电容器绝缘膜15。更具体地，形成电容器绝缘膜15，使得至少覆盖开口23和开口28。虽然形成电容器绝缘膜15的方法可以是一般用于半导体器件的制造的CVD、溅射、和ALD等的任何一种，但是考虑到改善电容器元件的静电容量，能够沉积具有良好的均匀性的几纳米厚的膜的ALD可能更优选。电容器绝缘膜15通常可以由二氧化锆(ZrO₂)、铝酸锆(ZrAlO_x)和通过向二氧化锆加上诸如Tb、Er和Yb等的镧系元素而获得的膜构成。在本实施例的制造方法中，使用ZrO₂来形成电容器绝缘膜15。虽然未示出，但是可以在沉积后烧结电容器绝缘膜15，以用于改善结晶度。

接下来，如图3M中所示，上电极16沉积在电容器绝缘膜15上。更具体地，上电极16被形成使得至少覆盖开口23、开口28和硬掩膜21。在此的上电极16可以覆盖整个工作表面。构成在此可用的上电极16的材料的示例包括耐熔金属及其氮化物，诸如钛和氮化钛、钽和氮化钽、以及钌等以及这些材料的堆叠结构。形成上电极16的方法可以是通常用于半导体器件的制造的CVD、溅射和ALD等的任何一种。在这个实施例的制造方法中，使用TiN膜来形成上电极16。

接下来，如图3N中所示，通常通过涂布来形成光致抗蚀剂层30，使得填充用于在其中形成圆柱形电容器的开口23，并且使得填充用于在其中形成上互连的开口28。光致抗蚀剂层30被形成使得最后仅存在于用于在其中形成圆柱形电容器的开口23内和用于在其中形成上互连的开口28内。换句话说，光致抗蚀剂30被形成为仅达到比开口的顶端低的高度，并且使得不剩余在逻辑电路100区域中剩余的硬掩膜21上。如果必要，则可以通过光刻或各向异性整体蚀刻来去除在逻辑电路100区域中形成的光致抗蚀剂层30的不必要的部分。

接下来，如图3O中所示，通常通过反应离子蚀刻来整体各向异性地蚀刻上电极16和电容器绝缘膜15，由此去除存在于硬掩膜21上的上电极16和电容器绝缘膜15的部分。接下来，通过灰化来去除在开口23和28中剩余的光致抗蚀剂层30。

接下来，如图3P中所示，沉积导电硬掩膜31，硬掩膜31用于在逻辑电路中的互连的图案化。在此可用的构成硬掩膜31的材料的示例包括耐熔金属及其氮化物，诸如钛和氮化钛、钽和氮化钽、以及钌等以及这些材料的堆叠结构。形成硬掩膜31的方法可以是通常用于半导体器件的制造的CVD、溅射、和ALD等的任何一种。硬掩膜31优选地具有足够抵抗随后的逻辑电路互连的图案化的厚度，并且优选地具有较低的电阻，因为在本发明的实施例中的硬掩膜31仍然可以作为电容器元件19的上电极的一部分。换句话说，在开口23中剩余的硬掩膜31将作为上电极。可以调整硬掩膜31的厚度，使得其在完成在逻辑电路中的互连的下述的图案化时被消耗。硬掩膜31可以因此由与上电极16相同的材料构成。虽然可以使用相同或不同的材料来构成硬掩膜31和上电极16，但是它们更优选地由相同的材料构成。在本发明的实施例中，使用TiN来形成硬掩膜31。

接下来，通常通过涂布来形成光致抗蚀剂层32，并且通过光刻来向其转印在逻辑电路中的互连上的预定图案(图3Q)。其后，通常通过反应离子蚀刻来图案化硬掩膜31，由此形成符合在逻辑电路中的互连的图案的开口33。虽然未示出，但是光致抗蚀剂层32可以具有所谓的多层光致抗蚀剂结构，该多层光致抗蚀剂结构由平面化膜、硅氧化物膜、抗反射膜、和光致抗蚀剂层等构成。

接下来，通过灰化来一次去除光致抗蚀剂层32，并且如图3R中图示地形成另一个光致抗蚀剂层34，并且根据期望的通孔图案来通过光刻而在其中形成开口35。虽然未示出，但是光致抗蚀剂层34可以具有所谓的多层光致抗蚀剂结构，该多层光致抗蚀剂结构由平面化膜、硅氧化物膜、抗反射膜、和光致抗蚀剂层等构成。

接下来，如图3S中所示，使用光致抗蚀剂层34作为掩膜，通常通过反应离子蚀刻来形成用于在其中形成通孔的开口36。在形成用于在其中形成通孔的开口36后，去除光致抗蚀剂层34，虽然未示出光致抗蚀剂层34。

接下来，如图3T中所示，使用硬掩膜31和硬掩膜21作为掩膜，通常通过反应离子蚀刻来形成用于在其中形成互连的开口37。在形成用于在其中形成互连的开口37后，根据在其下可以比绝缘夹层7c更快地蚀刻绝缘夹层6c的条件来蚀刻绝缘夹层6c，由此形成开口，通过该开口，可以建立与在逻辑电路中的互连8b的连接。虽然未示出，但是在形成用于在其中形成互连的开口37后，可以通过反应离子蚀刻来去除硬掩膜31。通过采用该方法，可以使得在电容器元件19中剩余的硬掩膜31变薄，由此可以减小电容器元件的上电极的电阻率。

接下来，如图3U中所示，用于在其中形成电容器元件的开口23、用于在其中形成上互连的开口28、和用于在其中形成在逻辑电路中的互连的开口37被整体覆盖势垒金属膜17和导电膜38。在此采用的构成势垒金属膜17的金属的示例包括耐熔金属及其氮化物，诸如钛和氮化钛、钽和氮化钽、以及钌等以及这些材料的堆叠结构。势垒金属膜17优选地被构造来不允许导电膜38扩散通过其中。可以通过使用一般用于形成半导体器件的互连的任何材料来形成导电膜38，该材料例如是铜和主要由铜构成的合金。

接下来，如图3V中所示，通常通过CMP来去除导电膜38、势垒金属膜17、和硬掩膜31和21，以便形成彼此电隔离的逻辑电路的互连8c和电容器元件19。上互连18的顶表面和互连8c的顶表面被对齐到相同的平面。可以通过下述方式来形成在这个实施例中的相同的平面：相伴地在诸如CMP的单个处理中抛光在两个凹陷内嵌入的相同的互连材料层。如此形成的相同的平面具有比由在两个凹陷中嵌入的不同互连材料构成的相同的平面的平坦度更良好的平坦度。

绝缘夹层6d被进一步沉积，以便覆盖电容器元件19的上互连18和逻辑电路的互连8c。优选的是，与上述的绝缘夹层6a、6b类似地，绝缘夹层6d是能够阻挡构成电容器元件的上互连18和逻辑电路的互连8c的金属的扩散的绝缘膜，并且绝缘夹层6d可以通常是如下的绝缘层，该绝缘层包含诸如硅、碳和氮等的元素或这些绝缘层的堆叠结构。

接下来，如图3W中所示，通过制造半导体器件的一般可采用的方法，进一步在构成存储器电路的电容器元件19上和在以与电容器元件19的上互连18相同的水平形成的逻辑电路的互连8c上形成逻辑电路互连8d、固定电势互连201、和信号互连202。

接下来，将描述第一实施例的操作和效果。

在这个实施例中，上互连18的顶表面和构成逻辑电路100的互连8c的顶表面被对齐到相同的平面。因此，可以抑制在上互连的顶表面之上和互连的顶表面之上的部分之间的绝缘膜的蚀刻量上的变化。例如，在相伴地形成用于在其中形成要连接到上互连18的固定电势互连201的开口，和用于在其中形成要连接到互连8c的互连8d的开口的处理中，在上互连的顶表面之上和在互连的顶表面之上的绝缘膜的蚀刻量几乎相等。因此可以在可靠性和产率上改善所产生的半导体器件。

因为上互连18和嵌入电极由相同的材料构成，所以可以在相同的处理中形成它们。因此，不像在日本特开专利公报No.2007-2-11-1中描述的方法那样，不再需要各向异性地整体蚀刻嵌入电极，以便保证用于形成上互连18的空间。因此，可以防止嵌入电极过量地被蚀刻，并且由此，可以在可靠性和产率上改善半导体器件。相同材料的使用也有助于在制造成本上的降低。因为使用相同的材料来相伴地形成上互连18和嵌入电极，所以它们被构造得无缝。因为在其间没有边界，所以可以减小半导体器件的接触电阻。

在具有在相同的半导体衬底上形成的逻辑电路100和存储器电路200的这个实施例的半导体器件中，通过相同的材料来构造构成存储器电路200的电容器元件19和在逻辑电路100的互连层中的一层互连8c，并且电容器元件19的上互连18的顶表面和特定的一层互连8c的顶表面被对齐到相同的平面。通过相伴地形成电容器元件19和构成逻辑电路100的互连8c，可以减小平面化处理的次数。因此，可以在制造成本上减小，并且在产率上改善具有在相同的半导体衬底上形成的逻辑电路100和存储器电路200的半导体器件。

因为上互连18的顶表面和互连8c的顶表面被对齐到相同的平面，所以可以改善其上形成的多层互连的平坦度。换句话说，在上互连18的顶表面和互连8c的顶表面上，可以形成公共的金属扩散阻挡膜。在此的公共表示上互连18的顶表面和互连8c的顶表面与在相同的处理中形成的绝缘夹层6d接触。因此，可以保证这个实施例的半导体器件的平坦度。另外，构成存储器电路200并且要连接到上互连18的互连(固定电势互连201a至201c)的厚度方向上的高度将与构成逻辑电路100并且在与该互连相同的互连层中形成的互连8d的在厚度方向上的高度相同。因此，也可以改善在更高层中形成的多层互连的平坦度。因为如上所述，在这个实施例的半导体器件中的电容器元件19和互连被构造来避免在高度上的差，所以半导体器件在整体的平坦度上良好。因为没有用于消除该差的无效区(绝缘夹层)，所以从缩小的观点来看，所产生的半导体器件也可以是良好的。

在电容器元件19中嵌入的金属材料层(上互连18)和在逻辑电路100的互连8c中嵌入的金属材料层的相伴地平面化也有助于改善平面化的精度。因此，可以以良好的产率来制造具有在相同的半导体衬底上形成的逻辑电路100和存储器电路200的半导体器件。

因为在相同的处理中形成电容器元件19的上互连18和逻辑电路100的互连8c，所以与分别形成上互连和互连的情况作比较，可以减小在半导体器件的制造处理中的热经历。因此，可以在长期可靠性上改善半导体器件。

因为可以减小在填充金属材料后的烧结处理的次数，并且由此可以减小在半导体器件上可能施加的热负载，所以可以抑制半导体器件在可靠性上变差。

可以使得作为构成电容器元件19的上互连18的一部分的、为了外部连接的方便而被拉出的扩展电极18a的高度小于逻辑电路100的互连8c的高度的水平。因此，可以提高在构成电容器元件19的电容器绝缘膜15的高度水平上的差。因此，可以改善电容器元件19的静电容量的有效值，并且结果可以扩展存储器电路200的操作裕度。

在由与构成逻辑电路100的绝缘夹层相同的材料构成的绝缘夹层中形成电容器元件19。更具体地，其中嵌入了电容器元件19的多层互连的绝缘夹层7c与其中嵌入了在与电容器元件19相同的层中形成的在逻辑电路区域中的互连8c的绝缘夹层7c被共同地提供。另外，因为绝缘夹层7c具有比硅氧化物膜小的介电常数，所以可以减小电容器元件19的寄生电容。

而且，因为可以共同地提供用于设计逻辑电路的设计参数和用于设计具有在相同的半导体衬底上集成的存储器电路和逻辑电路的半导体器件的设计参数，所以可以减小用于设计半导体器件的成本。

如上所述，这个实施例可用于具有晶体管和多层互连的半导体器件。通过适当地采用这个实施例，可以以低成本和良好的产率来在相同的半导体衬底上集成存储器电路和逻辑电路。

在这个实施例的制造方法中，电容器元件19的上互连18的顶表面和在与上互连18相同的层或在上互连18周围形成的逻辑电路的互连8c的顶表面被对齐到相同的平面，并且以集成的方式来使用相同的材料来形成上互连18和嵌入电极。因此，可以在上互连上避免过量蚀刻和不足蚀刻。不再需要各向异性地整体蚀刻嵌入电极，以便保证用于形成上互连18的空间。因此，可以防止嵌入电极被过量蚀刻。以这种方式，可以获得产率良好的结构。

在这个实施例的制造方法中，在形成用于在其中形成电容器元件的凹陷(开口23)后，形成互连沟道(开口37)。如果首先形成互连沟道，则如果未在其上形成覆盖膜或去除了覆盖膜，则在互连沟道中嵌入的金属(例如，铜)可能被氧化，由此可靠性变差，或由于铜的扩散导致器件性能变差。相反，这个实施例的上述过程可以避免这些预期的问题，足以获得在可靠性上良好的半导体器件。

在这个实施例的制造方法中，电容器元件19的上互连18的顶表面和在与上互连18相同的层或在上互连18周围形成的逻辑电路的互连8c的顶表面可以被对齐到相同的平面，并且可以以集成的方式使用相同的材料来形成上互连18和嵌入电极。因此，可以使用相同的材料来形成上互连18和互连8c，并且可以同时平面化上互连18和互连8c。因此，可以减小制造成本。另外，因为可以同时进行用于改善电容器元件19的上互连18和互连的结晶度的烧结处理，所以可以成功地防止由于热经历而导致半导体器件在可靠性上变差。

接下来，相比于在上述的专利文件中公开的半导体器件，将进一步描述该实施例的效果。

根据在日本特开专利公报No.2005-005337、No.2005-086150、No.2002-261256和No.H11-026716中公开的结构，在电容器元件的电容的增大不可避免地引起电容器元件的高度的增大。虽然在电容器元件的高度的增大可以提高其电容而不增大电容器元件的占用面积，但是在电容器元件的高度的该增大可以增大在半导体衬底的表面上形成的有源元件和构成逻辑电路和存储器电路的多层互连之间的距离，因此，在该有源元件和多层互连之间的连接部分(一般称为“接触栓塞”或简称为“栓塞”或“接触”)的高度可以提高到与电容器元件对应的程度。在接触高度上的增加要求使用金属材料来填充高纵横比开口，并且在还受到开口的直径的缩小的影响的同时，增加在制造上的技术难度。另外，在接触栓塞的高度上的增加还可以导致在逻辑电路中的有源元件的寄生电阻和寄生电容的增大，并且可以因此导致逻辑电路的操作速度的变差。

另一方面，根据在日本特开专利公报No.2003-332463中描述的技术，在半导体衬底上形成的有源元件上形成平行板式电容器元件。在这种配置中，提高电容器元件的静电容量的任何努力将会提高电容器元件的占用面积，因此提高了存储器电路的占用面积，并且使得难以以低成本来制造具有存储器电路的半导体器件。另一方面，在电容器元件的占用面积上的减小相反地使得电容器元件的电荷保持能力变差，由此使得存储器电路的数据保持能力变差。

另外，对于在相同的半导体衬底上形成具有堆叠类型的电容器的存储器电路和逻辑电路的情况，仍然存在设计相关的问题。在设计半导体器件的一般方法中，使用与半导体器件的结构相关的SPICE参数来进行电路模拟，以便设计期望的电路。对于在相同的半导体衬底上形成具有堆叠类型的电容器元件的存储器电路和逻辑电路的情况，必须在考虑在接触电阻和寄生电容的上述增大的同时，使用SPICE参数来进行电路模拟。另一方面，对于设计不与存储器电路集成的逻辑电路的情况，不必使用接触电阻和寄生电容的这样的较大值，相反，使用包含在其中的，刚好需要并且足以构成逻辑电路的接触电阻和寄生电容的SPICE参数来用于设计。

如上所述，因为需要准备不同组的参数来用于设计仅具有逻辑电路的半导体器件，和具有在相同的半导体衬底上集成的存储器电路和逻辑电路的半导体器件，所以即使使用相同的代的半导体制造处理来设计半导体器件，半导体器件的包括设计成本的制造成本也可能增大。另外，在期望将原始用于逻辑电路设计的电路转移到其中集成了存储器电路和逻辑电路的半导体器件的情况，需要重新设计电路，并且半导体器件的制造成本可能再一次不幸地增大。

相反，在这个实施例中，通过下述方式可以通过存储器电路和逻辑电路共享相同的参数：在半导体衬底上形成构成存储器电路和逻辑电路的有源元件，以及在绝缘膜的堆叠结构中形成构成存储器电路的电容器元件，其中，所述绝缘膜的堆叠结构构成进一步在有源元件上形成的多层互连。在这个实施例中，在构成逻辑电路的互连的绝缘夹层中形成电容器元件。通过这种配置，防止逻辑电路由于接触栓塞的增大的高度和因此导致的在逻辑电路中的有源元件的寄生电阻和寄生电容上的增大而导致在操作速度上变差，由此可以解决在日本特开专利公报No.2005-005337、No.2005-086150、No.2002-261256、No.H11-026716和No.2003-332463中的问题。

根据在日本特开专利公报No.2007-201101中描述的技术，因为在电容器元件301中嵌入的嵌入电极302a、302b和存在于与由嵌入电极302a、302b支撑的上互连304a、304b相同的层中的逻辑电路的互连303在不同的高度水平上排列，所以这样的结构的制造困难。

再一次，根据在日本特开专利公报No.2007-201101中描述的技术，因为在形成存在于电容器元件301的顶表面的下侧上的逻辑电路的互连305后，形成电容器元件301、嵌入电极302a、302b和上互连304a、304b，所以构成逻辑电路的互连305在可靠性上偶尔变差。

而且，根据日本特开专利公报No.2007-201101，分别在不同的处理中形成用于构成在电容器元件301中嵌入的嵌入电极302a、302b的金属材料层，以及用于构成由嵌入电极302a、302b支撑的上互连304a、304b的金属材料层，所以制造成本偶尔会增加。

相反，在这个实施例中，可以在相同的处理中使用相同的材料来形成上互连18和嵌入电极。因此可以简化制造的处理，可以减小热经历，可以防止下互连在可靠性上变差，并且可以降低制造成本。

在日本特开专利公报No.2000-332216、No.2004-342787和No.2005-101647中公开的半导体器件中，构成电容器元件的上互连的顶表面和构成逻辑电路的互连的顶表面位于不同的平面上。更具体地，如在日本特开专利公报No.2000-33221的图5、日本特开专利公报No.2004-342787的图7、和日本特开专利公报No.2005-101647的图27中所示，因为在绝缘夹层或平面化绝缘膜的层的数量上的至少一层的差别，所以连接到上互连的通孔和连接到互连的通孔彼此不同，其中，这些通孔通过绝缘夹层或平面化绝缘膜而扩展。在通孔的高度上的这样的差可能导致在上互连上的过量或不足的蚀刻。结果，在日本特开专利公报No.2000-332216、No.2004-342787和No.2005-101647中公开的技术偶尔受到半导体器件的产率变差的影响。

相反，在这个实施例中，电容器元件19的顶表面和上互连18的顶表面被形成使得对齐到相同的平面。因此，电容器元件19和上互连18将在其顶表面上堆叠相同数量和相同种类的层。连接到上互连18的通孔和连接到互连8c的通孔不太可能引起在高度上的变化，因为通孔通过其扩展的层的数量(和种类)是相同的。因此，可以在构成电容器元件19的上互连18上避免过量蚀刻和不足蚀刻，由此可以改善半导体器件的产率。

(第二实施例)

接下来，将参考附图详细描述第二实施例的半导体器件。

图4是图示第二实施例的截面图。不像在图1中先前图示的本发明的第一实施例那样，如图4中所示，第二实施例的半导体器件在电容器元件19的上互连18的扩展电极18a下形成垂直互连203使其通过上电极16和电容器绝缘膜15向衬底延伸。通过垂直互连203，电容器元件19的上互连18的扩展电极18a和位于扩展电极18a之下的固定电势互连201连接。可以对于多个电容器元件19的每一个或一部分形成垂直互连203。上互连18和垂直互连203由相同的材料构成。换句话说，在相同的处理中形成上互连18、扩展电极18a、和垂直互连203。作为位于与互连8b相同层中的存储器电路区域的互连，可以在形成逻辑电路的互连8b的处理中与其同时地预先形成固定电势互连201。

根据第二实施例，不再需要在上互连18上布置固定电势互连，因此，在上互连18上的信号互连202的数量可能增加，或者信号互连202的线宽可能增加。半导体器件的互连电阻因此可能减小。

第二实施例可以给出与在第一实施例中的效果类似的效果。

接下来，将描述一种用于制造第二实施例的半导体器件的方法。图5A至图5G是依序图示第二实施例的半导体器件的制造的过程的截面图。

可以与上述的第一实施例的制造方法类似地进行根据本发明的第二实施例的制造方法，直到参考图3P描述的处理，因此将不重复描述类似的处理。图5A图示在完成直到在图3P中图示的处理的过程之后给出的其中通过涂布来形成光致抗蚀剂层32的状态，在根据本发明的第一实施例的制造方法的描述中引用了图3P。虽然图5A将光致抗蚀剂层32图示为单层膜，但是可以替代地使用所谓的多层光致抗蚀剂结构，该结构通常通过平面化膜、硅氧化物膜、抗反射膜和光致抗蚀剂层来构造。

接下来，如图5B中所示，通过诸如光刻和反应离子蚀刻的通常采用的方法，在光致抗蚀剂层32、硬掩膜31、上电极16和电容器绝缘膜15中形成符合逻辑电路的互连的图案的开口33、和符合垂直互连的图案的开口40。

接下来，如图5C中所示，与在图3R中的图示类似地形成光致抗蚀剂层34，并且形成符合构成逻辑电路的互连的通孔的图案的开口35。再一次，虽然图5C将光致抗蚀剂层34图示为单层膜，但是可以替代地使用所谓的多层光致抗蚀剂结构，该结构通常由平面化膜、硅氧化物膜、抗反射膜和光致抗蚀剂层来构成。

接下来，如图5D中所示，与在图3S中的图示类似地，通常通过反应离子蚀刻来在绝缘夹层7c中形成用于在其中形成通孔的开口36。

接下来，如图5E中所示，通常通过灰化来去除光致抗蚀剂层34，并且使用硬掩膜31作为掩膜，通常通过反应离子蚀刻来形成用于在其中形成逻辑电路的互连的开口37，和用于在其中形成垂直互连的开口41。然后处理绝缘夹层6c。通过该处理，半导体器件将具有用于在其中形成电容器元件的开口23、用于在其中形成上互连的开口28、用于在其中形成垂直互连的开口41、和用于在其中形成逻辑电路的互连的开口37，它们在这个时间点全部都保持开口。

接下来，如图5F中所示，形成势垒金属膜和金属材料层，以便覆盖开口23、28、41和37，并且通常通过CMP来平面化产品。以这种方式，可以在相同的处理中形成逻辑电路的互连8c、电容器元件19的上互连18、和电连接到存在于上互连18的扩展电极18a正下方的固定电势互连201的垂直互连203。绝缘夹层6d然后沉积在整个表面上。

其后，如图5G中所示，信号互连202a、202b、202c和逻辑电路的互连8d分别进一步形成在电容器元件19和逻辑电路的互连8c之上。通常，通过镶嵌处理来形成信号互连202a至202c和逻辑电路的互连8d，镶嵌处理是可被用作制造这种半导体器件的方法的一般方法。

根据第二实施例的制造方法，因为不再需要在电容器元件19的上互连上形成固定电势互连，所以设计者可以自由地布置信号互连202a至202c，或可以增大信号互连202a至202c的线宽，由此减小信号互连202a至202c的互连电阻。可以以这种方式来获得成功地减小互连电阻的半导体器件。

(第三实施例)

接下来，将参考附图来解释第三实施例的半导体器件。

图6是图示第三实施例的半导体器件的截面图。在第三实施例中，不像第一实施例和第二实施例那样，电容器元件19的上互连18的顶表面被形成为使得与逻辑电路的互连8b的顶表面对齐到相同的平面。更具体地，在电容器元件19的厚度方向上的高度等同于由两个互连层构成的多层互连，该高度小于在第一和第二实施例中的高度。通过这种配置，现在在存储器电路中的更大数量的互连可用于除了电容器元件之外的应用，因此简化了电路设计。虽然电容器元件19的静电容量由于其高度减小而不可避免地减小，但是电容器元件19的电容和用于存储器电路的互连层的层的数量根据设计存储器电路的技术和所需要的电荷保持时间的水平来改变，并且本发明允许设计者确定电容值和互连层的数量的优先级。当然，在这个实施例中，在第一和第二实施例中的描述的电容器元件19的高度可以提高到等同于互连层的增加的数量(例如，四个或更多层)的程度，以便提高电容器元件19的静电容量。

第三实施例可以给出与在第一实施例中的效果类似的效果。

注意，除了在电容器元件的高度上的差之外，可以与第一实施例的制造方法类似地进行第三实施例的用于制造半导体器件的方法。因为显然在第二实施例中所述的配置也可用于本发明的第三实施例，所以不给出细节。

(第四实施例)

接下来，将参考附图来描述第四实施例的用于制造半导体器件的方法。

图7A至7F是依序图示第四实施例的半导体器件的制造过程的图。

第四实施例的制造方法与第一实施例不同在：使用硬掩膜21而不是使用硬掩膜31来形成用于在其中形成逻辑电路的互连的开口，该互连的顶表面与电容器元件的顶表面对齐到相同的平面。更具体地，虽然第一实施例的制造方法在逻辑电路的互连的蚀刻的处理中采用由金属材料层构成的硬掩膜31，但是第四实施例的制造方法在蚀刻逻辑电路的互连的处理中采用光致抗蚀剂层和诸如硅氧化物膜的绝缘膜(硬掩膜21)作为掩膜。

首先，上电极16和电容器绝缘膜15被各向异性地整体蚀刻，以如图3O中所示地将其留下，然后在上电极16和硬掩膜21上形成光致抗蚀剂层34，如图7A中所示。

接下来，如图7B中所示，使用光致抗蚀剂层34作为掩膜来在绝缘夹层7c中形成用于在其中形成通孔的开口36。虽然未示出，然后通过灰化来去除光致抗蚀剂层34。接下来，如图7C中所示，形成用于形成用于互连的开口的光致抗蚀剂层32，并且，使用光致抗蚀剂层32和硬掩膜21作为掩膜来在绝缘夹层7c中形成开口33。虽然图7将光致抗蚀剂层32和光致抗蚀剂层34的每一个图示为单层膜，但是可以替代地使用所谓的多层光致抗蚀剂结构，该结构通常由平面化膜、硅氧化物膜、抗反射膜和光致抗蚀剂层来构成。虽然图7C图示了即使在完成绝缘夹层7c的处理后也仍然未去除的光致抗蚀剂层32，但是当反应离子蚀刻进行时，可以完全地去除光致抗蚀剂层32，并且可以仅使用硬掩膜21来进行用于形成用于互连的开口33的剩余处理。

接下来，如图7D中所示，通常通过灰化来完全去除光致抗蚀剂层32，并且处理绝缘夹层6c以便保证与下互连的连接。其后，如图7E中所示，通常通过溅射、ALD、CVD或电镀等来形成势垒金属膜17和导电膜38，以便覆盖用于电容器元件的开口、用于上互连的开口、和用于互连的开口33。

接下来，如图7F中所示，通常通过CMP来去除势垒金属膜17和导电膜38的不必要的部分，以及硬掩膜21，以便平面化产品，由此使得电容器元件的上互连18的顶表面和逻辑电路的互连8c的顶表面被对齐到相同的平面。然后，通常通过CVD将绝缘夹层6d沉积在上互连18和互连8c上。

可以通过第四实施例的制造的方法来形成在第一实施例中所述的半导体器件。虽然作为不使用金属硬掩膜31的结果是导致了灰化的次数增加，但是与第一实施例的制造方法作比较，根据第四实施例的制造的方法，可以减小上电极16的电阻，因为硬掩膜31不保留在电容器元件内部。

第四实施例可以给出与在第一实施例中的效果类似的效果。

显然，与第一实施例的制造方法仅不同在处理绝缘夹层的过程的第四实施例也可以类似地用于第二和第三实施例。

(第五实施例)

接下来，将参考附图来描述本发明的第五实施例的制造方法。

图8A至8F是依序图示第五实施例的半导体器件的制造过程的图。

第五实施例的制造方法与第一实施例的不同在于：使用由金属材料层和电容绝缘膜构成的硬掩膜来形成逻辑电路的互连，该互连的顶表面与上互连的顶表面被对齐到相同的平面。更具体地，与第一实施例的制造方法相反，使用由金属处理层和电容器绝缘膜构成的硬掩膜来进行在第五实施例中的制造方法中的逻辑电路的互连的处理，其中，通过第一实施例的制造方法，使用由金属材料层构成的硬掩膜31来处理逻辑电路的互连。

根据第五实施例，使用构成电容器元件19的上电极16和电容器绝缘膜15作为掩膜来形成要被填充有构成逻辑电路100的互连8c的第二开口37。

首先，如图3M中沉积电容器绝缘膜15和上电极16，然后在电容器绝缘膜15和上电极16的整个表面上形成光致抗蚀剂层32，如图8A中所示。虽然在此的光致抗蚀剂层32被图示为单层膜，但是可以替代地使用多层光致抗蚀剂结构，该结构通常由平面化膜、硅氧化物膜、抗反射膜、和光致抗蚀剂层拉构成。

接着，如图8B中所示，通常通过光刻来在光致抗蚀剂层32中形成逻辑电路的互连的图案，然后通常通过反应离子蚀刻来处理上电极16和电容器绝缘膜15，由此形成符合逻辑电路的互连的图案的开口33。在形成开口33后，通过灰化来去除光致抗蚀剂层32，虽然未示出光致抗蚀剂层32。

接下来，在如图8C中所示形成光致抗蚀剂层34后，根据通孔图案来处理绝缘夹层7c。虽然在此的光致抗蚀剂层34被图示为单层膜，但是可以替代地使用多层光致抗蚀剂结构，该结构通常由平面化膜、硅氧化物膜、抗反射膜、和光致抗蚀剂层来构成。接下来，使用光致抗蚀剂层34作为掩膜，通常通过反应离子蚀刻来在绝缘夹层7c中形成用于在其中形成通孔的开口36。

然后通过灰化来去除光致抗蚀剂层34，并且如图8D中所示，使用上电极16和电容器绝缘膜15作为掩膜，通常通过反应离子蚀刻来在绝缘夹层7c和6c中形成用于在其中形成逻辑电路的互连的开口37。

接下来，如图8E中所示，通常通过溅射、ALD、CVD、或电镀等来形成势垒金属膜17和导电膜38，以便覆盖用于电容器元件的开口、用于上互连的开口、和用于互连的开口。

接下来，如图8F中所示，通常通过CMP来去除导电膜38、势垒金属膜17、上电极16、电容器绝缘膜15、和硬掩膜21的不必要的部分，以便平面化产品。以这种方式，上互连18(导电膜38)的顶表面和逻辑电路的互连8c的顶表面被形成使得对齐到相同的平面。然后，通常通过CVD，将绝缘夹层6d形成在上互连18和互连8c上。

因此，也可以通过第五实施例的制造方法来形成在第一实施例中所述的半导体器件。根据第五实施例的制造方法，因为使用上电极16和电容器绝缘膜15作为掩膜来形成用于在其中形成逻辑电路的互连的开口，所以当平面化导电膜38时，需要通常通过CMP来去除绝缘膜15。因此，虽然与在第一实施例的制造方法中的CMP处理作比较，该CMP处理可能要求端点检测的更复杂的处理，或更长时间的处理，但是，与半导体器件的传统制造方法作比较，第五实施例的制造方法可以减少与半导体器件的制造相关的处理的数量。

第五实施例可以给出与在第一实施例中的效果类似的效果。

显然，与第一实施例的制造方法仅不同在于处理绝缘夹层7c、上电极16、和电容器绝缘膜15的过程的第五实施例也可以类似地用于第二和第三实施例。

这个实施例进一步包括如下所述的实施例的模式。

(1)一种用于制造半导体器件的方法，所述半导体器件具有在相同的半导体衬底上形成的存储器电路和逻辑电路，所述方法的特征在于：使用电容器元件的上电极作为掩膜来处理在逻辑电路中的互连沟道。

(2)一种用于制造半导体器件的方法，所述半导体器件具有在相同的半导体衬底上形成的存储器电路和逻辑电路，所述方法的特征在于：使用电容器元件的上电极和电容器绝缘膜作为掩膜来处理在逻辑电路中的互连沟道。

(3)一种用于制造半导体器件的方法，所述半导体器件具有在相同的半导体衬底上形成的存储器电路和逻辑电路，所述方法的特征在于：同时形成构成电容器元件的上互连，和位于与上互连相同高度水平接近的逻辑电路的互连。

(4)一种如在(1)-(3)的任何一项中所述的用于制造半导体器件的方法，所述半导体器件具有在相同的半导体衬底上形成的存储器电路和逻辑电路，其中，所述方法包括步骤：在半导体衬底上形成器件隔离层和有源元件的步骤；在半导体衬底上形成第一绝缘夹层的步骤；在第一绝缘夹层中形成第一接触栓塞和位线的步骤；在位线上沉积第二绝缘夹层的步骤；在第二绝缘夹层中形成连接到第一接触栓塞的第二接触栓塞的步骤；在第二接触栓塞上形成第三绝缘夹层的步骤；在第三绝缘夹层中形成逻辑电路的互连的步骤；在第三绝缘夹层中进一步形成开口，然后沉积构成电容器元件的下电极、电容器绝缘膜、和上电极的步骤；在第三绝缘夹层中形成用于在其中形成逻辑电路的互连的开口的步骤，所述互连的顶表面与构成电容器元件的上电极的顶表面几乎对齐到相同的高度水平；向用于在其中形成电容器元件的开口内，并且向用于在其中形成逻辑电路的互连的开口内填充金属材料层的步骤，所述逻辑电路的互连与所述上电极电路互连的顶表面基本上对齐到相同的高度水平；以及，平面化金属材料层的步骤。

(第六实施例)

接下来，将参考附图描述第六实施例。

图10是图示第六实施例的截面图。在第六实施例中，如图10中所示，不像在图1中所示的本发明的第一实施例那样，构成电容器元件19的上互连18和构成逻辑电路的互连8c分别由不同的材料构成。与第一实施例类似，分别使用不同材料形成的、构成电容器元件19的上互连18和扩展电极18a的顶表面和构成逻辑电路的互连8c的顶表面被对齐到相同的平面。使用相同的材料来一体地形成构成电容器元件19的上互连18和扩展电极18a，并且构成电容器元件19的上互连18和扩展电极18a优选地由诸如钨的金属构成，通常通过在填充方便性上良好的方法来填充该金属。

根据第六实施例，使用不同的材料来形成构成电容器元件19的上互连18和扩展电极18a，以及构成逻辑电路的互连8c。因此，可以通过适当的方法来填充适当的材料。例如，从保证电容器元件19的可靠性的角度来看，优选的是，使用诸如钨的在电子迁移电阻上良好的金属材料来用于填充，以便形成构成电容器元件19的上互连18和扩展电极18a。另一方面，存在如下所述的关于填充方便性的问题。在形成构成电容器元件19的上互连18的处理中，必须填充比用于形成构成逻辑电路的互连8c的开口更深的开口。在根据与在本发明的第一实施例中所述的相同的诸如电镀的方法，通过填充来形成构成电容器元件19的上互连18和构成逻辑电路的互连8c的情况下，要填充的沟道的深度上的差可以使得填充本身变得困难，或可以要求更厚的电镀膜，并且可以导致在制造成本上的提高。第六实施例限制可以解决这些问题。

在第六实施例中，通过适当地选择CMP的各种条件，可以形成构成电容器元件19的上互连18和扩展电极18a的顶表面和构成逻辑电路的互连8c的顶表面，以便使其对齐到相同的平面。以这种方式，可以获得与在第一实施例中的效果类似的效果。

接下来，将参考附图来详细描述用于制造第六实施例的方法。图11A至11F是用于依序地解释在第六实施例中的制造的处理的截面图。

第六实施例涉及一种用于制造半导体器件的方法，该半导体器件具有在相同的衬底(半导体衬底1)上形成的存储器电路200和逻辑电路100。所述方法包括步骤：在半导体衬底1上形成绝缘层(绝缘夹层7a至7c)，在绝缘夹层7a至7c中形成开口23，并且，在开口23中形成下电极14、电容器绝缘膜15、上电极16、嵌入电极、和上互连18的步骤；平面化上互连18的步骤；在其中形成开口23的绝缘夹层7c中形成互连沟道(开口37)的步骤；形成金属膜(导电膜38)以便填充开口37的步骤；以及，平面化导电膜38，并且同时进一步平面化上互连18的步骤。

在平面化金属膜的步骤中，在互连沟道(开口37)中形成构成逻辑电路的互连8c的同时，在开口23中形成由下电极14、电容器绝缘膜15、上电极16、嵌入电极、和上互连18构成的电容器元件19。

除了形成电容器元件19的处理和随后的处理之外，根据第六实施例的制造方法类似于在第一实施例中描述的制造方法。换句话说，在根据本发明的第六实施例的制造方法中，在第一实施例中描述的图3M中图示的步骤和随后的步骤按照不同的过程。

在根据第六实施例的制造方法中，如之前在根据本发明的第一实施例的图3M中所示地，在如图11A中图示形成上电极16后，沉积用于构成上互连18的金属膜。可以使用在热稳定性上良好的诸如钨的金属材料来形成上互连18，虽然该金属材料的电阻率大于具有较小电阻率的铜或其他金属材料的电阻率。通常通过一般用于制造半导体器件的方法的CVD来填充上互连18。

接下来，如图11B中所示，通常通过CMP来去除和平面化上互连18、上电极16、和电容器绝缘膜15的过多部分。虽然图11B示出其中，在中途结束平面化以便留下硬掩膜21的一部分未被去除的示例性情况，但是也可以全部地去除硬掩膜21。再一次，虽然未示出，但是通常通过反应离子蚀刻，可以在电容器绝缘膜15的顶表面上结束平面化，然后，可以整体各向异性地蚀刻电容器绝缘膜15。

接下来，如图11C中所示，再一次生长硬掩膜21b。硬掩膜21b被允许以后在形成互连沟道的处理中作为硬掩膜，其中，互连沟道用于在其中形成构成逻辑电路的互连。

接下来，如图11D中所示，通常通过光刻和反应离子蚀刻来形成互连沟道37，该互连沟道37用于以后在其中形成构成逻辑电路的互连。

接下来，如图11E中所示，依序沉积势垒金属膜17和金属膜38。势垒金属膜17可以由金属膜构成，该金属膜由钛、钽、这些金属的氮化物、这些金属的合金、这些材料层的堆叠、或包含诸如锰和钌等的金属元素的其他金属膜。通常通过溅射或ALD等来沉积金属膜。要用于逻辑电路的互连的金属膜38优选地由诸如铜的具有小电阻率的金属材料和主要由铜构成的合金构成。通常可以通过电镀或CVD等来沉积金属膜38。

接下来，如图11F中所示，通常通过CMP来去除金属膜38、势垒金属膜17、和硬掩膜21b的过多部分。在这个处理中，优选的是，相伴地去除所沉积的硬掩膜21，以便图案化用于在其中形成电容器元件的沟道。在这个处理中进一步优选的是，平面化构成电容器元件19的上互连18，以便将将上互连18的顶表面和逻辑电路的互连8c的顶表面对齐到相同的平面。在上述处理后，在上互连18、扩展电极18a、和构成逻辑电路的互连8c上形成公共的金属扩散阻挡膜(绝缘夹层6d)，上互连18、扩展电极18a和构成逻辑电路的互连8c的顶表面都对齐到相同的平面。因此获得在图10中图示的结构。

在第六实施例中的平面化处理的次数大于在第一实施例中，因为第六实施例包括：用于将构成电容器元件19的上互连18和扩展电极18a抛光到预定程度的平面化处理；以及，平面化处理，用于使得构成逻辑电路的互连8c的顶表面与上述的顶表面对齐到相同的平面。然而，第六实施例可以获得改善电容器元件19的电子迁移电阻的效果、改善填充的方便性的效果、和减少与填充相关的制造成本的效果。换句话说，操作员可以考虑到半导体器件的可靠性、制造的方便性、和制造成本等来确定应当实现本发明的第一和第六实施例的哪个。

根据第六实施例，通过使用在填充的方便性上良好的金属材料和通过使得与金属电极那样在化学上更稳定，可以改善电容器元件的可靠性。因为可以没有在同时形成嵌入电极和构成逻辑电路的互连的处理中需要的灰化处理来形成电容器元件，所以可以减小在上电极和嵌入电极之间的界面电阻。

(第七实施例)

接下来，将参考附图来说明根据本发明的第七实施例的制造方法。

图12是图示第七实施例的截面图。不像上述第六实施例那样，在第七实施例中的构成电容器元件19的上互连18的顶表面被形成使得与构成逻辑电路的互连8b的顶表面对齐到相同的平面，如图12中所示。更具体地，电容器元件19被构造来具有在厚度方向上等同于多层互连的两层的高度，该高度小于在图10中图示的第六实施例中的高度。通过这种构造，可以减少可用于除了电容器元件之外的应用的在存储器电路中的互连的层的数量，并且由此，可以简化电路设计。虽然电容器元件19的静电容量由于其减小的高度导致不可避免地减小，但是电容器元件19的电容和用于存储器电路的互连层的层的数量根据设计存储器电路的技术和所需要的电荷保持时间的水平来改变。本发明允许设计者确定电容值和互连层的数量的优先级。当然，在这个实施例中，在第六实施例中说明的电容器元件19的高度可以被提高到与增加数量的互连层(例如，四个或更多层)等同的程度，以便增大电容器元件19的静电容量。

第七实施例可以给出与在第六实施例中的效果类似的效果。

(第八实施例)

接下来，将参考附图来描述根据第八实施例的制造方法。

图13是图示第八实施例的截面图。不像上述第一至第七实施例那样，在第八实施例中的构成电容器元件19的下电极14被形成为覆盖电容器接触栓塞13b的顶表面和至少一部分侧表面，并且由此，电容器元件19的电极的面积增大，如图13中所示。以这种方式在存储器电路中的电容器元件的电极的面积上的增大获得增大电容器元件的静电容量的效果，和增大存储器电路的数据保持时间的效果。在上面参考图3F至3H描述的制造处理中，当通常通过反应离子蚀刻来形成电容器元件时，可以通过在电容器接触栓塞13b周围的部分处加深开口23而获得这个实施例的配置和效果。因此，可以与本发明的任何其他实施例相伴地实现第八实施例。第八实施例可以给出与在第一或第六实施例中的效果类似的效果。

(第九实施例)

接下来，将参考附图来描述本发明的第九实施例。

图14A和14B是图示第九实施例的截面图。在第九实施例中，如图14A中所示，在绝缘夹层7和构成电容器元件19的下电极14和电容器绝缘膜15之间形成侧壁保护膜50。更具体地，形成侧壁保护膜50，使得下电极14不接触在相邻的电容器元件19之间的区域中的绝缘夹层7a至7c。换句话说，下电极14的侧表面整体被覆盖有跨全部绝缘夹层7a至7c的无缝侧壁保护膜50，其中下电极14通过绝缘夹层7a至7c延伸(这也适用于图14B)。在近来的极细图案的半导体器件中，可以偶尔采用其中形成了微孔的绝缘夹层7，或所谓的多孔膜，以减小存在于相邻的互连之间的绝缘夹层7的介电常数。在这个实施例中所述的通过在相邻的电容器元件19之间形成侧壁保护膜50，可以保护存在于电容器元件19之间的绝缘夹层7，以使其不受到下电极14的干扰。这种配置获得如下的效果：稳定形成下电极14的效果；减小在相邻的电容器元件19的下电极14之间的泄漏电流的效果；以及改善长期可靠性的效果。例如在国际专利W2004/107434中公开的势垒绝缘膜可用于这种侧壁保护膜50，其中，所述势垒绝缘膜包含诸如二乙烯基硅氧烷苯并环丁烯的有机硅化合物。替代地，可以将氮化硅(SiN)膜、碳化硅(SiC)膜、碳氮化硅(SiCN)膜、氧碳化硅(SiOC)膜用作侧壁保护膜50。

在这个实施例中，侧壁保护膜50(沉积层)可以具有比相邻的绝缘层(绝缘夹层7a至7c)更大的密度。

虽然图14和14B图示其中这个实施例被应用到本发明的第六和第七实施例的示例性情况，但是当然，这个实施例也可以用于本发明的其他实施例。

接下来，将参考附图来描述根据第九实施例的制造方法。图15A至图15C是依序图示根据本发明的第九实施例的、半导体器件的制造的过程的截面图。

根据第九实施例的制造方法在第一实施例中所说明的图3H和3I中图示的步骤之间具有形成侧壁保护膜的另外的处理。

在根据第九实施例的制造方法中，如在图3H中所示地，如之前在第一实施例中所述地，形成开口23(第一开口)，并且现在通常如图15A中所示，在开口23的侧表面上沉积绝缘膜，该绝缘膜要被图案化以给出侧壁保护膜50，并且该绝缘膜具有比绝缘夹层7a至7c的密度更大的密度。这种沉积层(侧壁保护膜50)优选为：至少包含硅原子的绝缘膜，该绝缘膜被例示为通过CVD生长的绝缘膜，诸如二氧化硅(SiO₂)膜、碳化硅(SiC)膜、氮化硅(SiN)膜、和碳氮化硅(SiCN)膜；包含硅、氧、和/或碳并且一般被称为低k膜的绝缘膜；以及，诸如通过等离子体聚合形成的苯并环丁烯的膜。简而言之，为了获得这个实施例的效果，使用能够填充在绝缘夹层7的侧表面上保持打开的微孔的绝缘膜就可以是足够良好的了。

接下来，如图15B中所示，通常通过反应离子蚀刻或RF溅射蚀刻来各向异性地整体蚀刻侧壁保护膜50，以便去除在开口23的底部的其至少一部分。以这种方式，保证在接触栓塞13b和稍后形成的下电极14之间的电接触。侧壁保护膜50对于具有连续的孔的多孔绝缘膜用于构成绝缘夹层的情况是尤其有效的。在制造具有连续孔的多孔绝缘膜的处理中，通常通过允许在该膜中引入的低温可分解的有机物质，以在由紫外线辐射等辅助的加热情况下进行分解，从而形成孔。通过下述方式来引入该低温可分解的有机物质：通过允许绝缘夹层使用低温可分解的有机气体和用于形成绝缘夹层的源气体的混合气体来进行生长，或者通过使用利用低温可分解的有机物质来约束的绝缘夹层的源分子。通过在由紫外线辐射等辅助的加热情况下分解有机物质，至少可以在绝缘夹层的生长后使用形成的多孔绝缘膜。

接下来，如图15C中所示，至少在开口23的底部和侧表面上形成下电极14。由于侧壁保护膜50的存在，即使对于例如绝缘夹层7中的微孔被形成为在其侧面开口并且可连通地延伸到内部深处的情况而言，也可以保护绝缘夹层7不受下电极14的干扰。

与参考图3J和随后的附图所述的类似地，上述的下电极14的形成可以只有跟有用于形成电容器元件的处理。以这种方式，可以在绝缘夹层7a至7c和下电极14之间形成侧壁保护膜50。虽然未示出，但是在完成在图3F中所示的处理后，可以通过类似的过程来形成侧壁保护膜50。

(第十实施例)

接下来，将参考附图描述本发明的第十实施例。

图16A和16B是图示第十实施例的截面图。在第十实施例中，如图16A中所示，在构成电容器元件19的下电极14和绝缘夹层7a至7c之间形成侧壁保护膜50a至50c。仅在绝缘夹层7a至7c的端面上形成这些侧壁保护膜50a至50c，以便避免在相邻的电容器元件19之间的区域中在下电极14和绝缘夹层7a至7c之间的直接接触。换句话说，下电极14的侧表面全部被覆盖有跨过所有绝缘夹层7a至7c的侧壁保护膜50a至50c和绝缘夹层6b、6c，其中，下电极14通过绝缘夹层7a至7c而延伸(这也适用于图16B)。侧壁保护膜50a至50c包含在绝缘夹层7a至7c中包含的至少一种元素，并且具有比绝缘夹层7的密度更大的密度。

在近来的极细图案的半导体器件中，偶尔会采用其中形成了微孔的绝缘夹层7，或所谓的多孔膜，旨在减小存在于相邻的互连之间的绝缘夹层7的介电常数。如在这个实施例中所述地，通过在相邻的电容器元件19之间形成侧壁保护膜50a至50c，可以保护存在于电容器元件19之间的绝缘夹层7，以使其不受下电极14的干扰。这种配置获得如下的效果：稳定形成下电极14的效果；减小在相邻的电容器元件19的下电极14之间的泄漏电流的效果；或改善长期可靠性的效果。

不像上述的第九实施例那样，至少在与下电极14接触的绝缘夹层7a至7c的表面部分中形成在第十实施例中的侧壁保护膜50a至50c。通过下述方式可以获得这种侧壁保护膜50a至50c：如代表性地在国际专利WO2007/132879中所公开的，通过修改绝缘夹层7a至7c的表面部分，使得与在绝缘夹层7a至7c的更深部分中的碳含量相比，减少了每单位体积的碳含量，由此形成具有更大的氧原子比率的改性层；或者，通过基于氢等离子体处理来形成改性层，如在日本特开专利公报No.2009-123886中公开。替代地，可以形成包含氮原子和氟原子的改性层，诸如在国际专利WO2003/083935中所公开的。如果在侧壁保护膜50a至50c中包含的氟原子与下电极14反应以形成某种化合物，则预期到可能在侧壁保护膜50a至50c中包含的氟原子会使得稍后形成的下电极14的导电率变差。在这个实施例中，不必预期由于在下电极14和侧壁保护膜50a至50c之间的某种化合物的形成而导致在下电极14的导电率的该种劣化，因为在侧壁保护膜50a至50c中包含的氟原子较强地结合到氮原子。

虽然图16A和16B图示其中这个实施例被应用到本发明的第六和第七实施例的示例性情况，但是当然，这个实施例也可以用于本发明的其他实施例。

接下来，将参考附图来描述根据第十实施例的制造方法。图17A和17B是用于依序说明根据本发明的第十实施例的制造处理的截面图。

根据第十实施例的制造方法在第一实施例中所述的图3H和图3I中图示的步骤之间具有形成侧壁保护膜的另外的处理。

在根据第十实施例的制造方法中，如图3H中图示，如之前在第一实施例中描述地，形成开口23，并且现在通常如图17A中所示，形成预期作为侧壁保护膜50a至50c的改性层。可以通过修改绝缘夹层7a至7c的表面部分来形成改性层。更具体地，可以通过下述方式来形成侧壁保护膜50a至50c：通过修改绝缘夹层7a至7c的表面部分；通过在包含氢、氮、碳、氟的气氛中引入等离子体，或另外包含诸如氦气或氩气等的惰性气体。替代地，通过下述方式来形成侧壁保护膜50a至50c：通过在至少包含氧的气氛中辐射紫外线，从而修改绝缘夹层7a至7c的表面部分。

接下来，如图17B中所示，形成下电极14。因为初步形成侧壁保护膜50a至50c，所以即使对于例如在绝缘夹层7a至7c中的微孔被形成为其侧面开口并且可连通地延伸到内部深处的情况而言，也可以保护绝缘夹层7a至7c防止下电极14的干扰。

与参考图3J和随后的附图中所述的类似地，上述的下电极14的形成可以在其后跟随用于形成电容器元件的处理。以这种方式，可以在绝缘夹层7a至7c和下电极14之间形成侧壁保护膜50。虽然未示出，但是在完成在图3F中所示的处理后，可以通过类似的过程来形成侧壁保护膜50a至50c。

(第十一实施例)

接下来，将参考附图描述第十一实施例。第十一实施例提供了如之前在第六和第七实施例中所述的用于制造半导体器件的方法。

不像之前在本发明的第六实施例中所述的制造方法那样，在形成电容器元件之前，如图18A中所示，形成在第十一实施例中的构成逻辑电路的互连8c。可以通过一般用于半导体器件的制造的任何方法来形成构成逻辑电路的互连8c。

接下来，如图18B中所示，依序沉积牺牲层51和硬掩膜层21，牺牲层51和硬掩膜层21随后作为在平面化处理中的蚀刻阻挡膜。硬掩膜层21可以与在第六实施例中上述的制造方法中使用的相同。牺牲层51可以由例如下述部分构成：例如，通过氮化硅(SiN)膜、碳氮化硅(SiCN)膜、碳化硅(SiC)膜或这些膜的堆叠结构。

接下来，如图18C中所示，形成用于在其中形成电容器元件的开口23，和用于在其中形成上互连的互连沟道(开口28)。通过与在第一实施例中如上所述的制造方法相同的方法来将其形成。

接下来，如图18D中所示，在开口23、28和硬掩膜21上沉积稍后要被图案化以给出下电极14的金属膜，并且，在开口23中形成保护抗蚀剂层，并且，各向异性地整体蚀刻金属膜的暴露部分，以便将其剩余为仅在开口23中的下电极14(在此未示出各向异性蚀刻)。

接下来，如图18E中所示，依序沉积电容器绝缘膜15、上电极16和稍后被图案化以给出上互连18的金属膜，以便形成电容器元件。

接下来，如图18F中图示，通常通过CMP来平面化金属膜和绝缘膜的过多部分。在此优选的是，还通过CMP去除硬掩膜层21。牺牲层51现在显示比金属膜和硬掩膜层的过多部分更小的抛光率。

接下来，通过如图18G中所示的各向异性蚀刻来去除牺牲层51，并且如图18H中所示形成扩散阻挡膜(绝缘夹层6d)。如图18H中示意地图示，使得构成逻辑电路的互连8c的顶表面的高度水平比上互连18的顶表面的高度水平小电容器元件的厚度。然而，在高度水平上的这种差是30nm或大致反映牺牲层51的厚度，该牺牲层51被确定为仅足以作为在平面化处理中相对于CMP的阻挡膜，并且不太引起半导体器件的产率变差。

接下来，如图18I中所示，在构成电容器元件的上互连18上形成垂直互连201和信号互连202，并且，形成构成逻辑电路的互连8d。以这种方式，可以形成在电容器元件19的顶表面和构成逻辑电路的互连8c的顶表面之间具有30nm或者更小的高度水平的差的半导体器件。通常可以基于截面SEM图像或表面轮廓来测量顶表面的高度水平。

在这个实施例中，如图18J中所示，可以将扩散阻挡膜(绝缘夹层6d)用作牺牲层51。在这个处理中，在如图18F中所示平面化上互连18后，不再需要各向异性地蚀刻牺牲层51，如图18G中所示，而是相反，沉积绝缘夹层7d并且依序形成互连(信号互连202、固定电势互连201、互连8d)就可以是足够良好的。接下来，在这些互连上形成绝缘夹层6e。注意，期望在此的扩散阻挡膜(绝缘夹层6d)阻挡来自构成逻辑电路的互连8c的金属的扩散，并且在此的扩散阻挡膜(绝缘夹层6d)优选地具有与扩散阻挡膜类似地形成的绝缘夹层6c的厚度等同的厚度。为了实现这个实施例的配置和效果，厚度更优选地是30nm或更小，可以将该厚度假定为在上互连18的顶表面和构成逻辑电路的互连8c的顶表面之间在高度水平上的差。

当然，可以组合上述的实施例和多个修改示例，而不在其间引起矛盾。可以以各种方式来修改在该实施例和修改示例中描述的独立构成部分的结构，而不偏离本发明的范围。

显然，本发明不限于上面的实施例，可以在不偏离本发明的范围和精神的情况下修改和改变上面的实施例。

Claims (21)

1.一种半导体器件，包括：

衬底；

多层互连，所述多层互连形成在所述衬底上，并且具有堆叠在其中的多个互连层，多个互连层中的每一个互连层由互连和绝缘层构成；

存储器电路，在平面图中，所述存储器电路形成在所述衬底上的存储器电路区域中，并且具有在所述多层互连中嵌入的至少一个电容器元件和外围电路；以及

逻辑电路，所述逻辑电路形成在所述衬底上的逻辑电路区域中，其中所述逻辑电路区域是在平面图中与所述存储器电路区域不同的区域，

所述电容器元件由按照凹陷的轮廓形成的下电极、电容器绝缘膜、上电极、以及填充所述凹陷的嵌入电极和上互连构成，

所述上互连和所述嵌入电极以集成的方式由相同的材料构成，

构成所述逻辑电路的所述互连的至少一层被提供在所述上互连和所述下电极之间，并且

所述上互连的顶表面和在与所述上互连相同的互连层中形成的构成所述逻辑电路的所述互连的顶表面被对齐到相同的平面，

其中，具有嵌入在其中的所述电容器元件的所述多层互连的所述绝缘层和在与所述电容器元件相同的层中形成的构成所述逻辑电路的所述绝缘层被共同地提供，以及

所述绝缘层具有比硅氧化物膜的介电常数小的介电常数。

2.根据权利要求1所述的半导体器件，

进一步包括金属扩散阻挡膜，所述金属扩散阻挡膜共同地形成在所述上互连的顶表面上方和在与所述上互连相同的互连层中形成的构成所述逻辑电路的所述互连的顶表面上方。

3.根据权利要求1所述的半导体器件，进一步包括在所述绝缘层和所述下电极之间形成的侧壁保护膜。

4.根据权利要求3所述的半导体器件，

其中，所述侧壁保护膜是沉积层或改性层。

5.根据权利要求4所述的半导体器件，

其中，所述沉积层具有比相邻的所述绝缘层的密度大的密度。

6.根据权利要求4所述的半导体器件，

其中，所述改性层包含构成相邻的所述绝缘层的至少一种元素。

7.根据权利要求1所述的半导体器件，

其中，所述上互连和构成所述逻辑电路的所述互连由不同的材料构成。

8.根据权利要求7所述的半导体器件，

其中，所述上互连由钨构成，并且构成所述逻辑电路的所述互连由铜或包含铜的合金构成。

9.根据权利要求1所述的半导体器件，

其中，构成所述上互连和构成所述逻辑电路的所述互连的材料是铜或包含铜的合金。

10.根据权利要求1所述的半导体器件，

其中，构成下述绝缘膜当中的至少一个绝缘膜的材料具有比硅氧化物膜的介电常数小的介电常数，其中所述绝缘膜是在构成所述逻辑电路的所述互连和所述衬底的表面上形成的有源元件之间形成的。

11.根据权利要求1所述的半导体器件，

其中，所述电容器元件具有圆柱几何形状，并且

在所述上互连的扩展电极正下方形成所述上电极和所述电容器绝缘膜。

12.根据权利要求1所述的半导体器件，

其中，所述上互连在厚度方向上具有比构成所述逻辑电路的所述互连在厚度方向上的高度小的高度，其中，所述构成所述逻辑电路的所述互连形成在与所述上互连相同的互连层中。

13.根据权利要求1所述的半导体器件，进一步包括：

在所述电容器元件上方的所述互连层中形成的固定电势互连的至少一层和多个信号互连，

所述固定电势互连电连接到构成所述电容器元件的所述上互连。

14.根据权利要求1所述的半导体器件，

所述上互连具有在厚度方向上延伸以穿透所述上电极和所述电容器绝缘膜的垂直互连，以及

所述垂直互连电连接到在所述上互连下方的固定电势互连。

15.一种半导体器件，包括：

衬底；

多层互连，所述多层互连形成在所述衬底上，并且具有堆叠在其中的多个互连层，所述多个互连层的每一个互连层由互连和绝缘层构成；

存储器电路，在平面图中，所述存储器电路形成在所述衬底上的存储器电路区域中，并且具有在所述多层互连中嵌入的至少一个电容器元件和外围电路；以及

逻辑电路，所述逻辑电路形成在所述衬底上的逻辑电路区域中，所述逻辑电路区域是在平面图中与所述存储器电路区域不同的区域，

所述电容器元件由按照凹陷的轮廓形成的下电极、电容器绝缘膜、上电极、以及填充所述凹陷的嵌入电极和上互连构成，

所述上互连和所述嵌入电极以集成的方式由相同的材料构成，

构成所述逻辑电路的所述互连的至少一层被提供在所述上互连和所述下电极之间，并且

在所述上互连的顶表面和在与上互连相同的互连层中形成的构成所述逻辑电路的所述互连的顶表面之间的高度水平之差是30nm或更小，

其中，具有嵌入在其中的所述电容器元件的所述多层互连的所述绝缘层和在与所述电容器元件相同的层中形成的构成所述逻辑电路的所述绝缘层被共同地提供，以及

所述绝缘层具有比硅氧化物膜的介电常数小的介电常数。

16.一种制造半导体器件的方法，所述半导体器件具有在相同的衬底上形成的存储器电路和逻辑电路，所述方法包括：

在所述衬底上形成绝缘层，在所述绝缘层中形成开口，并且在所述开口中形成下电极、电容器绝缘膜和上电极；

在具有形成于其中的开口的所述绝缘层中形成互连沟道；

形成金属膜以便填充所述开口和所述互连沟道；以及

平面化所述金属膜，

在所述平面化所述金属膜中，在所述互连沟道中形成构成所述逻辑电路的互连的同时，在所述开口中形成由所述下电极、所述电容器绝缘膜、所述上电极、嵌入电极和上互连构成的电容器元件。

17.根据权利要求16所述的制造半导体器件的方法，

其中，在所述形成所述互连沟道中，通过使用构成所述电容器元件的所述上电极作为掩膜，来形成要被填充构成所述逻辑电路的所述互连的所述互连沟道。

18.根据权利要求16所述的制造半导体器件的方法，

其中，在所述形成所述互连沟道中，通过使用构成所述电容器元件的所述上电极和所述电容器绝缘膜作为掩膜，来形成要被填充构成所述逻辑电路的所述互连的所述互连沟道。

19.根据权利要求16所述的制造半导体器件的方法，

其中，同时形成所述上互连和构成所述逻辑电路的所述互连。

20.根据权利要求16所述的制造半导体器件的方法，

其中，在形成所述开口之后，并且在所述开口的侧壁上形成具有比所述绝缘层的密度大的密度的侧壁保护膜之后，形成所述下电极。

21.一种制造半导体器件的方法，所述半导体器件具有在相同的衬底上形成的存储器电路和逻辑电路，所述方法包括：

在所述衬底上形成绝缘层，在所述绝缘层中形成开口，并且在所述开口中形成下电极、电容器绝缘膜、上电极、嵌入电极和上互连；

平面化所述上互连；

在具有形成于其中的所述开口的所述绝缘层中形成互连沟道；

形成金属膜，以便填充所述互连沟道；以及

平面化所述金属膜，并且同时进一步平面化所述上互连，

在所述平面化所述金属膜中，在所述互连沟道中形成构成所述逻辑电路的互连的同时，在所述开口中形成由所述下电极、所述电容器绝缘膜、所述上电极、嵌入电极和上互连构成的电容器元件。