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KR102810861B1 - 배선 콘택 플러그들을 포함하는 반도체 메모리 소자 - Google Patents

배선 콘택 플러그들을 포함하는 반도체 메모리 소자 Download PDF

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KR102810861B1
KR102810861B1 KR1020200145532A KR20200145532A KR102810861B1 KR 102810861 B1 KR102810861 B1 KR 102810861B1 KR 1020200145532 A KR1020200145532 A KR 1020200145532A KR 20200145532 A KR20200145532 A KR 20200145532A KR 102810861 B1 KR102810861 B1 KR 102810861B1
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이준우
조성동
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 메모리 소자는, 셀 영역 및 주변 영역을 가지는 기판, 상기 셀 영역에 배치되는 복수의 하부 전극, 상기 복수의 하부 전극을 덮는 커패시터 유전층, 및 상기 커패시터 유전층을 사이에 가지며 상기 복수의 하부 전극을 덮는 상부 전극으로 이루어지는 복수의 커패시터, 상기 상부 전극을 덮는 식각 정지막, 상기 식각 정지막을 덮으며 상기 셀 영역 및 상기 주변 영역에 배치되는 충전 절연층, 상기 충전 절연층 상의 복수의 배선 라인, 및 상기 복수의 배선 라인 중 적어도 하나와 상기 상부 전극을 전기적으로 연결하는 제1 배선 콘택 플러그를 포함하며, 상기 상부 전극은, 상기 커패시터 유전층 상을 덮으며 반도체 물질로 이루어지는 제1 상부 전극층 및 상기 제1 상부 전극층을 덮으며 금속계 물질로 이루어지는 제2 상부 전극층으로 이루어진다.

Description

배선 콘택 플러그들을 포함하는 반도체 메모리 소자{Semiconductor memory devices having wiring contact plugs}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 서로 다른 수직 레벨 사이를 전기적으로 연결하는 배선 콘택 플러그들을 가지는 반도체 메모리 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 이에 따라서, 반도체 메모리 소자의 신뢰성을 확보하기에 어려움이 발생하고 있다. 본 발명의 배경기술은 미국 특허등록공보 US8,546,232호(2013.10.1), 미국 특허등록공부 US10,332,888호(2019.6.25), 및 미국 특허출원공개공보 US2017/0186752호(2017.6.29)에 개시되어 있다.
본 발명의 기술적 과제는 신뢰성을 확보할 수 있는 배선 콘택 플러그들을 가지는 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다. 본 발명에 따른 반도체 메모리 소자는, 셀 영역 및 주변 영역을 가지는 기판; 상기 셀 영역에 배치되는 복수의 하부 전극, 상기 복수의 하부 전극을 덮는 커패시터 유전층, 및 상기 커패시터 유전층을 사이에 가지며 상기 복수의 하부 전극을 덮는 상부 전극으로 이루어지는 복수의 커패시터; 상기 상부 전극을 덮는 식각 정지막; 상기 식각 정지막을 덮으며 상기 셀 영역 및 상기 주변 영역에 배치되는 충전 절연층; 상기 충전 절연층 상의 복수의 배선 라인; 및 상기 복수의 배선 라인 중 적어도 하나와 상기 상부 전극을 전기적으로 연결하는 제1 배선 콘택 플러그;를 포함하며, 상기 상부 전극은, 상기 커패시터 유전층 상을 덮으며 반도체 물질로 이루어지는 제1 상부 전극층, 및 상기 제1 상부 전극층을 덮으며 금속계 물질로 이루어지는 제2 상부 전극층;으로 이루어진다.
본 발명에 따른 반도체 메모리 소자는, 셀 영역 및 주변 영역을 가지는 기판; 상기 셀 영역에 배치되는 복수의 하부 전극; 상기 주변 영역에 배치되며, 상기 기판 상의 게이트 라인 및 상기 게이트 라인 상의 로직 비트 라인; 상기 복수의 하부 전극의 표면을 컨포멀하게 덮는 커패시터 유전층; 반도체 물질로 이루어지고 상기 복수의 하부 전극 사이의 공간을 채우며 상기 커패시터 유전층을 덮는 제1 상부 전극층, 및 금속계 물질로 이루어지며 상기 제1 상부 전극층 상의 제2 상부 전극층으로 이루어지는 상부 전극; 상기 셀 영역에서, 상기 상부 전극을 덮는 식각 정지막; 상기 식각 정지막 및 상기 로직 비트 라인을 덮는 충전 절연층; 상기 충전 절연층 상의 복수의 배선 라인; 및 상기 충전 절연층 및 상기 식각 정지막을 관통하여 상기 복수의 배선 라인 중 적어도 하나와 상기 제2 상부 전극층을 연결하는 제1 배선 콘택 플러그;와 상기 충전 절연층을 관통하여 상기 복수의 배선 라인 중 다른 적어도 하나와 상기 로직 비트 라인을 연결하는 제2 배선 콘택 플러그;를 포함하며, 상기 제2 상부 전극층은, 전극 배리어층, 금속 물질로 이루어지는 메인 전극층, 및 도전성 금속 산화물로 이루어지는 계면층의 적층 구조를 가진다.
본 발명에 따른 반도체 메모리 소자는, 셀 영역 및 주변 영역을 가지는 기판; 상기 주변 영역에 배치되며, 상기 기판 상의 게이트 라인;, 상기 게이트 라인 상의 로직 비트 라인;, 및 상기 로직 비트 라인의 상면을 덮는 로직 캡핑층; 상기 셀 영역에 배치되는 복수의 하부 전극; 상기 셀 영역에서, 반도체 물질로 이루어지고 상기 복수의 하부 전극 사이의 공간을 채우며 상기 커패시터 유전층을 덮는 제1 상부 전극층, 및 금속계 물질로 이루어지며 상기 제1 상부 전극층 상의 제2 상부 전극층으로 이루어지며 커패시터 유전층을 사이에 가지며 상기 복수의 하부 전극을 덮는 상부 전극; 및 상기 상부 전극을 덮는 식각 정지막; 상기 식각 정지막 및 상기 로직 캡핑층을 덮는 충전 절연층; 상기 충전 절연층 상의 복수의 배선 라인; 및 상기 충전 절연층 및 상기 식각 정지막을 관통하여 상기 복수의 배선 라인 중 적어도 하나와 상기 상부 전극을 전기적으로 연결하는 제1 배선 콘택 플러그;와 상기 충전 절연층 및 상기 로직 캡핑층을 관통하여 상기 복수의 배선 라인 중 다른 적어도 하나와 상기 로직 비트 라인을 전기적으로 연결하며 상기 제1 배선 콘택 플러그보다 큰 값의 수직 높이를 가지는 제2 배선 콘택 플러그;를 포함하며, 상기 제2 상부 전극층은, 전극 배리어층, 금속 물질로 이루어지는 메인 전극층, 및 도전성 금속 산화물로 이루어지는 계면층이 순차적으로 적층되는 적층 구조를 가진다.
본 발명에 따른 반도체 메모리 소자는, 반도체 물질로 이루어지는 제1 상부 전극층 및 금속계 물질로 이루어지는 제2 상부 전극층으로 이루어지는 상부 전을 포함하며, 제1 상부 전극층은 복수의 하부 전극 사이의 공간을 채우며 커패시터 유전층을 덮을 수 있고, 제2 상부 전극층은 BEOL(back end of line) 공정을 수행하는 과정에서 하부의 구조물을 보호할 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자는 상부 전극층을 덮는 식각 정지막을 더 포함하므로, 서로 높이가 다른 제1 배선 콘택 플러그와 제2 배선 콘택 플러그는 별도로 형성하지 않고, 함께 형성할 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 3a 내지 도 3f, 도 4a 내지 도 4f, 도 5a 내지 도 5f, 도 6a 내지 도 6f, 도 7a 내지 도 7f, 도 8a 내지 도 8f, 도 9a 내지 도 9f, 도 10a 내지 도 10f, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20c, 및 도 21a 내지 도 21c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 22a 내지 도 22e는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 23a 내지 도 23f는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 일부분을 나타내는 확대 단면도들이다.
도 24a 내지 도 24c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 일부분을 나타내는 확대 단면도들이다.
도 25는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 26은 도 25의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 27은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 28은 반도체 메모리 소자를 나타내는 사시도이다.
도 1은 본 발명의 실시 예들에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 소자(1)는, 메모리 셀들이 배치되는 셀 영역(CLR)과, 셀 영역(CLR)을 둘러싸는 메인 주변 영역(PRR)을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 셀 영역(CLR) 내에는 셀 블록들(SCB)을 구분하는 서브 주변 영역들(SPR)을 포함할 수 있다. 셀 블록들(SCB)에는 복수의 메모리 셀들이 배치될 수 있다. 본 명세서에서 셀 블록(SCB)이란, 상기 메모리 셀들이 균일한 간격을 가지며 규칙적으로 배열된 영역을 의미하며, 셀 블록(SCB)은 서브 셀 블록이라 호칭할 수 있다.
메인 주변 영역(PRR) 및 서브 주변 영역(SPR)에는 상기 메모리 셀들로 전기적 신호를 인/아웃(in/out)하기 위한 로직 셀들이 배치될 수 있다. 일부 실시 예에서, 메인 주변 영역(PRR)은 주변 회로 영역, 서브 주변 영역(SPR)은 코어 회로 영역이라 호칭할 수 있다. 주변 영역(PR)은 메인 주변 영역(PRR)과 서브 주변 영역들(SPR)로 이루어질 수 있다. 즉, 주변 영역(PR)은 주변 회로 영역 및 코어 회로 영역을 포함하는 코어 및 주변 회로 영역일 수 있다. 일부 실시 예에서, 서브 주변 영역(SPR) 중 적어도 일부분은 셀 블록들(SCB)을 구분하기 위한 공간으로만 제공될 수 있다.
도 2는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2를 참조하면, 반도체 메모리 소자(1)는 메모리 셀 영역(CR) 및 주변 영역(PR)을 포함한다. 반도체 메모리 소자(1)는 메모리 셀 영역(CR)에 형성되는 복수의 활성 영역(ACT)과 주변 영역(PR)에 형성되는 복수의 로직 활성 영역(ACTP)을 포함할 수 있다. 메모리 셀 영역(CR)은 도 1에 보인 복수의 메모리 셀들이 배치되는 셀 블록(SCB)일 수 있고, 주변 영역(PR)은 도 1에 보인 메인 주변 영역(PRR)과 서브 주변 영역들(SPR)로 이루어지는 주변 영역(PR)일 수 있다.
일부 실시 예에서, 메모리 셀 영역(CR)에 배치되는 복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)은 메모리 셀 영역(CR)에서 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(LP)는 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 형성될 수 있다. 복수의 스토리지 노드(SN)는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드(SN)는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드(SN)는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다.
복수의 게이트 라인 패턴(GLP)은 주변 영역(PR)에서 로직 활성 영역(ACTP) 상에 배치될 수 있다. 도 2에는 복수의 게이트 라인 패턴(GLP)이 로직 활성 영역(ACTP) 상에서 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장되며 제2 수평 방향(Y 방향)으로 대체로 일정한 폭을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인 패턴(GLP) 각각은 다양한 폭을 가지거나 폭이 변화할 수 있으며, 굴곡을 가지거나 다양한 방향을 따라서 연장될 수 있다.
도 2에는 주변 영역(PR)에서 복수의 로직 활성 영역(ACTP) 및 복수의 게이트 라인 패턴(GLP)을 제외한 다른 구성 요소는 도시의 편의성을 위하여 생략되어 있다. 또한, 도 2에는 복수의 게이트 라인 패턴(GLP)이 복수의 로직 활성 영역(ACTP) 상에만 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 게이트 라인 패턴(GLP) 중 적어도 일부개는 로직 활성 영역(ACTP) 외측, 즉 로직 소자 분리막(도 3e 내지 도 3f의 115) 상으로 연장될 수 있다.
복수의 게이트 라인 패턴(GLP)은 복수의 비트 라인(BL)과 동일한 레벨에 형성될 수 있다. 일부 실시 예에서, 복수의 게이트 라인 패턴(GLP)과 복수의 비트 라인(BL)은 동일한 물질로 이루어지거나, 적어도 일부분이 동일한 물질로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인 패턴(GLP)의 전부 또는 일부를 형성하는 공정과 복수의 비트 라인(BL)을 형성하는 공정의 전부 또는 일부는 동일한 공정일 수 있다.
도 3a 내지 도 3f, 도 4a 내지 도 4f, 도 5a 내지 도 5f, 도 6a 내지 도 6f, 도 7a 내지 도 7f, 도 8a 내지 도 8f, 도 9a 내지 도 9f, 도 10a 내지 도 10f, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20c, 및 도 21a 내지 도 21c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 22a 내지 도 22e는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 단면도들이다. 구체적으로, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 및 도 22a는 도 2의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 및 도 10b는 도 2의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 및 도 10c는 도 2의 C-C' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d, 도 9d, 및 도 10d는 도 2의 D-D' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 3e, 도 4e, 도 5e, 도 6e, 도 7e, 도 8e, 도 9e, 도 10e, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 및 도 22b는 도 2의 E-E' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 3f, 도 4f, 도 5f, 도 6f, 도 7f, 도 8f, 도 9f, 도 10f, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 및 도 22c는 도 2의 F-F' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 22d는 도 22a의 CT1 부분을 나타내는 확대 단면도이고, 도 22e는 도 22c의 CT2 부분을 나타내는 확대 단면도이다.
도 3a 내지 도 3f를 함께 참조하면, 기판(110)에 소자 분리용 트렌치(116T), 및 로직 소자 분리용 트렌치(115T)를 형성하고, 소자 분리용 트렌치(116T)를 채우는 소자 분리막(116), 및 로직 소자 분리용 트렌치(115T)를 채우는 로직 소자 분리막(115)을 형성할 수 있다.
일부 실시 예에서, 기판(110)은 예를 들면, 실리콘(Si, silicon), 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시 예에서, 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 일부 실시 예에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
소자 분리막(116) 및 로직 소자 분리막(115)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자분리막(116)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자 분리막(116)은 산화막과 질화막으로 이루어지는 이중층 또는 다중층으로 구성될 수 있다. 그러나 본 발명의 기술적 사상에 따르면, 소자 분리막(116)의 구성은 상술한 바에 한정되는 것은 아니다. 소자 분리막(116)에 의해 메모리 셀 영역(도 2의 CR)에서 기판(110)에 복수의 활성 영역(118)이 정의될 수 있고, 로직 소자 분리막(115)에 의해 주변 영역(도 2의 PR)에서 기판(110)에 복수의 로직 활성 영역(117)이 정의될 수 있다.
소자 분리막(116)은 상기 소자 분리 구조체 중 복수의 활성 영역(118)을 정의하는 부분일 수 있고, 로직 소자 분리막(115)은 상기 소자 분리 구조체 중 복수의 로직 활성 영역(117)을 정의하는 부분일 수 있다. 일부 실시 예에서, 소자 분리막(116) 및 로직 소자 분리막(115)은 함께 형성될 수 있으며, 함께 소자 분리 구조체라 호칭할 수도 있다. 셀 영역(CR)과 주변 영역(PR)의 경계 부분에서 소자 분리막(116)과 로직 소자 분리막(115)은 명확히 구분되지 않을 수 있다.
활성 영역(118)은 도 2에 예시한 활성 영역(ACT)과 같이 각각 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 로직 활성 영역(117)은 도 2에 예시한 로직 활성 영역(ACTP)과 같이 각각 평면적으로 직사각형 형상을 가질 수 있으나, 이는 예시적으로 이에 한정되지 않으며, 다양한 평면 형상을 가질 수 있다.
기판(110)에는 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 일부 실시 예에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다.
복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)을 차례로 형성할 수 있다. 복수의 워드 라인(120)은 도 2에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치될 수 있다. 복수의 워드 라인(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
본 명세서에서 레벨 또는 수직 레벨이라 함은, 기판(110)의 주면(main surface) 또는 상면에 대해 수직 방향(Z 방향)으로의 높이를 의미한다. 즉, 동일한 레벨 또는 일정한 레벨에 위치한다는 것은 기판(110)의 주면 또는 상면에 대해 수직 방향(Z 방향)으로의 높이가 동일 또는 일정한 위치를 의미하고, 낮은/높은 레벨에 위치한다는 것은 기판(110)의 주면에 대해 수직 방향(Z 방향)으로의 높이가 낮은/높은 위치를 의미한다.
복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조일 수 있다. 예를 들면, 하부 워드 라인층(120a)은 금속 물질, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 워드 라인층(120b)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예들에서, 하부 워드 라인층(120a)은 코어층, 및 코어층과 게이트 유전막(122) 사이에 배치되는 배리어층으로 이루어질 수 있다.
일부 실시 예들에서, 복수의 워드 라인(120)을 형성하기 전 또는 형성한 후, 복수의 워드 라인(120)의 양측의 기판(110)의 활성 영역(118)의 부분에 불순물 이온을 주입하여 복수의 활성 영역(118)의 내에 소스 영역 및 드레인 영역을 형성할 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다.
복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합 중에서 선택되는 적어도 하나의 물질막으로 이루어질 수 있다.
도 4a 내지 도 4f를 함께 참조하면, 소자 분리막(116), 복수의 활성 영역(118), 복수의 매몰 절연막(124), 로직 소자 분리막(115), 및 복수의 로직 활성 영역(117) 상을 덮는 절연막 패턴(112, 114)을 형성한다. 예를 들면, 절연막 패턴(112, 114)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 금속계 유전막 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막이 적층되어 이루어질 수 있다. 일부 실시 예에서, 제1 절연막 패턴(112)은 실리콘 산화막으로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화막으로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 절연막 패턴(112)은 비금속계 유전막으로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전막으로 이루어질 수 있다.
이후, 절연막 패턴(112, 114) 상에 도전성 반도체층(132P)을 형성한 후, 도전성 반도체층(132P) 및 절연막 패턴(112, 114)을 관통하여 활성 영역(118) 내의 소스 영역을 노출시키는 다이렉트 콘택 홀(134H)을 형성하고, 다이렉트 콘택 홀(134H)을 채우는 다이렉트 콘택용 도전층(134P)을 형성한다. 일부 실시 예에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다. 도전성 반도체층(132P)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 다이렉트 콘택용 도전층(134P)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예들에서, 다이렉트 콘택용 도전층(134P)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
도 5a 내지 도 5f를 함께 참조하면, 도전성 반도체층(132P) 및 다이렉트 콘택용 도전층(134P)을 덮으며, 비트 라인 구조체(140)를 형성하기 위한 금속계 도전층, 및 절연 캡핑층을 순차적으로 형성한다. 일부 실시 예에서, 상기 금속계 도전층은 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조일 수 있다. 상기 제1 금속계 도전층, 상기 제2 금속계 도전층 및 상기 절연 캡핑층을 식각하여, 라인 형상인 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가지는 복수의 비트 라인(147)과 복수의 절연 캡핑 라인(148)을 형성한다.
일부 실시 예들에서, 제1 금속계 도전 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 도전 패턴(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 일부 실시 예에서, 제1 금속계 도전 패턴(145)은 확산 배리어(diffusion barrier)의 기능을 수행할 수 있다. 일부 실시 예에서, 복수의 절연 캡핑 라인(148)은 실리콘 질화막으로 이루어질 수 있다.
하나의 비트 라인(147)과, 하나의 비트 라인(147)을 덮는 하나의 절연 캡핑 라인(148)은 하나의 비트 라인 구조체(140)를 구성할 수 있다. 각각 비트 라인(147) 및 비트 라인(147)을 덮는 절연 캡핑 라인(148)으로 구성되는 복수의 비트 라인 구조체(140)는 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 2에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)는 절연막 패턴(112, 114)과 제1 금속계 도전 패턴(145) 사이에 배치되는 도전성 반도체층(도 4a 및 도 4d의 132P)의 부분인 도전성 반도체 패턴(132)을 더 포함할 수 있다.
복수의 비트 라인(147)을 형성하기 위한 식각 공정에서, 수직적으로 비트 라인(147)과 오버랩되지 않는 도전성 반도체층(도 4a 내지 도 4f의 132P)의 부분 및 다이렉트 콘택용 도전층(도 4a 및 도 4d의 134P)의 부분을 함께 식각 공정으로 제거하여 복수의 도전성 반도체 패턴(132) 및 복수의 다이렉트 콘택 도전 패턴(134)을 형성할 수 있다. 이때, 절연막 패턴(112, 114)은 복수의 비트 라인(147), 복수의 도전성 반도체 패턴(132) 및 복수의 다이렉트 콘택 도전 패턴(134)을 형성하는 식각 공정에서 식각 정지막의 기능을 수행할 수 있다. 복수의 다이렉트 콘택 도전 패턴(134)은 도 2에 예시한 복수의 다이렉트 콘택(DC)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽을 절연 스페이서 구조체(150)로 덮을 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시 예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화막으로 이루어지고, 제2 절연 스페이서(154)는 산화막으로 이루어질 수 있다. 일부 실시 예에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화막으로 이루어지고, 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 제2 절연 스페이서(156)가 질화막으로 이루어지는 경우, 제2 절연 스페이서(154)는 산화막으로 이루어지되, 후속 공정에서 제거되어 에어 스페이서가 될 수 있다.
복수의 비트 라인(147) 각각의 사이에는 복수의 베리드 콘택 홀(170H)이 형성될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다.
복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하여 형성할 수 있다. 일부 실시 예에서, 복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하는 이방성 식각 공정을 먼저 수행한 후, 활성 영역(118)을 다른 일부분을 더 제거하는 등방성 식각 공정을 수행하여 활성 영역(118)에 의하여 한정되는 공간이 확장되도록 형성할 수 있다.
로직 활성 영역(117) 상에는 복수의 게이트 라인 구조체(140P)가 형성될 수 있다. 일부 실시 예에서, 비트 라인 구조체(140)와 게이트 라인 구조체(140P) 사이에는 적어도 하나의 더미 비트 라인 구조체(140D)가 배치될 수 있다.
게이트 라인 구조체(140P)는 게이트 라인(147P), 및 게이트 라인(147P)을 덮는 절연 캡핑 라인(148)으로 이루어질 수 있다. 복수의 게이트 라인 구조체(140P)가 포함하는 복수의 게이트 라인(147P)은 복수의 비트 라인(147)과 함께 형성될 수 있다. 즉, 게이트 라인(147P)은 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가질 수 있다. 게이트 라인(147P)과 로직 활성 영역(117) 사이에는 게이트 절연막 패턴(142)이 배치될 수 있다. 일부 실시 예에서, 게이트 라인 구조체(140P)는 게이트 절연막 패턴(142)과 제1 금속계 도전 패턴(145) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 복수의 게이트 라인(147P)은 도 2에 예시한 복수의 게이트 라인 패턴(GLP)을 구성할 수 있다.
게이트 라인 구조체(140P)의 측벽은 게이트 절연 스페이서(150P)가 덮을 수 있다. 게이트 절연 스페이서(150P)는 예를 들면, 질화막으로 이루어질 수 있다. 일부 실시 예에서, 게이트 절연 스페이서(150P)는 단일층으로 이루어질 수 있으나, 이에 한정되지 않으며, 2중층 이상의 복수의 적층 구조로 형성될 수도 있다.
더미 비트 라인 구조체(140D)는 비트 라인 구조체(140)와 함께 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 더미 비트 라인 구조체(140D)는 비트 라인 구조체(140)와 대체로 유사한 구조를 가질 수 있다. 더미 비트 라인 구조체(140D)는 제1 금속계 도전 패턴(145) 및 제2 금속계 도전 패턴(146)을 포함하는 더미 비트 라인(147D), 그리고 절연 캡핑 라인(148)을 포함할 수 있다. 더미 비트 라인 구조체(140D)의 측벽은 절연 스페이서 구조체(150) 및 게이트 절연 스페이서(150P) 중 적어도 하나가 덮을 수 있다.
일부 실시 예에서, 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭보다 큰 값을 가질 수 있다. 다른 일부 실시 예에서, 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭과 동일한 값을 가질 수 있다. 일부 실시 예에서, 더미 비트 라인 구조체(140D)는 복수 개이며, 복수 개의 더미 비트 라인 구조체(140D) 중 일부개의 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭보다 큰 값을 가지고, 복수 개의 더미 비트 라인 구조체(140D) 중 다른 일부개의 제1 수평 방향(X 방향)으로의 더미 비트 라인(147D)의 폭은 비트 라인(147)의 수평 폭과 동일한 값을 가질 수 있다.
도 6a 내지 도 6f를 함께 참조하면, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간에 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)를 형성한다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방항)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화막으로 이루어질 수 있다.
일부 실시 예에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 2에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 라인(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 라인(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 레벨에 위치할 수 있다.
복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
복수의 게이트 라인 구조체(140P)의 주변의 절연막 패턴(112, 114) 상에는 충진 절연층(172, 174)이 형성될 수 있다. 일부 실시 예에서, 충진 절연층(172, 174)은 제1 충진 절연층(172)과 제2 충진 절연층(174)의 적층 구조를 가질 수 있다. 일부 실시 예에서, 제1 충진 절연층(172)은 산화물로 이루어지고, 제2 충진 절연층(174)은 질화물로 이루어질 수 있다. 충진 절연층(172, 174)의 상면, 즉 제2 충진 절연층(174)의 상면과 게이트 라인 구조체(140P)의 상면은 동일한 레벨을 가질 수 있다.
복수의 베리드 콘택(170) 및/또는 복수의 절연 펜스(180)를 형성하는 과정에서, 비트 라인 구조체(140), 더미 비트 라인 구조체(140D), 및 게이트 라인 구조체(140P)가 포함하는 절연 캡핑 라인(148), 절연 스페이서 구조체(150), 및 게이트 절연 스페이서(150P)의 상측 일부분이 제거되어, 비트 라인 구조체(140), 더미 비트 라인 구조체(140D), 및 게이트 라인 구조체(140P)의 상면의 레벨이 낮아질 수 있다.
도 7a 내지 도 7f를 참조하면, 충진 절연층(172, 174) 및 절연막 패턴(112, 114)을 관통하는 복수의 콘택 홀(CPHE, CPHF)을 형성한다. 복수의 콘택 홀(CPHE, CPHF)은 제1 콘택 홀(CPHE), 및 제2 콘택 홀(CPHF)을 포함할 수 있다. 제1 콘택 홀(CPHE), 및 제2 콘택 홀(CPHF) 각각은 워드 라인 콘택 홀(CPHE), 및 로직 활성 영역 콘택 홀(CPHF)이라 호칭할 수 있다.
워드 라인 콘택 홀(CPHE)은 충진 절연층(172, 174), 절연막 패턴(112, 114), 매몰 절연막(124) 및 상부 워드 라인층(120b)을 관통하여, 하부 워드 라인층(120a)까지 연장될 수 있다. 일부 실시 예에서, 워드 라인 콘택 홀(CPHE)은 하부 워드 라인층(120a) 내로 신장할 수 있다.
로직 활성 영역 콘택 홀(CPHF)은 충진 절연층(172, 174), 및 절연막 패턴(112, 114)을 관통하여 로직 활성 영역(117)까지 연장될 수 있다. 일부 실시 예에서, 로직 활성 영역 콘택 홀(CPHF)은 로직 활성 영역(117) 내로 신장할 수 있다.
일부 실시 예에서, 복수의 콘택 홀(CPHE, CPHF) 중 일부개는 절연 캡핑 라인(148)을 관통하여, 게이트 라인(147P) 또는 비트 라인(147)을 이루는 제2 금속계 도전 패턴(146) 또는 제1 금속계 도전 패턴(145)까지 연장될 수 있다.
도 8a 내지 도 8f를 함께 참조하면, 복수의 랜딩 패드 홀(190H) 및 복수의 콘택 홀(CPHE, CPHF)을 채우고, 복수의 비트 라인 구조체(140), 복수의 게이트 라인 구조체(140P) 및 적어도 하나의 더미 비트 라인 구조체(140D)를 덮는 랜딩 패드 물질층(190P)을 형성한다.
일부 실시 예에서, 베리드 콘택(170)과 랜딩 패드 물질층(190P)이 접하는 계면은 제2 금속계 도전 패턴(146)의 상면의 제1 수직 레벨(LV1)보다 높고, 절연 캡핑 라인(148)의 상면의 제2 수직 레벨(LV2)보다 낮을 수 있다.
일부 실시 예에서, 랜딩 패드 물질층(190P)은 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시 예에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다.
일부 실시 예에서, 랜딩 패드 물질층(190P)을 형성하기 전에 복수의 베리드 콘택(170) 상에 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 베리드 콘택(170)과 랜딩 패드 물질층(190P) 사이에 배치될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
랜딩 패드 물질층(190P) 상에는 복수의 하드마스크 패턴(HMKC, HMKP)을 형성한다. 일부 실시 예에서, 복수의 하드마스크 패턴(HMKC, HMKP)은, EUV 리소그래피 공정을 통하여 형성될 수 있다. 복수의 하드마스크 패턴(HMKC, HMKP)은 셀 하드마스크 패턴(HMKC) 및 로직 하드마스크 패턴(HMKP)을 포함할 수 있다.
도 9a 내지 도 9f를 함께 참조하면, 셀 하드마스크 패턴(HMKC), 및 로직 하드마스크 패턴(HMKP)을 식각 마스크로 랜딩 패드 물질층(도 8a 내지 도 8g의 190P)의 일부분을 제거하여, 복수의 랜딩 패드 홀(190H)의 적어도 일부분을 채우고 복수의 비트 라인 구조체(140) 상으로 연장되며 리세스부(190R)에 의하여 복수개로 분리된 복수의 랜딩 패드(190), 복수의 로직 비트 라인(BLP), 및 복수의 콘택 홀(CPHE, CPHF)을 각각 채우는 복수의 콘택 플러그(CPE, CPF)를 형성한다.
복수의 랜딩 패드(190)는 리세스부(190R)를 사이에 두고 서로 이격될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되며, 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다. 일부 실시 예에서, 복수의 랜딩 패드(190)는 복수의 비트 라인(147) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다. 복수의 랜딩 패드(190)는 도 2에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다.
베리드 콘택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(190)는, 베리드 콘택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다.
로직 비트 라인(BLP)은 제2 수직 레벨(LV2)보다 상측의 랜딩 패드 물질층(190P)의 부분일 수 있다. 복수의 콘택 플러그(CPE, CPF)는 복수의 제1 콘택 홀(CPHE)을 채우는 복수의 제1 콘택 플러그(CPE), 및 복수의 제2 콘택 홀(CPHF)을 채우는 복수의 제2 콘택 플러그(CPF)를 포함할 수 있다.
도 10a 내지 도 10f를 함께 참조하면, 복수의 랜딩 패드(190) 상에 복수의 하부 전극(210), 및 커패시터 유전층(220)을 순차적으로 형성한다. 복수의 하부 전극(210) 각각은, 복수의 랜딩 패드(190) 각각에 대응하여 전기적으로 연결될 수 있다. 커패시터 유전층(220)은 복수의 하부 전극(210)의 표면을 컨포멀(conformal)하게 덮을 수 있다. 일부 실시 예에서, 커패시터 유전층(220)은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 하부 전극(210) 상을 함께 덮도록 일체로 형성될 수 있다. 다른 일부 실시 예에서, 커패시터 유전층(220)은 메모리 셀 영역(CR) 및 주변 영역(도 2의 PR)을 함께 덮도록 형성될 수 있다. 복수의 하부 전극(210)은 도 2에 예시한 복수의 스토리지 노드(SN)를 구성할 수 있다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 예를 들면, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 별도로 도시하지는 않았으나, 반도체 메모리 소자(1)는 복수의 하부 전극(210)의 측벽들과 접촉하는 적어도 하나의 지지 패턴을 더 포함할 수 있다.
커패시터 유전층(220)은 예를 들면, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
복수의 하부 전극(210)을 형성하기 전에, 리세스부(190R)를 채우는 절연 구조물(195)을 형성할 수 있다. 일부 실시 예에서, 절연 구조물(195)은 층간 절연층 및 식각 정지막으로 이루어질 수 있다. 예를 들면, 상기 층간 절연층은 산화막으로 이루어지고, 상기 식각 정지막은 질화막으로 이루어질 수 있다. 도 10a 및 도 10c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다.
하부 전극(210) 및 커패시터 유전층(220)을 채우기 전에, 복수의 로직 비트 라인(BLP) 상을 덮는 로직 캡핑층(160)이 형성될 수 있다. 로직 캡핑층(160)은 예를 들면, 실리콘 질화물로 이루어질 수 있다. 일부 실시 예에서, 로직 캡핑층(160)은 복수의 로직 비트 라인(BLP)의 상면을 덮도록 형성될 수 있다. 다른 일부 실시 예에서, 로직 캡핑층(160)은 복수의 로직 비트 라인(BLP) 각각의 사이의 공간을 채우되, 복수의 로직 비트 라인(BLP)의 상면은 덮지 않도록 형성될 수 있다.
도 11a 내지 도 11c를 함께 참조하면, 커패시터 유전층(220) 및 로직 캡핑층(160)을 덮는 제1 상부 전극 물질층(232P)을 형성한다. 제1 상부 전극 물질층(232P)은 예를 들면, 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 상부 전극 물질층(232P)은 도핑된 폴리실리콘 또는 도핑된 폴리 SiGe(polycrystalline silicon germanium)으로 이루어질 수 있다. 제1 상부 전극 물질층(232P)은 복수의 하부 전극(210) 사이의 공간을 모두 채우도록 형성될 수 있다. 예를 들면, 제1 상부 전극 물질층(232P)은 커패시터 유전층(220) 및 로직 캡핑층(160) 상에 약 1000Å 내지 약 2500Å의 두께를 가지도록 형성될 수 있다.
도 12a 내지 도 12c를 함께 참조하면, 제1 상부 전극 물질층(232P) 상에 제2 상부 전극 물질층(234P) 및 식각 정지 물질층(240P)을 순차적으로 형성한다.
제2 상부 전극 물질층(234P)은 전체적으로 전도성을 가지는 금속계 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극 물질층(234P)은 금속으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극 물질층(234P)은 전극 배리어층, 금속으로 이루어지는 메인 전극층, 그리고 금속 산화물, 금속 질화물, 금속 탄화물, 및 금속 실리사이드 중 적어도 하나를 포함하는 계면층의 적층 구조를 가질 수 있다. 예를 들면, 제2 상부 전극 물질층(234P)은 약 300Å 내지 약 1000Å의 두께를 가지도록 형성될 수 있다. 일부 실시 예에서, 제2 상부 전극 물질층(234P)이 포함하는 상기 계면층은 약 5Å 내지 약 50Å의 두께를 가지도록 형성될 수 있다.
식각 정지 물질층(240P)은 예를 들면, Si 또는 Ge과, O, N, C, B, H, F 중 적어도 하나의 조합으로 이루어질 수 있다. 식각 정지 물질층(240P)은 예를 들면, SiO, SiN, SiCN, SiON, SiBN 등으로 이루어질 수 있다. 일부 실시 예에서, 식각 정지 물질층(240P)은 실리콘 산질화물, 또는 실리콘 질화물로 이루어질 수 있다. 예를 들면, 식각 정지 물질층(240P)은 약 300Å 내지 약 1500Å의 두께를 가지도록 형성될 수 있다. 일부 실시 예에서, 식각 정지 물질층(240P)과 로직 캡핑층(160)은 화학 양론비가 서로 다른 실리콘 질화물로 이루어질 수 있다.
도 13a 내지 도 13c를 함께 참조하면, 식각 정지 물질층(240P)의 일부분을 덮는 셀 마스크층(250)을 형성한다. 셀 마스크층(250)은 예를 들면, 레지스트 물질로 이루어지거나, 하드 마스크 물질과 레지스트 물질의 적층 구조일 수 있다. 셀 마스크층(250)은 메모리 셀 영역(도 2의 CR)을 덮고, 주변 영역(도 2의 PR)을 덮지 않을 수 있다. 예를 들면, 셀 마스크층(250)은 제1 상부 전극 물질층(232P), 제2 상부 전극 물질층(234P) 및 식각 정지 물질층(240P)이 적층된 구조물 중, 복수의 하부 전극(210)을 덮는 부분을 덮되, 로직 캡핑층(160) 상에서 대체로 일정한 수직 높이를 가지는 부분을 덮지 않고 노출시킬 수 있다.
도 14a 내지 도 14c를 함께 참조하면, 셀 마스크층(250)을 식각 마스크로, 식각 정지 물질층(240P), 제2 상부 전극 물질층(234P), 및 제1 상부 전극 물질층(232P) 각각의 일부분을 제거하여, 보호 절연 패턴(250P), 식각 정지막(240), 제2 상부 전극층(234), 및 제1 상부 전극층(232)을 형성한다. 제1 상부 전극층(232) 및 제2 상부 전극층(234)은 상부 전극(230)을 구성할 수 있다. 복수의 하부 전극(210), 및 커패시터 유전층(220), 및 상부 전극(230)은 복수의 커패시터 구조물(200)을 이룰 수 있다. 이후, 도 15a 도 15c에 보인 것과 같이 셀 마스크층(250)을 제거한다.
도 16a 내지 도 16c를 함께 참조하면, 도 15a 내지 도 15c의 결과물을 덮는 매립 절연 물질층(262P)을 형성한다. 매립 절연 물질층(262P)은 예를 들면, 실리콘 산화물로 이루어질 수 있다. 매립 절연 물질층(262P)은 복수의 커패시터 구조물(200)을 덮는 식각 정지막(240)의 부분을 모두 덮을 수 있도록 충분한 두께를 가지도록 형성될 수 있다. 예를 들면, 매립 절연 물질층(262P)은 식각 정지막(240)의 최상단보다 높은 레벨의 상면을 가지도록 형성될 수 있다.
도 16a 내지 도 17c를 함께 참조하면, 매립 절연 물질층(262P)의 상측 일부분을 제거하여 매립 절연층(262)을 형성한다. 매립 절연층(262)은 식각 정지막(240)의 최상단보다 높은 레벨의 매립 절연 물질층(262P)의 부분을 제거하여 형성할 수 있다. 예를 들면, 매립 절연층(262)은 식각 정지막(240)을 공정 스토퍼로 사용하는 CMP 공정을 수행하여 매립 절연 물질층(262P)의 상측 일부분을 제거하여 형성할 수 있다.
도 18a 내지 도 18c를 함께 참조하면, 매립 절연층(262) 및 식각 정지막(240)을 덮는 커버 절연층(264)을 형성한다. 매립 절연층(262) 및 커버 절연층(264)은 충전 절연층(260)을 구성할 수 있다. 커버 절연층(264)은 예를 들면, 실리콘 산화물로 이루어질 수 있다. 일부 실시 예에서, 매립 절연층(262) 및 커버 절연층(264)은 동일한 물질로 이루어질 수 있다. 매립 절연층(262) 및 커버 절연층(264)은 예를 들면, 산화막 또는 ULK (ultra low K)막으로 이루어질 수 있다. 상기 산화막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성할 수 있다. 상기 ULK막은, 예를 들면 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 19a 내지 도 19c를 함께 참조하면, 충전 절연층(260) 상에 하드 마스크층(270), 및 하드 마스크층(270)을 덮으며 제1 마스크 오프닝(MKO1) 및 제2 마스크 오프닝(MKO2)을 포함하는 복수의 마스크 오프닝을 가지는 마스크 패턴(MK)을 형성한다. 마스크 패턴(MK)은 제1 마스크 오프닝(MKO1)이 상부 전극(230) 상에 위치하고, 제2 마스크 오프닝(MKO2)이 로직 비트 라인(BLP) 상에 위치하도록 형성될 수 있다.
하드 마스크층(270)은 예를 들면, ACL(Amorphous Carbon Layer), 또는 SOH(Spin on Hardmask)를 포함할 수 있다. 일부 실시 예에서 하드 마스크층(270)은 ACL, SOH, 실리콘 산질화물, 및 반사 방지층 중 적어도 2개의 물질막의 적층 구조를 가질 수 있다. 마스크 패턴(MK)은 예를 들면, 레지스트 물질로 이루어질 수 있다.
도 19a 내지 도 20c를 함께 참조하면, 마스크 패턴(MK)을 식각 마스크로 하드 마스크층(270)의 일부분 및 충전 절연층(260)의 일부분을 제거하여, 제1 배선 콘택 홀(MCH1) 및 제2 배선 콘택 홀(MCH2)을 포함하는 복수의 배선 콘택 홀을 형성한다. 제1 배선 콘택 홀(MCH1) 및 제2 배선 콘택 홀(MCH2)을 포함하는 복수의 배선 콘택 홀을 형성한 후, 마스크 패턴(MK) 및 하드 마스크층(270)은 제거될 수 있다.
제1 배선 콘택 홀(MCH1)의 저면에는 상부 전극(230)이 노출될 수 있다. 제1 배선 콘택 홀(MCH1)은 커버 절연층(264) 및 식각 정지막(240)을 관통하여 상부 전극(230)까지 연장될 수 있다. 일부 실시 예에서, 제1 배선 콘택 홀(MCH1)은 상부 전극(230) 내로 신장할 수 있다.
제2 배선 콘택 홀(MCH2)의 저면에는 로직 비트 라인(BLP)이 노출될 수 있다. 제2 배선 콘택 홀(MCH2)은 충전 절연층(260) 및 로직 캡핑층(160)을 관통하여 로직 비트 라인(BLP)까지 연장될 수 있다. 일부 실시 예에서, 제2 배선 콘택 홀(MCH2)은 로직 비트 라인(BLP) 내로 신장할 수 있다.
일부 실시 예에서, 제1 배선 콘택 홀(MCH1) 및 제2 배선 콘택 홀(MCH2)은 식각 정지막(240)을 식각 정지막으로 사용하여 식각 정지막(240)과 로직 캡핑층(160)이 함께 노출되도록 하는 1차 식각 공정을 수행한 후, 식각 정지막(240)과 로직 캡핑층(160)을 제거하는 2차 식각 공정을 수행하여 형성할 수 있다. 따라서 상대적으로 수직 깊이가 크게 다른 제1 배선 콘택 홀(MCH1) 및 제2 배선 콘택 홀(MCH2)을 함께 형성할 수 있다.
도 21a 내지 도 21c를 함께 참조하면, 제1 배선 콘택 홀(MCH1)을 채우는 제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 홀(MCH2)을 채우는 제2 배선 콘택 플러그(MC2)를 포함하는 복수의 배선 콘택 플러그를 형성한다.
제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 플러그(MC2)를 포함하는 복수의 배선 콘택 플러그 각각은 배선 콘택 배리어층(312) 및 배선 콘택 충전층(314)을 포함하는 배선 콘택 도전층(310)으로 이루어질 수 있다. 배선 콘택 배리어층(312)은 제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 홀(MCH2) 각각의 내표면을 컨포멀하게 덮도록 형성할 수 있고, 배선 콘택 충전층(314)은 배선 콘택 배리어층(312)을 덮으며 제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 홀(MCH2) 각각을 채우도록 형성될 수 있다. 예를 들면, 배선 콘택 배리어층(312)은 Ti, Ta, TiN, TaN 등으로 이루어질 수 있다. 예를 들면, 배선 콘택 충전층(314)은 W과 같은 금속으로 이루어질 수 있다.
도 22a 내지 도 22e를 함께 참조하면, 제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 플러그(MC2)이 형성된 충전 절연층(260) 상에, 제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 플러그(MC2)와 연결되는 복수의 배선 라인(320)을 형성하여 반도체 메모리 소자(1)를 형성할 수 있다. 복수의 배선 라인(320)은 예를 들면, Al, Cu, W 등의 금속을 포함할 수 있다.
반도체 메모리 소자(1)는 복수의 활성 영역(118) 및 복수의 로직 활성 영역(117)을 가지는 기판(110), 기판(110) 내에서 복수의 활성 영역(118)을 가로지르는 복수의 워드 라인 트렌치(120T) 내부에 순차적으로 형성된 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124), 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 매몰 절연막(124)을 덮는 절연막 패턴(112, 114), 절연막 패턴(112, 114) 상에 복수의 비트 라인 구조체(140), 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150), 복수의 로직 활성 영역(117) 상에 복수의 게이트 라인 구조체(140P), 복수의 게이트 라인 구조체(140P)의 양 측벽을 덮는 복수의 게이트 절연 스페이서(150P), 복수의 절연 펜스(180) 및 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간의 하측 부분을 채우며 복수의 활성 영역(118)과 연결되는 복수의 베리드 콘택(170)과 상측 부분을 채우며 비트 라인 구조체(140)의 상측 부분으로 연장되는 복수의 랜딩 패드(190), 및 복수의 랜딩 패드(190)와 연결되는 복수의 하부 전극(210), 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)을 포함한다.
상부 전극(230)은 제1 상부 전극층(232) 및 제1 상부 전극층(232) 상을 덮는 제2 상부 전극층(234)으로 이루어질 수 있다. 제1 상부 전극층(232)은 커패시터 유전층(220) 상을 덮으며, 복수의 하부 전극(210) 사이의 공간을 채울 수 있다. 제1 상부 전극층(232)은 커패시터 유전층(220)의 최상단으로부터 수직 방향으로 제1 두께(T1)를 가질 수 있다. 제2 상부 전극층(234)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 작은 값일 수 있다. 제1 두께(T1)는 약 1000Å 내지 약 2500Å일 수 있고, 제2 두께(T2)는 약 300Å 내지 약 1000Å일 수 있다. 제2 상부 전극층(234)의 최하단은 복수의 하부 전극(210)의 최상단 및 커패시터 유전층(220)의 최상단보다 높은 수직 레벨에 위치할 수 있다.
일부 실시 예에서, 제1 상부 전극층(232)은 도핑된 폴리실리콘 또는 도핑된 poly SiGe으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극층(234)은 전극 배리어층(235) 및 메인 전극층(236)의 적층 구조를 가질 수 있다. 전극 배리어층(235)은 제2 상부 전극층(234)을 제1 상부 전극층(232)에 접착시키도록 하는 접착층의 기능을 수행할 수 있다. 전극 배리어층(235)은 예를 들면, Ti, TiN, Ta, TaN 등으로 이루어질 수 있다. 일부 실시 예에서, 전극 배리어층(235)은 Ti로 이루어질 수 있다. 메인 전극층(236)은 예를 들면, W, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O 등으로 이루어질 수 있다. 일부 실시 예에서, 메인 전극층(236)은 금속 물질로 이루어질 수 있다. 일부 실시 예에서, 메인 전극층(236)은 W으로 이루어질 수 있다.
식각 정지막(240)은 상부 전극(230)의 상면을 덮을 수 있다. 식각 정지막(240)은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 작은 값일 수 있다. 제3 두께(T3)는 약 300Å 내지 약 1500Å일 수 있다. 식각 정지막(240)은 상부 전극(230)을 덮되, 로직 캡핑층(160)을 덮지 않을 수 있다. 예를 들면, 식각 정지막(240)은 수직 방향(Z 방향)으로 상부 전극(230)과는 중첩되되, 로직 캡핑층(160)과는 중첩되지 않을 수 있다.
복수의 절연 펜스(180)는, 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉, 제2 수평 방향(Y 방항)을 따라서 서로 이격되며 배치될 수 있다. 복수의 절연 펜스(180) 각각은, 복수의 베리드 콘택(170) 사이로부터 복수의 랜딩 패드(190) 사이로 연장될 수 있다.
반도체 메모리 소자(1)는 워드 라인 콘택 플러그(CPE), 및 로직 활성 영역 콘택 플러그(CPF)를 더 포함할 수 있다. 워드 라인 콘택 플러그(CPE)는 충진 절연층(172, 174), 절연막 패턴(112, 114), 매몰 절연막(124) 및 상부 워드 라인층(120b)을 관통하여, 하부 워드 라인층(120a)과 연결될 수 있다. 로직 활성 영역 콘택 플러그(CPF)는 충진 절연층(172, 174), 및 절연막 패턴(112, 114)을 관통하여 로직 활성 영역(117)과 연결될 수 있다.
절연 캡핑 라인(148) 및 충진 절연층(172, 174) 상에는 복수의 로직 비트 라인(BLP)이 배치될 수 있다. 워드 라인 콘택 플러그(CPE), 및 로직 활성 영역 콘택 플러그(CPF) 각각은 복수의 로직 비트 라인(BLP) 중 적어도 하나와 연결될 수 있다. 복수의 로직 비트 라인(BLP) 각각은 비트 라인 배리어층(192) 및 비트 라인 도전층(194)의 적층 구조를 가질 수 있다. 일부 실시 예에서, 비트 라인 배리어층(192)은 Ti, TiN, 또는 Ti/TiN 적층 구조로 이루어질 수 있고, 비트 라인 도전층(194)은 W를 포함할 수 있다.
반도체 메모리 소자(1)는 제1 배선 콘택 플러그(MC1) 및 제2 배선 콘택 홀(MCH2)을 더 포함할 수 있다. 제2 배선 콘택 플러그(MC2)는 제1 배선 콘택 플러그(MC1)보다 큰 값의 수직 높이를 가질 수 있다. 예를 들면, 제1 배선 콘택 플러그(MC1)의 상면과 제2 배선 콘택 플러그(MC2)의 상면은 동일한 수직 레벨에 위치할 수 있고, 제1 배선 콘택 플러그(MC1)의 하면은 제2 배선 콘택 플러그(MC2)의 하면보다 높은 수직 레벨에 위치할 수 있다. 제2 제1 배선 콘택 플러그(MC1)는 배선 라인(320)과 상부 전극(230) 사이를 전기적으로 연결할 수 있다. 제2 배선 콘택 플러그(MC2)는 배선 라인(320)과 로직 비트 라인(BLP) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 제1 배선 콘택 플러그(MC2) 및 제1 배선 콘택 플러그(MC2)와 연결되는 로직 비트 라인(BLP)은, 배선 라인(320)과 게이트 라인(147P) 사이, 배선 라인(320)과 워드 라인(120) 사이, 또는 배선 라인(320)과 로직 활성 영역(117) 사이를 전기적으로 연결할 수도 있다.
제1 배선 콘택 플러그(MC1)는 충전 절연층(260), 즉 커버 절연층(264), 및 식각 정지막(240)을 관통하여 제2 상부 전극층(234)까지 연장될 수 있다. 예를 들면, 제1 배선 콘택 플러그(MC1)는 제2 상부 전극층(234) 내로 신장될 수 있다. 일부 실시 예에서, 제1 배선 콘택 플러그(MC1)는 제1 상부 전극층(232)과 접하지 않고 이격되도록, 제1 상부 전극층(232)의 상면보다 높은 수직 레벨에 위치하는 하면을 가질 수 있다. 일부 실시 예에서, 제1 배선 콘택 플러그(MC1)는 제2 상부 전극층(234)의 메인 전극층(236) 내로 연장되되, 전극 배리어층(235)과는 접하지 않을 수 있다.
제2 배선 콘택 플러그(MC2)는 충전 절연층(260), 즉 커버 절연층(264)과 매립 절연층(262), 및 로직 캡핑층(160)을 관통하여 로직 비트 라인(BLP)까지 연장될 수 있다. 예를 들면, 제2 배선 콘택 플러그(MC2)는 로직 비트 라인(BLP) 내로 신장될 수 있다. 일부 실시 예에서, 제2 배선 콘택 플러그(MC2)는 로직 비트 라인(BLP)의 비트 라인 도전층(194) 내로 신장되되, 비트 라인 배리어층(192)과는 접하지 않을 수 있다.
제1 배선 콘택 플러그(MC1)와 전기적으로 연결되는 제2 상부 전극층(234)의 상면을 덮으며, 제1 배선 콘택 플러그(MC1)를 포위하는 식각 정지막(240)과 제2 배선 콘택 플러그(MC2)와 전기적으로 연결되는 로직 비트 라인(BLP)의 상면을 덮으며, 제2 배선 콘택 플러그(MC2)를 포위하는 로직 캡핑층(160)은 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 식각 정지막(240)은 실리콘 산질화물로 이루어지고, 로직 캡핑층(160)은 실리콘 질화물로 이루어질 수 있다. 다른 일부 실시 예에서, 식각 정지막(240)과 로직 캡핑층(160)은 화학 양론비가 서로 다른 실리콘 질화물로 이루어질 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 반도체 물질로 이루어지는 제1 상부 전극층(232) 및 금속계 물질로 이루어지는 제2 상부 전극층(234)으로 이루어지는 상부 전극(230)을 포함한다. 따라서 제1 상부 전극층(232)은 복수의 하부 전극(210)을 덮는 커패시터 유전층(220)을 덮으며, 복수의 하부 전극(210) 사이의 공간을 채울 수 있고, 제2 상부 전극층(234)은, 배선 콘택 도전층(310) 및 배선 라인(320)과 같은 BEOL(back end of line) 공정을 수행하는 과정에서 하부의 구조물을 보호할 수 있다. 또한 제2 상부 전극층(234)은, 상부 전극층(230)을 덮는 절연 물질들, 예를 들면, 식각 정지막(240) 및/또는 충전 절연층(260)과 향상된 접착(adhesion) 특성을 제공하므로, 반도체 메모리 소자(1)의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자(1)는 상부 전극층(230)을 덮는 식각 정지막(240)을 더 포함하므로, 서로 높이가 다른 제1 배선 콘택 플러그(MC1)와 제2 배선 콘택 플러그(MC2)는 별도로 형성하지 않고, 함께 형성할 수 있다.
도 23a 내지 도 23f는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 일부분을 나타내는 확대 단면도들이다. 구체적으로 도 23a 내지 도 23f 각각은 도 22a의 CT1 부분에 대응하는 부분을 나타내는 확대 단면도이다.
도 22a 내지 도 23a를 함께 참조하면, 반도체 메모리 소자(1)는 도 22a, 도 22b 및 도 22d에 보인 상부 전극(230) 대신에 상부 전극(230a)을 포함할 수 있다.
상부 전극(230a)은 제1 상부 전극층(232) 및 제1 상부 전극층(232) 상을 덮는 제2 상부 전극층(234a)으로 이루어질 수 있다. 제1 상부 전극층(232)은 커패시터 유전층(220)의 최상단으로부터 수직 방향으로 제1 두께(T1)를 가질 수 있다. 제2 상부 전극층(234a)은 제2 두께(T2)를 가질 수 있다.
일부 실시 예에서, 제2 상부 전극층(234a)은 전극 배리어층(235), 메인 전극층(236), 및 계면층(237)의 적층 구조를 가질 수 있다. 계면층(237)은 메인 전극층(236)의 상면을 덮을 수 있다. 제1 배선 콘택 플러그(MC1)는 계면층(237)을 관통하여 메인 전극층(236) 내로 신장될 수 있다. 계면층(237)은 금속 산화물, 금속 질화물, 금속 탄화물, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들면, 메인 전극층(236)은 W으로 이루어지고, 계면층(237)은 WO, WN, WC, 및 WSi 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 계면층(237)은 도전성 금속 산화물로 이루어질 수 있다. 예를 들면, 계면층(237)은 WO로 이루어질 수 있다. 계면층(237)은 제1 두께(T1), 제2 두께(T2), 및 제3 두께(T3) 각각보다 작은 값의 제4 두께(T4)를 가질 수 있다. 제4 두께(T4)는 약 5Å 내지 약 50Å일 수 있다.
본 발명에 따른 반도체 메모리 소자(1)는 상부 전극층(234a)이 계면층(237)을 포함하므로, 배선 콘택 도전층(310) 및 배선 라인(320)과 같은 BEOL 공정을 수행하는 과정에서 하부의 구조물을 보호할 수 있다.
도 22a 내지 도 22e, 및 도 23b를 함께 참조하면, 반도체 메모리 소자(1)는 도 22a, 도 22b 및 도 22d에 보인 상부 전극(230) 대신에 상부 전극(230b)을 포함할 수 있다.
상부 전극(230b)은 제1 상부 전극층(232) 및 제1 상부 전극층(232) 상을 덮는 제2 상부 전극층(234b)으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극층(234b)은 전극 배리어층(235), 계면층(237), 및 메인 전극층(236)의 적층 구조를 가질 수 있다. 계면층(237)은 메인 전극층(236)의 하면을 덮도록 전극 배리어층(235)과 메인 전극층(236) 사이에 개재될 수 있다. 제1 배선 콘택 플러그(MC1)는 메인 전극층(236) 내로 신장될 수 있으며, 계면층(237)과는 접하지 않고 이격될 수 있다.
도 22a 내지 도 22e, 및 도 23c를 함께 참조하면, 반도체 메모리 소자(1)는 도 22a, 도 22b 및 도 22d에 보인 상부 전극(230) 대신에 상부 전극(230c)을 포함할 수 있다.
상부 전극(230c)은 제1 상부 전극층(232) 및 제1 상부 전극층(232) 상을 덮는 제2 상부 전극층(234c)으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극층(234c)은 전극 배리어층(235), 제1 메인 전극층(236a), 계면층(237), 및 제2 메인 전극층(236b)의 적층 구조를 가질 수 있다. 제1 메인 전극층(236a) 및 제2 메인 전극층(236b) 각각은 도 22a, 도 22b 및 도 22d에 보인 메인 전극층(236)과 동일한 물질로 이루어질 수 있다. 제1 메인 전극층(236a) 및 제2 메인 전극층(236b)을 함께 메인 전극층이라 호칭하면, 계면층(237)은 상기 상부 전극층의 내부에 개재된 형상을 가질 수 있다.
도 22a 내지 도 22e, 및 도 23d를 함께 참조하면, 반도체 메모리 소자(1)는 도 22a, 도 22b 및 도 22d에 보인 상부 전극(230) 대신에 상부 전극(230d)을 포함할 수 있다.
상부 전극(230d)은 제1 상부 전극층(232) 및 제1 상부 전극층(232) 상을 덮는 제2 상부 전극층(234d)으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극층(234d)은 전극 배리어층(235), 제1 계면층(237a), 메인 전극층(236), 및 제2 계면층(237b)의 적층 구조를 가질 수 있다. 제1 계면층(237a) 및 제2 계면층(237b) 각각은 도 23a에 보인 계면층(237a)과 동일한 물질로 이루어질 수 있다. 제1 계면층(237a) 및 제2 계면층(237b) 각각은 약 5Å 내지 약 25Å의 두께를 가질 수 있다.
도 22a 내지 도 22e, 및 도 23e를 함께 참조하면, 반도체 메모리 소자(1)는 도 22a, 도 22b 및 도 22d에 보인 상부 전극(230) 대신에 상부 전극(230e)을 포함할 수 있다.
상부 전극(230e)은 제1 상부 전극층(232) 및 제1 상부 전극층(232) 상을 덮는 제2 상부 전극층(234e)으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 전극층(234e)은 전극 배리어층(235), 제1 메인 전극층(236a), 제1 계면층(237a), 제2 메인 전극층(236b), 및 제2 계면층(237b)의 적층 구조를 가질 수 있다.
도 22a 내지 도 22e, 및 도 23f를 함께 참조하면, 반도체 메모리 소자(1)는 도 22a에 보인 제1 배선 콘택 플러그(MC1) 대신에 제1 배선 콘택 플러그(MC1a)를 포함할 수 있다.
제1 배선 콘택 플러그(MC1a)는 충전 절연층(260), 즉 커버 절연층(264), 식각 정지막(240) 및 제2 상부 전극층(234)을 관통하여 제1 상부 전극층(232) 내로 신장될 수 있으며, 커패시터 유전층(220)과는 접하지 않고 이격될 수 있다.
도 24a 내지 도 24c는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자의 일부분을 나타내는 확대 단면도들이다. 구체적으로 도 24a 내지 도 24c 각각은 도 22c의 CT2 부분에 대응하는 부분을 나타내는 확대 단면도이다.
도 22a 내지 도 22e, 및 도 24a를 함께 참조하면, 반도체 메모리 소자(1)가 포함하는 커패시터 유전층(220)은 로직 캡핑층(160)의 상면을 덮도록 형성될 수 있다. 즉 커패시터 유전층(220)은 메모리 셀 영역(도 2의 CR) 내에서 복수의 하부 전극(210) 상을 덮고, 주변 영역(도 2의 PR)에서 로직 캡핑층(160)의 상면을 덮도록 형성될 수 있다.
제2 배선 콘택 플러그(MC2)는 충전 절연층(260), 즉 커버 절연층(264)과 매립 절연층(262), 커패시터 유전층(220), 및 로직 캡핑층(160)을 관통하여 로직 비트 라인(BLP)의 비트 라인 도전층(194) 내로 신장될 수 있다.
도 22a 내지 도 22e, 및 도 24b를 함께 참조하면, 반도체 메모리 소자(1)가 포함하는 로직 캡핑층(160)은 복수의 로직 비트 라인(BLP) 각각의 사이의 공간을 채우되, 복수의 로직 비트 라인(BLP)의 상면은 덮지 않도록 형성될 수 있다.
제2 배선 콘택 플러그(MC2)는 충전 절연층(260), 즉 커버 절연층(264)과 매립 절연층(262)을 관통하여 로직 비트 라인(BLP)의 비트 라인 도전층(194) 내로 신장될 수 있다.
도 22a 내지 도 22e, 및 도 24c를 함께 참조하면, 반도체 메모리 소자(1)가 포함하는 로직 캡핑층(160)은 복수의 로직 비트 라인(BLP) 각각의 사이의 공간을 채우되, 복수의 로직 비트 라인(BLP)의 상면은 덮지 않도록 형성될 수 있고, 커패시터 유전층(220)은 로직 캡핑층(160)의 상면 및 로직 비트 라인(BLP)의 비트 라인 도전층(194)을 덮도록 형성될 수 있다.
제2 배선 콘택 플러그(MC2)는 충전 절연층(260), 즉 커버 절연층(264)과 매립 절연층(262), 및 커패시터 유전층(220)을 관통하여 로직 비트 라인(BLP)의 비트 라인 도전층(194) 내로 신장될 수 있다.
도 25는 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 26은 도 25의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 25 및 도 26을 참조하면, 반도체 메모리 소자(2)는 기판(410), 복수의 제1 도전 라인(420), 채널층(430), 게이트 전극(440), 게이트 절연층(450), 및 커패시터 구조물(480)을 포함할 수 있다. 집적회로 장치(400)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(410)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(410) 상에는 하부 절연층(412)이 배치될 수 있고, 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 수평 방향(X 방향)으로 서로 이격되고 제2 수평 방향(Y 방향)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 수평 방향(Y 방향)으로 연장될 수 있고, 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 반도체 메모리 소자(2)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(420)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(420)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(420)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 수평 방향(X 방향)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(430)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 수평 방향(X 방향)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 메모리 소자(2)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(440)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(440)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx,또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 25에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연층(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연층(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(450)은 게이트 전극(440)의 연장 방향(즉, 제1 수평 방향(X 방향))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연층(450)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(450)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 수평 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치되고, 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 콘택(460)이 배치될 수 있다. 커패시터 콘택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(460)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 콘택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 식각 정지막(470)이 배치되고, 식각 정지막(470)상에 커패시터 구조물(480)이 배치될 수 있다. 커패시터 구조물(480)은 하부 전극(482), 커패시터 유전층(484), 및 상부 전극(486)을 포함할 수 있다.
하부 전극(482)은 식각 정지막(470)을 관통하여 커패시터 콘택(460)의 상면에 전기적으로 연결될 수 있다. 하부 전극(482)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(482)은 커패시터 콘택(460)과 수직 오버랩되도록 배치되고, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(460)과 하부 전극(482) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(482)은 육각형 형상으로 배열될 수도 있다.
하부 전극(482) 및 커패시터 유전층(484)은 도 22a 내지 도 23f에 보인 하부 전극(210) 및 커패시터 유전층(220)일 수 있고, 커패시터 유전층(484)은 상부 전극(486)은 도 22a 내지 도 23f에 보인 상부 전극(230, 230a, 230b, 230c, 230d, 230e) 중 어느 하나일 수 있다.
반도체 메모리 소자(2)는 도 22a 내지 도 24c에 보인 제1 배선 콘택 플러그(MC1, MC1a) 중 어느 하나 및 제2 배선 콘택 플러그(MC2)를 더 포함할 수 있다.
도 27은 본 발명의 일 실시 예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 28은 반도체 메모리 소자를 나타내는 사시도이다.
도 27 및 도 28을 함께 참조하면, 반도체 메모리 소자(2a)는 기판(410A), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 콘택 게이트 전극(440A), 복수의 제2 도전 라인(442A), 및 커패시터 구조물(480)을 포함할 수 있다. 반도체 메모리 소자(2a)는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(410A)에는 제1 소자 분리막(412A) 및 제2 소자 분리막(414A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(430A1, 230A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(420A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 상기 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 수평 방향(Y 방향)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 콘택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 콘택 게이트 전극(440A)이 배치될 수 있고, 하나의 콘택 게이트 전극(440)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 콘택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 콘택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 게이트 절연층(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 콘택 게이트 전극(440A)의 상면 상에서 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 메모리 소자(2a)의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 콘택(460A)이 배치될 수 있다. 커패시터 콘택(460A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(460A) 상에 커패시터 구조물(480)이 배치될 수 있다.
커패시터 구조물(480)은 도 1 내지 도 24c를 통하여 설명한 커패시터 구조물(200)일 수 있고, 커패시터 구조물(480)은 도 22a 내지 도 23f에 보인 상부 전극(230, 230a, 230b, 230c, 230d, 230e) 중 어느 하나를 포함할 수 있다.
반도체 메모리 소자(2a)는 도 22a 내지 도 24c에 보인 제1 배선 콘택 플러그(MC1, MC1a) 중 어느 하나 및 제2 배선 콘택 플러그(MC2)를 더 포함할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 2a : 반도체 메모리 소자, 110 : 기판, CR : 메모리 셀 영역, PR : 주변 영역, 112 : 제1 절연막 패턴, 114 : 제2 절연막 패턴, 115 : 로직 소자 분리막, 116 : 소자 분리막, 117 : 로직 활성 영역, 118 : 활성 영역, WL, 120 : 워드 라인, 120a : 하부 워드 라인층, 120b : 상부 워드 라인층, 120T : 워드 라인 트렌치, 122 : 게이트 유전막, 124 : 메몰 절연막, 140 : 비트 라인 구조체, BL, 147 : 비트 라인, 140D : 더미 비트 라인 구조체, 140P : 게이트 라인 구조체, 147P : 게이트 라인, 150 : 절연 스페이서 구조체, BC, 170 : 베리드 콘택, 180 : 절연 펜스, LP, 190 : 랜딩 패드, 200 : 커패시터 구조체, 210 : 하부 전극, 220 : 커패시터 유전층, 230, 230a, 230b, 230c, 230d, 230e : 상부 전극, 232 : 제1 상부 전극층, 234, 234a, 234b, 234c, 234e : 제2 상부 전극층, 235 : 전극 배이러층, 236 : 메인 전극층, 237 : 계면층, 240 : 식각 정지막, 260 : 충전 절연층, 262 : 매립 절연층, 264 : 커버 절연층, 310 : 배선 콘택 도전층, 312 : 배선 콘택 배리어층, 314 : 배선 콘택 충전층, MC1, MC1a : 제1 배선 콘택 플러그, MC2 : 제2 배선 콘택 플러그

Claims (10)

  1. 셀 영역 및 주변 영역을 가지는 기판;
    상기 셀 영역에 배치되는 복수의 하부 전극, 상기 복수의 하부 전극을 덮는 커패시터 유전층, 및 상기 커패시터 유전층을 사이에 가지며 상기 복수의 하부 전극을 덮는 상부 전극으로 이루어지는 복수의 커패시터;
    상기 상부 전극을 덮는 식각 정지막;
    상기 식각 정지막을 덮으며 상기 셀 영역 및 상기 주변 영역에 배치되는 충전 절연층;
    상기 충전 절연층 상의 복수의 배선 라인; 및
    상기 복수의 배선 라인 중 적어도 하나와 상기 상부 전극을 전기적으로 연결하는 제1 배선 콘택 플러그;를 포함하며,
    상기 상부 전극은, 상기 커패시터 유전층 상을 덮으며 반도체 물질로 이루어지는 제1 상부 전극층, 및 상기 제1 상부 전극층을 덮으며 금속계 물질로 이루어지는 제2 상부 전극층;으로 이루어지고,
    상기 커패시터 유전층의 상면과 상기 제1 상부 전극층의 하면은 직접 접하고,
    상기 제1 상부 전극층은, 상기 커패시터 유전층에 의하여 덮인 상기 복수의 하부 전극 사이의 공간을 모두 채우는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 제1 배선 콘택 플러그는, 상기 충전 절연층 및 상기 식각 정지막을 관통하여 상기 제2 상부 전극층 내로 신장되며 상기 제1 상부 전극층의 상면보다 높은 수직 레벨에 위치하는 하면을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1 항에 있어서,
    상기 제2 상부 전극층은, 전극 배리어층, 및 메인 전극층의 적층 구조이며, 상기 제1 배선 콘택 플러그는, 상기 메인 전극층 내로 연장되되, 상기 전극 배리어층과는 접하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3 항에 있어서,
    상기 제2 상부 전극층은, 도전성 금속 산화물로 이루어지는 계면층을 더 포함하는 적층 구조인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 주변 영역에 배치되며, 상기 기판 상의 게이트 라인과 상기 게이트 라인 상의 로직 비트 라인;
    상기 복수의 배선 라인 중 다른 적어도 하나와 상기 로직 비트 라인을 전기적으로 연결하며 상기 제1 배선 콘택 플러그보다 큰 값의 수직 높이를 가지는 제2 배선 콘택 플러그; 및
    상기 로직 비트 라인 상을 덮으며 상기 식각 정지막과 다른 물질로 이루어지는 로직 캡핑층;을 더 포함하며,
    상기 제2 배선 콘택 플러그는, 상기 충전 절연층 및 상기 로직 캡핑층을 관통하여 상기 로직 비트 라인 내로 신장되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1 항에 있어서,
    상기 제2 상부 전극층의 최하단은 상기 커패시터 유전층의 최상단보다 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 셀 영역 및 주변 영역을 가지는 기판;
    상기 셀 영역에 배치되는 복수의 하부 전극;
    상기 주변 영역에 배치되며, 상기 기판 상의 게이트 라인 및 상기 게이트 라인 상의 로직 비트 라인;
    상기 복수의 하부 전극의 표면을 컨포멀하게 덮는 커패시터 유전층;
    반도체 물질로 이루어지고 상기 복수의 하부 전극 사이의 공간을 채우며 상기 커패시터 유전층을 덮는 제1 상부 전극층, 및 금속계 물질로 이루어지며 상기 제1 상부 전극층 상의 제2 상부 전극층으로 이루어지는 상부 전극;
    상기 셀 영역에서, 상기 상부 전극을 덮는 식각 정지막;
    상기 식각 정지막 및 상기 로직 비트 라인을 덮는 충전 절연층;
    상기 충전 절연층 상의 복수의 배선 라인; 및
    상기 충전 절연층 및 상기 식각 정지막을 관통하여 상기 복수의 배선 라인 중 적어도 하나와 상기 제2 상부 전극층을 연결하는 제1 배선 콘택 플러그;와 상기 충전 절연층을 관통하여 상기 복수의 배선 라인 중 다른 적어도 하나와 상기 로직 비트 라인을 연결하는 제2 배선 콘택 플러그;를 포함하며,
    상기 제2 상부 전극층은, 전극 배리어층, 금속 물질로 이루어지는 메인 전극층, 및 도전성 금속 산화물로 이루어지는 계면층의 적층 구조를 가지고,
    상기 커패시터 유전층의 상면과 상기 제1 상부 전극층의 하면은 직접 접하고,
    상기 제1 상부 전극층은, 상기 커패시터 유전층에 의하여 덮인 상기 복수의 하부 전극 사이의 공간을 모두 채우는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 제1 배선 콘택 플러그의 상면과 상기 제2 배선 콘택 플러그의 상면은 동일한 수직 레벨에 위치하고, 상기 제1 배선 콘택 플러그의 하면은 상기 제2 배선 콘택 플러그의 하면 및 상기 제1 상부 전극층의 상면 각각보다 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7 항에 있어서,
    상기 제2 상부 전극층은, 상기 전극 배리어층, 상기 메인 전극층, 및 상기 계면층이 순차적으로 적층되는 적층 구조를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  10. 셀 영역 및 주변 영역을 가지는 기판;
    상기 주변 영역에 배치되며, 상기 기판 상의 게이트 라인;, 상기 게이트 라인 상의 로직 비트 라인;, 및 상기 로직 비트 라인의 상면을 덮는 로직 캡핑층;
    상기 셀 영역에 배치되는 복수의 하부 전극;
    상기 셀 영역에서, 커패시터 유전층을 사이에 가지며 상기 복수의 하부 전극을 덮으며 반도체 물질로 이루어지며 상기 커패시터 유전층을 덮는 제1 상부 전극층, 및 금속계 물질로 이루어지며 상기 제1 상부 전극층 상의 제2 상부 전극층으로 이루어지는 상부 전극; 및 상기 상부 전극을 덮는 식각 정지막;
    상기 식각 정지막 및 상기 로직 캡핑층을 덮는 충전 절연층;
    상기 충전 절연층 상의 복수의 배선 라인; 및
    상기 충전 절연층 및 상기 식각 정지막을 관통하여 상기 복수의 배선 라인 중 적어도 하나와 상기 상부 전극을 전기적으로 연결하는 제1 배선 콘택 플러그;와 상기 충전 절연층 및 상기 로직 캡핑층을 관통하여 상기 복수의 배선 라인 중 다른 적어도 하나와 상기 로직 비트 라인을 전기적으로 연결하며 상기 제1 배선 콘택 플러그보다 큰 값의 수직 높이를 가지는 제2 배선 콘택 플러그;를 포함하며,
    상기 제2 상부 전극층은, 전극 배리어층, 금속 물질로 이루어지는 메인 전극층, 및 도전성 금속 산화물로 이루어지는 계면층이 순차적으로 적층되는 적층 구조를 가지고,
    상기 커패시터 유전층의 상면과 상기 제1 상부 전극층의 하면은 직접 접하고,
    상기 제1 상부 전극층은, 상기 커패시터 유전층에 의하여 덮인 상기 복수의 하부 전극 사이의 공간을 모두 채우는 반도체 메모리 소자.
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US18/153,028 US11901297B2 (en) 2020-11-03 2023-01-11 Semiconductor memory device including wiring contact plugs
US18/191,418 US12183680B2 (en) 2020-11-03 2023-03-28 Semiconductor memory device including wiring contact plugs
US18/961,767 US20250096141A1 (en) 2020-11-03 2024-11-27 Semiconductor memory device including wiring contact plugs

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646268B2 (en) 2020-11-13 2023-05-09 Nanya Technology Corporation Semiconductor device structure with conductive plugs of different aspect ratios and manganese-containing liner having different thicknesses
US11974424B2 (en) * 2021-11-30 2024-04-30 Winbond Electronics Corp. Memory device and method of forming the same
KR20230157022A (ko) * 2022-05-09 2023-11-16 삼성전자주식회사 반도체 메모리 장치
KR20230166660A (ko) * 2022-05-31 2023-12-07 삼성전자주식회사 반도체 메모리 소자
CN115377107A (zh) * 2022-07-22 2022-11-22 福建省晋华集成电路有限公司 半导体存储器及制备方法
KR20240019552A (ko) * 2022-08-04 2024-02-14 삼성전자주식회사 반도체 장치
KR20240041561A (ko) * 2022-09-23 2024-04-01 삼성전자주식회사 반도체 메모리 장치
US20240186396A1 (en) * 2022-12-05 2024-06-06 Winbond Electronics Corp. Semiconductor structure and method of forming the same
KR20240175507A (ko) * 2023-06-13 2024-12-20 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
KR20250077085A (ko) * 2023-11-23 2025-05-30 삼성전자주식회사 반도체 메모리 소자
KR20250088200A (ko) * 2023-12-08 2025-06-17 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US20250275114A1 (en) * 2024-02-27 2025-08-28 Nanya Technology Corporation Capacitor structure and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180197815A1 (en) * 2013-01-29 2018-07-12 Samsung Electronics Co., Ltd. Interconnection structures for semiconductor devices and methods of fabricating the same

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316351B1 (en) 2000-05-31 2001-11-13 Taiwan Semiconductor Manufacturing Company Inter-metal dielectric film composition for dual damascene process
KR20020037198A (ko) 2000-11-13 2002-05-18 김동기 전류 균일화 밴드와 육각판상 형태의 카본을 사용한 전기온돌 패널과 그 제조 방법
JP3643533B2 (ja) 2000-12-27 2005-04-27 株式会社東芝 半導体装置およびその製造方法
US20020164544A1 (en) 2001-05-02 2002-11-07 Advanced Micro Devices, Inc. Dual damascene using removable via studs
US6605546B1 (en) 2001-07-11 2003-08-12 Advanced Micro Devices, Inc. Dual bake for BARC fill without voids
US7094689B2 (en) 2004-07-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap interconnect structure and method thereof
KR20070009285A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 반도체 소자의 커패시터 및 그 제조 방법
US7592710B2 (en) 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
US7923343B2 (en) 2008-08-28 2011-04-12 Hynix Semiconductor Inc. Capacitor of semiconductor device and method for forming the same
US8624328B2 (en) 2008-11-19 2014-01-07 Renesas Electronics Corporation Semiconductor device
JP5613033B2 (ja) * 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101087846B1 (ko) 2010-11-04 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2012104551A (ja) * 2010-11-08 2012-05-31 Elpida Memory Inc 半導体記憶装置及びその製造方法
US20120235274A1 (en) 2011-03-14 2012-09-20 Doyle Brian S Semiconductor structure having an integrated double-wall capacitor for embedded dynamic random access memory (edram) and method to form the same
JP2013016632A (ja) 2011-07-04 2013-01-24 Elpida Memory Inc 半導体装置及びその製造方法
CN104115270B (zh) 2011-12-14 2017-12-08 英特尔公司 具有包含多个金属氧化物层的绝缘体堆叠体的金属‑绝缘体‑金属(mim)电容器
US20130264620A1 (en) * 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
KR101917816B1 (ko) 2012-05-08 2019-01-29 에스케이하이닉스 주식회사 캐패시터 및 그 제조 방법
KR20140048654A (ko) 2012-10-16 2014-04-24 삼성전자주식회사 반도체 소자
JP2014220423A (ja) 2013-05-09 2014-11-20 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
JP2015053337A (ja) 2013-09-05 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
TWI538226B (zh) 2013-12-13 2016-06-11 華亞科技股份有限公司 具有高結構強度之堆疊型電容器之製造方法
KR102246277B1 (ko) 2014-03-14 2021-04-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2015179727A (ja) 2014-03-19 2015-10-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
JP2015233069A (ja) 2014-06-09 2015-12-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102307061B1 (ko) 2014-08-05 2021-10-05 삼성전자주식회사 반도체 소자의 커패시터 제조 방법
KR20160133031A (ko) 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 캐패시터를 포함하는 반도체장치 및 그 제조 방법
KR102406971B1 (ko) 2015-12-24 2022-06-10 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
KR20180069186A (ko) 2016-12-14 2018-06-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102684539B1 (ko) 2016-12-21 2024-07-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102248788B1 (ko) * 2017-03-08 2021-05-06 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102421766B1 (ko) 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US10332888B2 (en) 2017-11-13 2019-06-25 United Microelectronics Corp. Memory devices and method of manufacturing the same
KR102451171B1 (ko) * 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
KR102719255B1 (ko) 2018-12-27 2024-10-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10861787B1 (en) * 2019-08-07 2020-12-08 Micron Technology, Inc. Memory device with bitline noise suppressing scheme
US11423951B2 (en) * 2020-01-12 2022-08-23 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180197815A1 (en) * 2013-01-29 2018-07-12 Samsung Electronics Co., Ltd. Interconnection structures for semiconductor devices and methods of fabricating the same

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Publication number Publication date
US12183680B2 (en) 2024-12-31
KR20220059846A (ko) 2022-05-10
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