TWI515745B

TWI515745B - 三維記憶裝置

Info

Publication number: TWI515745B
Application number: TW103123738A
Authority: TW
Inventors: 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-07-10
Filing date: 2014-07-10
Publication date: 2016-01-01
Also published as: TW201603042A

Description

三維記憶裝置

【0001】

本發明是有關於一種記憶裝置，且特別是有關於一種設置多個記憶單元之平面之三維記憶裝置。

【0002】

隨著積體電路製造技術的進步，堆疊多個平面之記憶單元之三維記憶裝置被發展出來，藉此獲得更大的儲存容量。

【0003】

在一個三維記憶體陣列中，位元線被安排成用來存取記憶陣列中的不同層，因此位元線的配置係顯著影響讀取及/或程式化記憶體的速度。因此，如何提供一種可改善記憶體讀取及/或程式化頻寬的記憶裝置，乃目前業界所致力的課題之一。

【0004】

本發明係有關於一種三維記憶裝置，此三維記憶裝置之導電結構設置係改善記憶體之讀取及程式化頻寬。

【0005】

根據一實施例，提出一種三維積體電路，包括記憶元件區、第一階梯結構、第二階梯結構、第一導電條以及第二導電條。記憶元件區包括第一堆疊結構以及第二堆疊結構。第一堆疊結構包括第一半導體條，第二堆疊結構包括第二半導體條。第一階梯結構位於記憶元件區之一側，第一半導體條之一端連接第一階梯結構。第二階梯結構位於記憶元件區之對側，第二半導體條之一端連接第二階梯結構。第一導電條透過第一階梯結構耦接至第一半導體條。第二導電條透過第二階梯結構耦接至第二半導體條。

【0006】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0027】

100、800‧‧‧三維記憶裝置
102、802(1)、802(2)‧‧‧記憶元件區
104A、104B、804A、804B、804C‧‧‧階梯結構
106(1)-106(8)、806(1)-806(8)‧‧‧導電條
108(1)-108(8)‧‧‧堆疊結構
114‧‧‧導電插塞
112(1)-112(n)、116(1)-116(8)、118(1)-118(8)、120_{_odd}、120_{_even}‧‧‧導電結構
702‧‧‧感測放大器
A1-A4、B1-B4‧‧‧半導體條
ML1‧‧‧第一金屬層
ML2‧‧‧第二金屬層
ML3‧‧‧第三金屬層
SV‧‧‧感測訊號
GV‧‧‧屏蔽訊號
MS‧‧‧記憶胞串
P1‧‧‧預充電階段
P2‧‧‧設定及感測階段
P3‧‧‧還原階段
GSL‧‧‧接地選擇線訊號
CSL‧‧‧源極線訊號
SSL_{_sel}‧‧‧被選之串接選擇線訊號
SSL_{_unsel}‧‧‧未選之串接選擇線訊號
Channel‧‧‧記憶胞通道電壓
ML3 BL‧‧‧第三金屬層之位元線訊號
WL_{_unsel}‧‧‧未選之字元線訊號
WL_{_sel}‧‧‧被選之字元線訊號
BLCLAMP‧‧‧位元線箝位訊號
CSL、SSL、BLSEL、BLC、BLK、BLC_I、LPC、BRST、BRSTN、STBN、CNB‧‧‧訊號

【0007】

第1圖繪示根據一實施例之三維記憶裝置之示意圖。
第2圖繪示三維記憶裝置之上視圖。
第3圖繪示三維記憶裝置之讀取操作之一例示意圖。
第4圖繪示讀取三維記憶裝置之訊號波形圖。
第5圖繪示三維記憶裝置之讀取操作之另一例示意圖。
第6圖繪示用以讀取三維記憶裝置之感測放大器。
第7圖繪示感測放大器讀取三維記憶裝置之相關訊號波形圖。
第8圖繪示依據本發明一實施例之三維記憶裝置之上視圖。

【0008】

以下係提出實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本揭露欲保護之範圍。此外，實施例中之圖式係省略不必要之元件，以清楚顯示本揭露之技術特點。

【0009】

請同時參考第1圖及第2圖。第1圖繪示根據一實施例之三維記憶裝置100的示意圖。第2圖繪示三維記憶裝置100之上視圖。三維記憶裝置100包括記憶元件區102、階梯結構104A、104B以及多個導電條106(1)-106(8)。記憶元件區102中定義了多個記憶胞(memory cell)，每一導電條106(1)-106(8)例如分別作為一記憶胞串之位於線(bit line, BL)。

【0010】

記憶元件區102包括多排往X方向延伸的堆疊結構108(1)-108(8)。奇數排之堆疊結構108(1)、108(3)、108(5)、108(7)與偶數排之堆疊結構108(2)、108(4)、108(6)、108(8)交錯排列。堆疊結構108(1)與堆疊結構108(2)平行且相鄰；堆疊結構108(3)與堆疊結構108(4)平行且相鄰；堆疊結構108(5)與堆疊結構108(6)平行且相鄰；堆疊結構108(7)與堆疊結構108(8)平行且相鄰。堆疊結構108(1)-108(8)各自包括數個互相分開半導體條(如堆疊結構108(1)中的半導體條A1-A4、堆疊結構108(2)中的半導體條B1-B4)。如第1圖所示，半導體條A1-A4位於不同層且以介電條分開，半導體條B1-B4位於不同層且以介電條分開。為了清楚表示實施例之記憶裝置的結構，第1圖並未繪示出介電條的部分。

【0011】

導電結構112(1)-112(n)設置於堆疊結構108(1)-108(8)之側壁，並沿著Z方向互相分開地配置，以例如作為三維記憶裝置100之字元線(word line, WL)，其中n為大於1的正整數。

【0012】

階梯結構104A位於記憶元件區102之一側，奇數排之堆疊結構108(1)、108(3)、108(5)、108(7)之半導體條之一端連接階梯結構104A。階梯結構104B位於記憶元件區102之對側，偶數排之堆疊結構108(2)、108(4)、108(6)、108(8)之半導體條之一端連接階梯結構104B。

【0013】

導電條106(1)、106(3)、106(5)、106(7)與導電條106(2)、106(4)、106(6)、106(8)交錯排列。導電條106(1)、106(3)、106(5)、106(7)透過階梯結構104A耦接至奇數排之堆疊結構108(1)、108(3)、108(5)、108(7)之半導體條。在第1圖的例子中，導電條106(1)、106(3)、106(5)、106(7)位在堆疊結構108(1)-108(8)上方之第三金屬層ML3，並分別透過導電插塞(plug)114連接至階梯結構104A的不同層，以電性連接至堆疊結構108(1)、108(3)、108(5)、108(7)中不同層的半導體條。類似地，導電條106(2)、106(4)、106(6)、106(8)位在第三金屬層ML3，並透過階梯結構104B分別耦接至堆疊結構108(2)、108(4)、108(6)、108(8) 中不同層的半導體條。

【0014】

在第1圖的例子中，導電條106(1)-106(8)平行各堆疊108(1)-108(8)之半導體條。導電條106(1)、106(3)、106(5)、106(7)橫跨記憶元件區102以及階梯結構104B之上方，並與階梯結構104B電性隔離。導電條106(2)、106(4)、106(6)、106(8)橫跨記憶元件區102以及階梯結構104A之上方，並與階梯結構104A電性隔離。位於相同層之兩相鄰之半導體條(如位於相同層之堆疊結構108(1)之半導體條A1與堆疊結構108(2)之半導體條B1)之間距(pitch)與兩鄰近之導電條(如導電條106(1)與106(2))之間距相等。相較於傳統三維記憶體結構，本發明實施例之三維記憶體裝置可提供較大的讀取及程式化頻寬。

【0015】

在第1圖的例子中，導電結構116(1)、116(3)、116(5)、116(7)分別設置於奇數排堆疊結構108(1)、108(3)、108(5)、108(7)之半導體條之側壁上且鄰近階梯結構104A，用以作為奇數排堆疊結構108(1)、108(3)、108(5)、108(7)之串接選擇線。類似地，導電結構116(2)、116(4)、116(6)、116(8)分別設置於偶數排堆疊結構108(2)、108(4)、108(6)、108(8)之半導體條之側壁上且鄰近階梯結構104B，用以作為偶數排堆疊結構108(2)、108(4)、108(6)、108(8)之串接選擇線。換言之，在第1圖的例子中，奇數頁與偶數頁之串接選擇閘係沿著相反方向設置。

【0016】

導電結構116(1)-116(8)電性連接至第一金屬層ML1與第二金屬層ML2所形成之串接選擇線，藉由提供電壓至第一金屬層ML1與第二金屬層ML2所形成之串接選擇線，可控制對應之堆疊結構之半導體條為選擇(selected)狀態或未選擇(unselected)狀態。

【0017】

導電結構118(1)、118(3)、118(5)、118(7)設置於奇數排堆疊結構108(1)、108(3)、108(5)、108(7)之半導體條之側壁上且位於鄰近階梯結構104B之位置，用以作為堆疊結構108(1)、108(3)、108(5)、108(7)之源極線。堆疊結構108(1)、108(3)、108(5)、108(7)之半導體條之一端係終止於導電結構118(1)、118(3)、118(5)、118(7)。類似地，導電結構118(2)、118(4)、118(6)、118(8)設置於偶數排堆疊結構108(2)、108(4)、108(6)、108(8)之半導體條之側壁上且位於鄰近階梯結構104A之位置，用以作為堆疊結構108(2)、108(4)、108(6)、108(8)之源極線。堆疊結構108(2)、108(4)、108(6)、108(8)之半導體條之一端係終止於導電結構118(2)、118(4)、118(6)、118(8)。

【0018】

導電結構120_{_odd}設置於奇數排堆疊結構108(1)、108(3)、108(5)、108(7)之半導體條之側壁上，用以作為堆疊結構108(1)、108(3)、108(5)、108(7)之接地選擇線。類似地，導電結構120_{_even}設置於偶數排堆疊結構108(2)、108(4)、108(6)、108(8)之半導體條之側壁上，用以作為堆疊結構108(2)、108(4)、108(6)、108(8)之接地選擇線。在一實施例中，作為接地選擇線之導電結構位於作為串接選擇線之導電結構與作為源極線之導電結構之間，並鄰近作為源極線之導電結構。

【0019】

可理解的是，上述實施例之堆疊結構的排數、半導體條的階層數、字元線的列數、導電條的數目等並不限於如第1圖所示的數目，可視實際狀況分別設計成更多或更少的數目。此外，上述實施例中的導電材料可包括金屬、多晶矽、金屬矽化物、或其他合適的材料。介電材料可包括氧化物或矽化物，例如氧化矽、氮化矽、或氮氧化矽，或其他合適的材料。

【0020】

請參照第3圖，其繪示三維記憶裝置100之讀取操作之一例。在第3圖的例子中，可先選擇一奇數頁。藉由施加感測訊號SV至作為位元線之導電條106(1)、106(3)、106(5)、106(7)以感測記憶裝置100中K層(此例中K=4)的記憶胞，並藉由施加屏蔽訊號GV(如接地電壓)至導電條106(2)、106(4)、106(6)、106(8)以對其進行屏蔽(shielded)。接著，開啟選擇之偶數頁。在本實施例中，感測操作可在一字元線設定波形中進行，因此本質上係在一波形中讀取兩頁，進而加倍記憶體讀取速度。

【0021】

第4圖繪示讀取三維記憶裝置100之訊號波形圖之一例。在預充電階段P1，接地選擇線訊號(GSL)被設定為高電壓，源極線訊號(CSL)被設定為接地電壓，且串接選擇線訊號(SSL_{_sel})以及未選之串接選擇線訊號(SSL_{_unsel})被設定為高電壓以設定記憶胞通道電壓(Channel)為接地位準。在設定及感測階段P2，被選之串選擇線(SSL_{_sel})被施加通過(pass)電壓(約6伏特)；未選之串選擇線訊號(SSL_{_unsel})被設定為低電壓(約-2伏特)；第三金屬層之位元線訊號(ML3 BL)被設定為感測電壓(約1伏特)；未選之字元線訊號(WL_{_unsel})被設定為通過電壓(約6伏特)；被選之字元線訊號(WL_{_sel})被設定為低電壓(約小於0伏特)。藉由施加位元線箝位訊號(BLCLAMP)，儲存於記憶胞中的資料可透過感測電路而被感測。設定位元線及感測階段例如重複兩個頁之讀取。在還原階段P3，記憶胞通道進行放電以進行還原(recovery)至接地電壓。可以理解的是，第4圖之波形圖僅係作為說明之用，並非用以限制本發明。

【0022】

請參照第5圖，其繪示三維記憶裝置100之讀取操作之另一例示意圖。在第5圖的例子中，可同時選擇兩頁以進行讀取，其中一頁為奇數頁，另一頁為偶數頁。為加倍記憶體讀取速度，位元線及接地選擇線被設定，且所有的串接選擇線被關閉。

【0023】

請參考第6圖及第7圖。第6圖繪示用以讀取三維記憶裝置100之感測放大器702之一例。第7圖繪示感測放大器702讀取三維記憶裝置100之相關訊號波形圖之一例。如第7圖所示，三維記憶裝置100之相關訊號包括訊號CSL、SSL、BLSEL、BLC、BLK、BLC_I、LPC、BRST、BRSTN、STBN、CNB。感測放大器702藉由上述訊號以執行傳統之記憶體感測操作，故此處不再贅述感測放大器702之操作細節。針對三維記憶裝置100之一記憶胞串MS，感測放大器702執行電流感測以讀取特定記憶胞所儲存之資料。

【0024】

第8圖繪示依據本發明一實施例之三維記憶裝置800之上視圖。三維記憶裝置800包含多個記憶元件區。如第8圖所示，三維記憶裝置800包括多個記憶元件區802(1)以及802(2)。記憶元件區802(1)、802(2)與多個階梯結構804A、804B、804C交錯設置。記憶元件區802(1)以及802(2)中堆疊結構之設置與前一實施例相同，故不再贅述。導電條806(1)-806(8)與記憶元件區802A以及802B中的堆疊結構平行。導電條806(1)、806(3)、806(5)、806(7)與階梯結構804A及804C透過導電栓塞電性連接，並與階梯結構804B電性隔離(不與階梯結構804B連接)。導電條806(2)、806(4)、806(6)、806(8)與階梯結構804B透過導電栓塞電性連接，並與階梯結構804A、804C電性隔離(不與階梯結構804A、804C連接)。換言之，導電條806(1)、806(3)、806(5)、806(7)電性連接至奇數列之階梯結構。導電條806(2)、806(4)、806(6)、806(8)電性連接至偶數列之階梯結構。在此實施例中，各階梯結構804A-804C之位置可沿X方向平移。舉例來說，可使用平移擾亂(shift-scamble)設計以平均位元線感應電容。

【0025】

依據上述，本發明實施例之三維記憶裝置係提供一具備密集間距之位元線設計。由於位元線之數量增加，故相較於傳統三維記憶體結構，本發明實施例之三維記憶體裝置可提供改善的讀取以及程式化頻寬。

【0026】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧三維記憶裝置

102‧‧‧記憶元件區

104A、104B‧‧‧階梯結構

106(1)-106(8)‧‧‧導電條

114‧‧‧導電插塞

112(1)-112(n)、116(1)、118(1)、120_{_odd}‧‧‧導電結構

A1-A4、B1-B4‧‧‧半導體條

ML1‧‧‧第一金屬層

ML2‧‧‧第二金屬層

ML3‧‧‧第三金屬層

Claims

【第1項】

一種三維記憶裝置，包括：
一記憶元件區，包括：
一第一堆疊結構，包括一第一半導體條；以及
一第二堆疊結構，包括一第二半導體條，該第二堆疊結構與該第一堆疊結構平行且相鄰；
一第一階梯結構，位於該記憶元件區外之一側，該第一半導體條之一端連接該第一階梯結構；
一第二階梯結構，位於該記憶元件區外之對側，該第二半導體條之一端連接該第二階梯結構；
一第一導電條，透過該第一階梯結構耦接至該第一半導體條；以及
一第二導電條，透過該第二階梯結構耦接至該第二半導體條。
【第2項】

如申請專利範圍第1項所述之三維記憶裝置，其中該記憶元件區更包括：
數個該第一堆疊結構，包括互相分開的數個該第一半導體條；以及
數個該第二堆疊結構，包括互相分開的數個該第二半導體條，該些第一堆疊結構與該些第二堆疊結構交錯排列。
【第3項】

如申請專利範圍第2項所述之三維記憶裝置，其中包括：
數個該第一導電條，透過該第一階梯結構分別連接至不同層之該些第一半導體條；以及
數個該第二導電條，透過該第二階梯結構分別連接至不同層之該些第二半導體條，該些第一導電條與該些第二導電條交錯排列。
【第4項】

如申請專利範圍第1項所述之三維記憶裝置，其中該第一導電條橫跨該記憶元件區以及該第二階梯結構之上方，並與該第二階梯結構電性隔離；該第二導電條橫跨該記憶元件區以及該第一階梯結構之上方，並與該第一階梯結構電性隔離。
【第5項】

如申請專利範圍第1項所述之三維記憶裝置，其中該第一半導體條與該第二半導體條之間距與該第一導電條與該第二導電條之間距相等。
【第6項】

一種三維記憶裝置，包括：
複數個記憶元件區，其中該些記憶元件區之一第一記憶元件區包括：
一第一堆疊結構，包括一第一半導體條；以及
一第二堆疊結構，包括一第二半導體條，該第二堆疊結構與該第一堆疊結構平行且相鄰；
複數個階梯結構，該些階梯結構與該些記憶元件區交錯設置；
一第一導電條，透過該些階梯結構之一第一階梯結構耦接至該第一半導體條，其中該第一導電條電性連接至奇數列之該些階梯結構；以及
一第二導電條，透過該些階梯結構之一第二階梯結構耦接至該第二半導體條，其中該第二導電條電性連接至偶數列之該些階梯結構。
【第7項】

如申請專利範圍第6項所述之三維記憶裝置，其中該第一記憶元件區更包括：
數個該第一堆疊結構，包括互相分開的數個該第一半導體條；以及
數個該第二堆疊結構，包括互相分開的數個該第二半導體條，該些第一堆疊結構與該些第二堆疊結構交錯排列。
【第8項】

如申請專利範圍第7項所述之三維記憶裝置，其中包括：
數個該第一導電條，透過該第一階梯結構分別連接至不同層之該些第一半導體條；以及
數個該第二導電條，透過該第二階梯結構分別連接至不同層之該些第二半導體條，該些第一導電條與該些第二導電條交錯排列。
【第9項】

如申請專利範圍第6項所述之三維記憶裝置，其中該第一導電條與偶數列之該些階梯結構電性隔離；該第二導電條與其數列之該些階梯結構電性隔離。
【第10項】

如申請專利範圍第6項所述之三維記憶裝置，其中該第一半導體條與該第二半導體條之間距與該第一導電條與該第二導電條之間距相等。