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TWI458081B - 併有具有串選擇閘之記憶體單元串之記憶體裝置，及操作及形成其之方法 - Google Patents

併有具有串選擇閘之記憶體單元串之記憶體裝置，及操作及形成其之方法 Download PDF

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TWI458081B
TWI458081B TW101101489A TW101101489A TWI458081B TW I458081 B TWI458081 B TW I458081B TW 101101489 A TW101101489 A TW 101101489A TW 101101489 A TW101101489 A TW 101101489A TW I458081 B TWI458081 B TW I458081B
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Zengtao Liu
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Micron Technology Inc
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Description

併有具有串選擇閘之記憶體單元串之記憶體裝置，及操作及形成其之方法
本發明大體而言係關於半導體記憶體，且詳言之，在一或多項實施例中，本發明係關於NAND記憶體。
記憶體裝置通常提供為電腦或其他電子裝置中之內部電路、半導體電路、積體電路。存在許多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)，及快閃記憶體。
快閃記憶體裝置已發展為用於廣泛範圍之電子應用的非揮發性記憶體之風行來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。經由電荷儲存結構(例如，浮動閘極或電荷截獲)之程式化(其有時被稱作寫入)或其他物理現象(例如，相變或極化)之記憶體單元之臨限電壓之改變判定每一記憶體單元之資料值。快閃記憶體之普通用途包括個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、蜂巢式電話及抽取式記憶體模組。
NAND快閃記憶體裝置為普通類型之快閃記憶體裝置，所以需要基本記憶體單元組態經配置且經存取之邏輯形式。通常，NAND快閃記憶體裝置之記憶體單元陣列經配置成使得串之記憶體單元串聯地連接在一起(源極至汲極)。
為了滿足較高容量記憶體之需求，設計者繼續爭取增加記憶體密度，亦即，積體電路晶粒之給定面積之記憶體單元之數目。增加密度之一種方式為減少個別記憶體單元之特徵大小。然而，隨著裝置大小減小，穿隧介電層之厚度通常必須亦減小。此情形又引起增加穿隧介電質故障及來自儲存節點之電荷洩漏的風險。或者，可藉由將記憶體陣列之多個層彼此層疊地堆疊在一起而增加記憶體密度。然而，形成足夠品質之半導體層以用作陣列之作用區域變得有問題且成本較高的。另一提議為圍繞半導體柱垂直地形成NAND陣列，其充當NAND串之通道區。
出於上文所陳述之原因且出於下文所陳述之對於熟習此項技術者在閱讀及理解本說明書之後將變得顯而易見之其他原因，此項技術中需要替代記憶體裝置架構。
在以下[實施方式]中，參看形成其部分之隨附圖式，且在隨附圖式中，藉由說明展示特定實施例。在該等圖式中，相同數字遍及若干視圖描述實質上類似之組件。可利用其他實施例，且可在不脫離本發明之範疇的情況下進行結構、邏輯及電改變。術語半導體可指代(例如)材料層、晶圓或基板，且包括任何基底半導體結構。「半導體」應被理解為包括矽藍寶石(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、摻雜及未摻雜半導體、由基底半導體結構支撐之矽之磊晶層，以及為熟習此項技術者所熟知之其他半導體結構。此外，當在以下描述中參考半導體時，可已利用了先前程序步驟以在基底半導體結構中形成區/接面。因此，以下[實施方式]不以限制性意義來理解。
圖1說明典型NAND型快閃記憶體陣列架構100，其中該記憶體陣列之浮動閘極記憶體單元102經邏輯地配置於列與行之陣列中。在習知NAND快閃架構中，舉例而言，「列」指代具有共同耦接之控制閘之記憶體單元，而「行」指代作為記憶體單元102之一或多個NAND串而耦接之記憶體單元。該陣列之記憶體單元102一起(通常為8個、16個、32個或更多各自)經配置於串(例如，NAND串)中。串之記憶體單元在源極線114與資料線116(常常被稱作位元線)之間串聯地連接在一起(源極至汲極)。舉例而言，記憶體單元之每一串聯串藉由源極選擇閘(諸如，選擇閘110)耦接至源極線114且藉由汲極選擇閘104耦接至個別位元線116。源極選擇閘110係由耦接至其控制閘之源極選擇閘(SGS)控制線112控制。汲極選擇閘104係由汲極選擇閘(SGD)控制線106控制。記憶體單元之一或多個串亦通常經配置於記憶體單元之群組(例如，區塊)中。
舉例而言，記憶體陣列100係藉由經組態以啟動記憶體單元之邏輯列之串驅動器(未圖示)藉由選擇特定存取線118(常常被稱作字線，諸如，WL7 1187 至WL0 1180 )而存取。每一字線118耦接至記憶體單元120之列之控制閘。位元線BL1 1161 至BL4 1164 可經驅動為高的或低的，此視對陣列所執行之操作類型而定。如熟習此項技術者所知，字線及位元線之數目可比圖1中所展示之字線及位元線之數目大得多。
記憶體單元102可經組態為(在此項技術中被稱為)單位階記憶體單元(SLC)或多位階記憶體單元(MLC)。SLC及MLC記憶體單元將資料狀態(例如，如由一或多個位元所表示)指派給儲存於記憶體單元上之特定範圍之臨限電壓(Vt)。單位階記憶體單元(SLC)准許將資料之單二進位數字(例如，位元)儲存於每一記憶體單元上。同時，MLC技術准許儲存每記憶體單元兩個或兩個以上二進位數字(例如，2、4、8、16個位元)，此視指派給該記憶體單元之Vt範圍之數量及經指派之Vt範圍在該記憶體單元之壽命操作期間之穩定性而定。藉由實例，一個位元(例如，1或0)可藉由兩個Vt範圍表示，兩個位元可藉由四個範圍表示，三個位元可藉由八個範圍表示，等等。
程式化通常涉及將一或多個程式化脈衝(Vpgm)施加至選定字線(諸如，WL4 1184 )，且因此施加至耦接至該選定字線之每一記憶體單元120之控制閘。典型程式化脈衝(Vpgm)以15 V或接近15 V開始，且傾向於在每一程式化脈衝施加期間量值增加。在將程式電壓(例如，程式化脈衝)施加至選定字線時，將電位(諸如，接地電位)施加至基板，且因此施加至此等記憶體單元之通道，從而引起自通道至以程式化為目標之記憶體單元之浮動閘極的電荷轉移。更特定言之，通常經由電子自通道至浮動閘極之直接注入或傅勒-諾德翰(Fowler-Nordheim)穿隧而對浮動閘極充電，從而引起Vt在(例如)程式化狀態下通常大於零。在圖1之實例中，將Vpass電壓施加至每一未選定字線1187-5 及1183-0 。Vpass可為(例如)10 V。施加至每一未選定字線之Vpass可為不同電壓。舉例而言，可使鄰近於選定字線之字線偏壓至為8 V之Vpass電位。舉例而言，可使接下來的鄰近字線偏壓至7 V，且可使接下來的鄰近字線偏壓至0 V。Vpass電壓並非足夠高而造成以Vpass電壓偏壓之記憶體單元之程式化。
通常將抑制電壓施加至未耦接至含有以程式化為目標之記憶體單元之NAND串的位元線(例如，Vcc)。在程式化操作期間，可啟用交替位元線，且抑制交替位元線程式化。舉例而言，可啟用偶數編號之位元線以用於使耦接至偶數編號之位元線之記憶體單元程式化，而抑制奇數編號之位元線程式化耦接至奇數編號之位元線之記憶體單元。後續程式化操作可接著抑制偶數編號之位元線且啟用奇數編號之位元線。舉例而言，選擇具有實線圓圈之列120之記憶體單元以用於程式化，而抑制具有虛線圓圈之記憶體單元程式化，如圖1中所展示。
在施加一或多個程式化(例如，Vpgm)脈衝期間，執行一驗證操作以檢查每一選定記憶體單元以判定其是否已達到其意欲之程式化狀態。若選定記憶體單元已達到其意欲之程式化狀態，則在繼續存在選定列之仍需要額外程式化脈衝以達到意欲之程式化狀態之其他記憶體單元時抑制該選定記憶體單元進一步程式化。在驗證操作之後，在存在尚未完成程式化之記憶體單元時施加額外程式化脈衝Vpgm。在執行驗證操作之後施加程式化脈衝之此程序繼續直至所有選定記憶體單元已達到其意欲之程式化狀態為止。舉例而言，若已施加特定數目個程式化脈衝(例如，最大數目)且一或多個選定記憶體單元仍未完成程式化，則可將此等記憶體單元標記為有缺陷的。
位元線BL1至BL4 116耦接至藉由感測特定位元線116上之電壓或電流而偵測每一記憶體單元之狀態的感測裝置(例如，感測放大器)130。字線WL7至WL0 118選擇串聯串中之個別記憶體單元102(待寫入至其或待自其讀取)，且在通過模式下操作每一串聯串中之剩餘記憶體單元。
根據本發明且本文中所描述之各種實施例包括利用記憶體單元之垂直結構(例如，記憶體單元之NAND串)之記憶體。如本文中所使用，將相對於其上形成有記憶體單元之基板之表面採取方向形容詞，亦即，垂直結構將被視為遠離基板表面而延伸，垂直結構之底部末端將被視為最接近基板表面之末端，且垂直結構之頂部末端將被視為最遠離基板表面之末端。此外，如本文中所使用，垂直結構不需要垂直於基板之表面，且可與基板之表面形成銳角。
圖2A說明根據本發明之各種實施例的形成於以NAND組態而配置之複數個串212中之複數個記憶體單元的橫截面圖。詳言之，記憶體單元、包含串212之源極選擇閘210及汲極選擇閘204形成於摺疊配置中，以使得每一串之一部分係藉由沿著第一行2381 而形成之第一部分及同一串之沿著鄰近行2382 而形成之第二部分形成。因此，根據本發明之各種實施例，串212形成於摺疊(例如，「U」形)配置中。根據一或多項實施例之串212可包含八個記憶體單元，其中四個記憶體單元係沿著一個垂直行(例如，堆疊)而形成，且該串之剩餘四個記憶體單元形成於鄰近垂直行中，因此形成「U」形配置。根據本發明之一或多項實施例之記憶體裝置可包含鄰近於彼此形成之此等串212中之兩個或兩個以上串。自對準串選擇閘232形成於該等串中之每一者之每一末端(例如，頂部)之間。
圖2A進一步說明根據各種實施例串2121-4 耦接於一位元線216與兩條源極線214之間。應注意，在該圖中僅展示串2124 之一部分。然而，根據本發明之各種實施例不限於此。舉例而言，根據各種實施例之記憶體單元陣列200可包含更多串212。另外，每一串212可包含少於或多於八個記憶體單元(諸如，由字線2020-7 耦接)。舉例而言，額外記憶體單元結構(未圖示)(例如，非作用或「虛設」記憶體單元)可位於記憶體單元之每一串內。根據本發明之一或多項實施例，此等非作用記憶體單元可位於接近串之區236(例如，底部)及/或接近每一串之頂部。記憶體單元串中虛設記憶體單元之使用已經描繪於Tanaka的美國專利申請公開案2009/0168513 A1中。根據本發明之各種實施例之串212可包含與圖2A中所展示之記憶體單元之數目不同數目個記憶體單元，諸如，2n 個記憶體單元，其中n為整數。
可藉由參看圖2A之參考數字222至228來描述記憶體陣列200之每一記憶體單元之組態的進一步描述。虛線222涵蓋兩個記憶體單元結構。舉例而言，虛線2281 涵蓋串2123 之記憶體單元結構，且虛線2282 涵蓋部分地展示之串2124 之記憶體單元結構。虛線222進一步包括一電荷儲存結構224及一通道結構226。其展示，電荷儲存結構224為貫穿圖2A之串212之連續層。舉例而言，224可包含可包括第一氧化物層、形成於該氧化物層上之氮化物層及形成於該氮化物層上之第二氧化物層(未圖示)之電荷儲存結構。
圖2A進一步說明一控制閘，例如，平面閘234。平面閘234可經組態以提供(諸如，在區236中)每一串212之底部之偏壓，(例如)以使串2121-4 之每一堆疊之底部耦接在一起。平面閘234可包含鄰近於整個記憶體單元陣列之每一串之底部的單一導電區。然而，根據一或多項實施例(未圖示)可省略平面閘234。舉例而言，具有窄區236之實施例可不包括平面閘234，例如，其中可在無此平面閘234的情況下維持導電性。根據本發明之一或多項實施例，平面閘234可或者包含多個控制閘(例如，每一串一個導電區)。圖2B說明多個控制閘2401-4 ，其中每一控制閘形成於(例如)串2121-4 下方。
再次參看圖2A，根據本發明之各種實施例，記憶體單元陣列200可為三維(3D)記憶體單元陣列(圖2A中未展示)。因此，可在(例如)圖2A中所展示之平面後方(例如，下方)及前方(例如，上方)兩處重複在圖2A中之橫截面圖中展示之記憶體單元、源極/汲極選擇閘及串選擇閘。藉由進一步描述，包含字線信號線與每一記憶體單元222之(局部地)控制閘結構兩者之字線202可經組態成通過至記憶體單元陣列200之平面內及自記憶體單元陣列200之平面通過。類似地，汲極側選擇閘204、源極側選擇閘210及串選擇閘232亦可包含通過圖2A之平面且進一步充當局部地在記憶體單元之每一串中之控制閘結構之控制信號線。應注意，相比於圖1中所展示之(例如)自頁之左至右通過之字線相比，圖2A中所展示之字線通過圖2A中之頁。
圖3展示根據本發明之一或多項實施例之記憶體陣列300(諸如，圖2A中所展示)之部分的平面圖。舉例而言，自圖3中所展示之檢視線302之視角來說明圖2A。根據各種實施例之串212架構有助於有效記憶體單元大小在2F2 /n與3F2 /n之間，其中n為堆疊在一起之記憶體階層(tier)之數目，且F為最小特徵大小。舉例而言，虛線304涵蓋兩個記憶體單元位置(諸如，圖2A中在222處所展示之兩個記憶體單元位置)。封閉虛線304之近似尺寸為2F乘2F。因此，根據本發明之各種實施例可有助於自(例如)近似4F2 /n之典型有效記憶體單元大小之減少之有效記憶體單元大小。應注意，在圖3中已省略了諸如圖2A中所展示之位元線216及源極線214以改良該圖之可讀性。然而，在圖3中展示諸如圖2A中所展示之位元線接觸點240及源極線接觸點242之接觸位置以指示此等結構之接觸點。
圖3中亦描繪圖2A之串選擇閘信號線232。舉例而言，由虛線306涵蓋之區可表示串選擇閘結構，諸如，圖2A中所展示之串選擇閘232。圖3中進一步說明如上文關於圖2A所論述之通道結構226及電荷儲存結構224。另外，圖3中亦展示耦接汲極選擇閘204與源極選擇閘210之導體。因此，可(例如)藉由參看圖2及圖3來觀測根據本發明之各種實施例的記憶體陣列之三維結構。應注意，已自圖3省略了一些細節以改良該圖之可讀性。
圖4A至圖4F說明根據本發明之各種實施例的用於形成記憶體陣列之一部分的步驟順序。圖4A展示初始形成導電材料與絕緣材料兩者之交替層。層402可包含多晶矽(polycrystalline silicon)(通常被稱作多晶矽(polysilicon))，而層404可包含(例如)氧化矽(SiO x )材料。包含圖4A中所展示之堆疊之交替層可形成於導電基板406上(諸如，在利用諸如上文參看圖2A所論述之平面閘結構的實施例中)。根據額外實施例，層406可包含(例如)根據不利用平面閘結構之一或多項實施例之基板結構。
圖4B說明在移除(例如，蝕刻)之後的所得結構，執行移除以有助於在圖4A中所展示之堆疊上之字線切割操作，從而產生空隙408。在圖4B中所描繪之字線切割操作之後，可形成層424。層424可用作記憶體單元電晶體及源極/汲極選擇閘之電荷儲存結構。儘管未在該圖中展示，但層424可包含第一經沈積之電荷阻擋介電質，後接續有經沈積之電荷截獲材料，後接續有穿隧介電質之堆疊。舉例而言，阻擋介電質及穿隧介電材料可包含氧化矽，諸如，氧化物SiO x 。電荷截獲材料可包含(例如)氮化矽材料。
在閘堆疊層424之沈積之後，形成如圖4C中所展示之層426。舉例而言，層426可用作特定串之每一記憶體單元電晶體、源極/汲極選擇閘及串選擇閘之通道結構。層426可包含多晶矽之經沈積膜，因此(例如)形成電晶體本體。在層424及層426之形成之後，根據本發明之各種實施例執行額外切割操作(例如，串切割)(未圖示)以創建記憶體單元之單獨平面。舉例而言，可執行串切割操作以移除材料以創建如圖3中所說明之串結構之兩個平面之間所展示之間距308。
圖4D說明用以填充圖4B及圖4C中所展示之每一行之間的空隙408之介電質(例如，氧化物沈積(例如，SiO x ))418之形成。圖4E說明移除(例如，蝕刻)操作之結果，執行移除操作以移除介電質418之一部分，後接續有串選擇閘結構432之形成。串選擇閘結構432一般為導體，且可由(例如)多晶矽形成。舉例而言，根據本發明之各種實施例，每一串選擇閘結構432之任一側上之層426之區(諸如，在圖4E中藉由兩虛線橢圓440所指示)可向每一串選擇閘結構提供兩通道結構。
在串選擇閘結構432之形成之後，執行額外製造操作以形成如圖4F中所展示之位元線416及源極線414結構。儘管未展示，但應注意，可已貫穿關於圖4A至圖4F所論述之步驟執行額外製造操作，諸如，黏接劑或障壁層之形成(根據需要)或周邊裝置之形成。根據本發明之各種實施例，自該等圖中省略了此等額外操作以集中於特定結構，諸如，串選擇閘結構432。
圖5說明根據本發明之額外實施例的記憶體陣列500之一部分的橫截面圖。諸如由區506所指示之每一記憶體單元可包含隔離浮動閘極結構來代替連續電荷儲存結構，諸如，圖2中所展示之連續電荷儲存結構224。根據本發明之一或多項實施例，每一記憶體單元506可包含一字線512之至少一部分、一整合介電層504、一浮動閘極508、一穿隧介電質510，及一通道層502。
圖5進一步說明根據本發明之各種實施例可存在於陣列中之記憶體單元(諸如，由區514所指示)。記憶體單元514可包含(例如)作用記憶體單元(諸如，記憶體單元506)。根據額外實施例，記憶體單元之每一串可包含可位於如圖5中所展示之每一串底部之記憶體單元結構514，諸如非作用或「虛設」記憶體單元。根據本發明之一或多項實施例，此等額外記憶體單元結構亦可位於記憶體單元之每一串頂部(未圖示)。平面閘534之組態及結構可與上文關於圖2A所描述之平面閘234類似。
圖6說明記憶體單元(諸如，圖2A中所展示之彼等記憶體單元)之類似垂直配置。根據本發明之各種實施例，圖6提供串選擇閘632及選擇特定串612之功能性之進一步描述。應注意，圖6中僅展示記憶體串6121 及6124 之一部分(例如，1/2)。可針對特定記憶體裝置操作選擇特定串(例如，選定串)(諸如，串6122 )。此等記憶體裝置操作之實例可包括讀取操作、程式化操作及抹除操作。藉由實例，可針對讀取操作選擇串6122 之特定記憶體單元。因此，根據一或多項實施例，啟動串選擇閘6322 (例如，使串選擇閘6322 偏壓)，以便使選定串6122 之第一末端耦接至位元線616且使該選定串之另一末端耦接至源極線614。舉例而言，可使對應於選定串6122 之串選擇閘6322 偏壓至5 V以便啟動該串選擇閘。根據此實例，可在(例如)對選定記憶體串6122 執行之讀取操作期間使串選擇閘6321 及6323 偏壓(例如，至0 V)以便撤銷啟動彼等閘。
在對選定記憶體串6122 執行之讀取操作(上文所論述)之後，可接下來針對待對包含串6123 之記憶體單元執行之讀取操作而選擇該串。因此，可使對應於目前選定串6123 之串選擇閘6323 偏壓以啟用該串選擇閘6323 。串選擇閘6323 之啟動使目前選定串6123 之第一末端耦接至位元線616，且同時使該串6123 之另一末端耦接至其關聯之源極線614。與對應於串6123 之串選擇閘6323 之目前啟動同時，撤銷啟動串選擇閘6322 及6324 ，因此同時將其各別串6122 及6124 自其關聯之位元線616及自其各別源極線(與串6124 相關聯之源極線未圖示)解耦。
可藉由參看圖7來描述記憶體裝置操作，諸如，根據本發明之一或多項實施例之程式化操作。根據本發明之各種實施例，圖7展示記憶體單元陣列700之一部分(諸如，類似於圖2A中所展示)。藉由實例，可針對待執行之程式化操作已選擇包含選定串712之記憶體單元之記憶體單元位置728。如上文所論述，可將一或多個程式化脈衝施加至字線706。在經施加之程式化脈衝中之一或多者之後，可執行驗證操作以判定選定記憶體單元是否已達到其意欲之程式化狀態。
在將一或多個程式化脈衝施加至選定字線706期間，可使選定串712之剩餘字線702偏壓至特定Vpass電位。Vpass可為(例如)10 V。為了僅選擇選定串712，可使與選定串712相關聯之串選擇閘7323 偏壓以啟動該串選擇閘。另外，亦可在程式化操作期間啟動汲極選擇閘2042 。可(例如)藉由使串選擇閘7323 及汲極選擇閘偏壓至10 V而啟動該等閘。使串選擇閘7322 及7324 連同源極選擇閘2101 一起偏壓以便撤銷啟動此等閘。可藉由(例如)使此等閘偏壓至0 V而撤銷啟動此等閘。另外，在目前程式化操作期間，可使源極線714偏壓至特定電壓，諸如，Vcc。可使位元線716偏壓至接地電位。或者可使位元線716偏壓至Vcc。根據(例如)利用平面閘結構之實施例，可使平面閘708偏壓至經施加至字線702之電壓(諸如，Vpass電壓)。
可藉由參看圖8來描述記憶體裝置操作，諸如，根據本發明之一或多項實施例之讀取操作。根據本發明之各種實施例，圖8展示記憶體單元陣列800之一部分(諸如，類似於圖2A中所展示)。藉由實例，可針對待執行之讀取操作已選擇包含選定串812之記憶體單元之記憶體單元位置828。
在對選定串812之選定記憶體單元828待執行之讀取操作期間，將特定讀取電壓施加至選定字線806。舉例而言，讀取電壓可為0V。在讀取操作期間，使選定串812之剩餘字線802偏壓至特定Vpass電位以便在「通過」模式下操作關聯之記憶體單元。Vpass可為(例如)6V。根據本發明之併有平面閘結構808之實施例可在讀取操作期間使平面閘偏壓至Vpass電位。可在讀取操作期間使與選定串812相關聯之串選擇閘8323 連同汲極選擇閘2042 及源極選擇閘2101 一起偏壓以啟動此等閘。可使源極線814偏壓至接地電位，而可使位元線816偏壓至特定位元線電位。根據一或多項實施例，特定位元線電位可為(例如)Vcc。可在讀取操作期間使與選定串812不相關聯之串選擇閘8321 、8322 及8324 偏壓以便撤銷啟動此等閘。亦可在讀取操作期間撤銷啟動(例如)汲極選擇閘2041 。
可(例如)藉由參看圖9而論述根據本發明之一或多項實施例對記憶體裝置待執行之抹除操作。根據本發明之各種實施例，圖9展示記憶體單元陣列900之一部分(諸如，類似於圖2A中所展示)。藉由實例，可已選擇包含記憶體單元之群組(例如，區塊)之記憶體位置912待抹除。
在抹除操作期間，可使每一字線902偏壓至(例如)接地電位。可使位元線916及源極線914偏壓至特定Verase電位。Verase可為(例如)20V。可使串選擇閘932、源極選擇閘910及汲極選擇閘904偏壓至接近Verase電位之電位。另外，根據本發明之一或多項實施例，可使串選擇閘932偏壓至一電位(例如，接近Verase電位)，該電位不同於可使 源極選擇閘910及汲極選擇閘904偏壓至的電位。包含平面閘908之實施例可使平面閘偏壓，其與(例如)在抹除操作期閘使字線902中之每一者偏壓類似。應注意，根據本發明之各種實施例不限於參看圖7至圖9所描述之電壓。舉例而言，可利用其他偏壓電壓。
圖10為根據本發明之一或多項實施例的具有至少一記憶體裝置之電子系統的功能方塊圖。圖10中所說明之記憶體裝置1000耦接至諸如處理器1010之主機。處理器1010可為微處理器或某其他類型之控制電路。記憶體裝置1000及處理器1010形成電子系統1020之部分。已簡化記憶體裝置1000以集中於該記憶體裝置之幫助理解本發明之各種實施例的特徵。
記憶體裝置1000包括可邏輯地配置於列與行之記憶體庫(bank)中之一或多個記憶體陣列1030。根據一或多項實施例，記憶體陣列1030之記憶體單元為快閃記憶體單元。記憶體陣列1030可包括駐留於單一或多個晶粒上作為記憶體裝置1000之部分的記憶體單元之多個記憶體庫及區塊。記憶體陣列1030可包含(例如)SLC及/或MLC記憶體。記憶體陣列1030之記憶體單元亦可經調適以將(例如)資料之變化之密度(例如，MLC(四位階)及MLC(八位階))儲存於每一記憶體單元中。
提供位址緩衝器電路1040以鎖存提供於位址輸入連接A0至Ax 1042上的位址信號。藉由列解碼器1044及行解碼器1048接收及解碼位址信號以存取記憶體陣列1030。舉例而言，根據本發明之各種實施例，列解碼器1044可包含經組態以驅動字線、串選擇閘及一或多個平面閘之驅動器電路。熟習此項技術者應瞭解，就本描述之益處而言，位址輸入連接1042之數目視記憶體陣列1030之密度及架構而定。亦即，位址數字之數目隨著(例如)增加之記憶體單元計數及增加之記憶體庫及區塊計數兩者而增加。
記憶體裝置1000藉由使用感測裝置(諸如，感測/資料快取電路1050)感測記憶體陣列行中之電壓改變或電流改變而讀取記憶體陣列1030中之資料。在至少一實施例中，感測/資料快取電路1050耦接以自記憶體陣列1030讀取及鎖存一列資料。包括用於經由複數個資料連接1062與處理器1010進行雙向資料通信的資料輸入及輸出(I/O)緩衝器電路1060。提供寫入/抹除電路1056以將資料寫入至記憶體陣列1030或自記憶體陣列1030抹除資料。
控制電路1070經組態以至少部分地實施本發明之各種實施例，諸如，有助於對上文所論述之串選擇閘之控制。在至少一實施例中，控制電路1070可利用狀態機。可由處理器1010將控制信號及命令經由命令匯流排1072發送至記憶體裝置1000。命令匯流排1072可為離散信號或可包含(例如)多個信號。此等命令信號1072係用以控制對記憶體陣列1030之操作，包括資料讀取、資料程式化(例如，寫入)及抹除操作。命令匯流排1072、位址匯流排1042及資料匯流排1062可全部組合或可部分地組合以形成若干標準介面1078。舉例而言，記憶體裝置1000與處理器1010之間的介面1078可為通用串匯流排(USB)介面。介面1078亦可為供如為熟習此項技術者所知之許多硬碟機(例如，SATA、PATA)使用之標準介面。
已簡化圖10中所說明之電子系統以有助於對記憶體之特徵之基本理解，且係僅出於說明之目的。熟習此項技術者已知非揮發性記憶體之內部電路及功能之較為詳細的理解。
結論
已描述了利用串聯連接之非揮發性記憶體單元之NAND串之記憶體裝置，其中一或多個串各自具有一相關聯之串選擇閘。該等串包括兩個或兩個以上串聯連接之記憶體單元，其中每一串之一第一部分係沿著一第一行而形成，且一第二部分係沿著一第二行而形成。與每一串相關聯之一串選擇閘經組態以同時選擇性地將該相關聯之串之一第一末端耦接至一位元線，且將該相關聯之串之一第二末端耦接至一源極線。根據一或多項實施例，一或多個串形成於一U形配置中，其中每一串包含在該U形串之每一末端之間形成的一串選擇閘。
儘管本文中已說明且描述了特定實施例，但一般熟習此項技術者將瞭解，經計算而達成相同目的之任何配置可替代所展示之特定實施例。實施例之許多調適對一般熟習此項技術者將為顯而易見的。因此，本申請案意欲涵蓋實施例之任何調適或變化。顯然，意欲實施例僅受到以下申請專利範疇及其等效物之限制。
100．．．NAND型快閃記憶體陣列架構
1020 ．．．浮動閘極記憶體單元
1021 ．．．浮動閘極記憶體單元
1022 ．．．浮動閘極記憶體單元
1023 ．．．浮動閘極記憶體單元
1024 ．．．浮動閘極記憶體單元
1025 ．．．浮動閘極記憶體單元
1026 ．．．浮動閘極記憶體單元
1027 ．．．浮動閘極記憶體單元
1041 ．．．汲極選擇閘
1042 ．．．汲極選擇閘
1043 ．．．汲極選擇閘
1044 ．．．汲極選擇閘
106．．．汲極選擇閘(SGD)控制線
1101 ．．．源極選擇閘
1102 ．．．源極選擇閘
1103 ．．．源極選擇閘
1104 ．．．源極選擇閘
112．．．源極選擇閘(SGS)控制線
114．．．源極線
1161 ．．．資料線/位元線BL1
1162 ．．．資料線/位元線BL2
1163 ．．．資料線/位元線BL3
1164 ．．．資料線/位元線BL4
1180 ‧‧‧存取線/字線WL0
1181 ‧‧‧存取線/字線WL1
1182 ‧‧‧存取線/字線WL2
1183 ‧‧‧存取線/字線WL3
1184 ‧‧‧存取線/字線WL4
1185 ‧‧‧存取線/字線WL5
1186 ‧‧‧存取線/字線WL6
1187 ‧‧‧存取線/字線WL7
1201 ‧‧‧記憶體單元/列
1202 ‧‧‧記憶體單元/列
1203 ‧‧‧記憶體單元/列
1204 ‧‧‧記憶體單元/列
130‧‧‧感測裝置
200‧‧‧記憶體單元陣列
2020 ‧‧‧字線
2021 ‧‧‧字線
2022 ‧‧‧字線
2023 ‧‧‧字線
2024 ‧‧‧字線
2025 ‧‧‧字線
2026 ‧‧‧字線
2027 ‧‧‧字線
2041 ‧‧‧汲極側選擇閘
2042 ‧‧‧汲極側選擇閘
2101 ‧‧‧源極側選擇閘
2102 ‧‧‧源極側選擇閘
2121 ‧‧‧串
2122 ‧‧‧串
2123 ‧‧‧串
2124 ‧‧‧串
2141 ‧‧‧源極線
2142 ‧‧‧源極線
216‧‧‧位元線
222‧‧‧記憶體單元/虛線
224‧‧‧電荷儲存結構
226‧‧‧通道結構
2281 ‧‧‧虛線
2282 ‧‧‧虛線
2321 ‧‧‧自對準串選擇閘/串選擇閘信號線
2322 ‧‧‧自對準串選擇閘/串選擇閘信號線
2323 ‧‧‧自對準串選擇閘/串選擇閘信號線
2324 ‧‧‧自對準串選擇閘/串選擇閘信號線
2325 ‧‧‧自對準串選擇閘/串選擇閘信號線
234‧‧‧平面閘
236‧‧‧區
2381 ‧‧‧第一行
2382 ‧‧‧行
240‧‧‧位元線接觸點
2401 ．．．控制閘
2402 ．．．控制閘
2403 ．．．控制閘
2404 ．．．控制閘
242．．．源極線接觸點
300．．．記憶體陣列
302．．．檢視線
304．．．虛線
306．．．虛線
308．．．間距
402．．．層
404．．．層
406．．．導電基板
408．．．空隙
4141 ．．．源極線
4142 ．．．源極線
416．．．位元線
418．．．介電質
424．．．閘堆疊層
426．．．層
4321 ．．．串選擇閘結構
4322 ．．．串選擇閘結構
4323 ．．．串選擇閘結構
4324 ．．．串選擇閘結構
4325 ．．．串選擇閘結構
440．．．虛線橢圓
500．．．記憶體陣列
502．．．通道層
504．．．整合介電層
506．．．區/記憶體單元
508．．．浮動閘極
510．．．穿隧介電質
512．．．字線
514．．．區/記憶體單元結構
534．．．平面閘
6121 ．．．記憶體串
6122 ．．．記憶體串
6123 ．．．記憶體串
6124 ．．．記憶體串
614．．．源極線
616．．．位元線
6321 ．．．串選擇閘
6322 ．．．串選擇閘
6323 ．．．串選擇閘
6324 ．．．串選擇閘
700．．．記憶體單元陣列
702．．．剩餘字線
706．．．字線
708‧‧‧平面閘
712‧‧‧串
714‧‧‧源極線
716‧‧‧位元線
728‧‧‧記憶體單元位置
7321 ‧‧‧串選擇閘
7322 ‧‧‧串選擇閘
7323 ‧‧‧串選擇閘
7324 ‧‧‧串選擇閘
800‧‧‧記憶體單元陣列
802‧‧‧剩餘字線
806‧‧‧字線
808‧‧‧平面閘結構
812‧‧‧串
814‧‧‧源極線
816‧‧‧位元線
828‧‧‧記憶體單元位置/選定記憶體單元
8321 ‧‧‧串選擇閘
8322 ‧‧‧串選擇閘
8323 ‧‧‧串選擇閘
8324 ‧‧‧串選擇閘
900‧‧‧記憶體單元陣列
902‧‧‧字線
904‧‧‧汲極選擇閘
908‧‧‧平面閘
910‧‧‧源極選擇閘
912‧‧‧記憶體位置
914‧‧‧源極線
916‧‧‧位元線
932‧‧‧串選擇閘
1000‧‧‧記憶體裝置
1010‧‧‧處理器
1020‧‧‧電子系統
1030‧‧‧記憶體陣列
1040‧‧‧位址緩衝器電路
1042‧‧‧位址輸入連接/位址匯流排
1044‧‧‧列解碼器
1048‧‧‧行解碼器
1050‧‧‧感測/資料快取電路
1056‧‧‧寫入/抹除電路
1060‧‧‧資料輸入及輸出(I/O)緩衝器電路
1062‧‧‧資料連接/資料匯流排
1070‧‧‧控制電路
1072‧‧‧命令匯流排/命令信號
1078‧‧‧標準介面
圖1展示記憶體單元之典型NAND經組態陣列的示意性表示。
圖2A為根據本發明之一實施例的記憶體陣列之一部分的橫截面圖。
圖2B為根據本發明之一實施例的記憶體陣列之一部分的橫截面圖。
圖3為根據本發明之一實施例的記憶體陣列之一部分的平面圖。
圖4A至圖4F說明根據本發明之一實施例的形成記憶體陣列之一部分的方法。
圖5說明根據本發明之一實施例的記憶體陣列之一部分的橫截面圖。
圖6為根據本發明之一實施例的記憶體陣列之一部分的橫截面圖。
圖7為根據本發明之一實施例的在程式化操作期間之記憶體之一部分的橫截面圖。
圖8為根據本發明之一實施例的在讀取操作期間之記憶體陣列之一部分的橫截面圖。
圖9為根據本發明之一實施例的在抹除操作期間之記憶體陣列之一部分的橫截面圖。
圖10為根據本發明之一實施例的耦接至主機作為電子系統之部分的記憶體裝置的簡化方塊圖。
4141 ．．．源極線
4142 ．．．源極線
416．．．位元線

Claims (15)

  1. 一種記憶體裝置，其包含：一或多個第一記憶體單元；一或多個第二記憶體單元；及一串選擇閘；其中該一或多個第一記憶體單元與該一或多個第二記憶體單元串聯連接以共同地界定一記憶體單元串；且其中該串選擇閘經組態以同時選擇性地將該記憶體單元串之一第一末端耦接至一資料線及將該記憶體單元串之一第二末端耦接至一源極線。
  2. 如請求項1之記憶體裝置，其中該記憶體單元串包含一NAND記憶體單元串。
  3. 如請求項1之記憶體裝置，其中該記憶體單元串包含垂直形成之記憶體單元之一第一堆疊及垂直形成之記憶體單元之一第二堆疊。
  4. 如請求項3之記憶體裝置，其中記憶體單元之該第一堆疊與該第二堆疊各自包含相等數目個記憶體單元。
  5. 如請求項3之記憶體裝置，其中該串選擇閘係在該記憶體單元串之該第一末端與該第二末端之間形成。
  6. 如請求項3之記憶體裝置，其中該第一堆疊與該第二堆疊形成於一半導體基板上且進一步形成為鄰近於彼此。
  7. 如請求項3之記憶體裝置，其進一步包含形成於該第一堆疊之一底部處及該第二堆疊之一底部處之一控制閘，其中該控制閘經組態以選擇性地將每一堆疊之該底部耦接在一起。
  8. 如請求項1之記憶體裝置，其中該串選擇閘包含包含兩通道區之一單一閘。
  9. 如請求項1之記憶體裝置，其中該記憶體單元串係以一U形配置而組態。
  10. 如請求項1之記憶體裝置，其進一步包含：一汲極選擇閘，其形成於該記憶體單元串之該第一末端處；及一源極選擇閘，其形成於該記憶體單元串之該第二末端處；其中該串選擇閘經進一步組態以同時選擇性地將該汲極選擇閘耦接至該資料線及將該源極選擇閘耦接至該源極線。
  11. 如請求項1之記憶體裝置，其進一步包含：一或多個第三記憶體單元；一或多個第四記憶體單元；及一第二串選擇閘；其中該一或多個第三記憶體單元與該一或多個第四記憶體單元串聯連接以共同地界定記憶體單元之一第二串；且其中該第二串選擇閘經組態以同時選擇性地將記憶體單元之該第二串之一第一末端耦接至該資料線且將記憶體單元之該第二串之一第二末端耦接至該源極線。
  12. 如請求項11之記憶體裝置，其進一步包含：控制電路，其中該控制電路經組態以獨立啟動及撤銷啟動該第一串選擇閘及該第二串選擇閘。
  13. 如請求項12之記憶體裝置，其中該控制電路經進一步組態以在該第二串選擇閘經啟動時撤銷啟動該串選擇閘，且在該串選擇閘經啟動時撤銷啟動該第二串選擇閘。
  14. 一種操作一記憶體裝置之方法，該方法包含：當選擇一串之一或多個記憶體單元以用於一記憶體裝置操作時，啟動一串選擇閘以將該串聯連接之記憶體單元串之一第一末端耦接至一資料線且將該串聯連接之記憶體單元串之一第二末端耦接至一源極線；及當不選擇該串聯連接之記憶體單元串之記憶體單元用於一記憶體裝置操作時，撤銷啟動該串選擇閘以將該串聯連接之記憶體單元串之該第一末端自該資料線解耦且將該串聯連接之記憶體單元串之該第二末端自該源極線解耦。
  15. 一種形成一串聯連接之記憶體單元串之方法，該方法包含：在一半導體基板上形成一第一行及一第二行，其中該第一行及該第二行各自包含介電材料與導電材料之交替結構，且其中該第一行與該第二行分離一特定距離；在該第一行與該第二行上形成一連續電荷儲存結構，且在該第一行與該第二行之間形成該半導體基板之一區；在該連續電荷儲存結構上形成一連續通道結構；及在該第一行之該等交替結構之一頂部結構與該第二行之該等交替結構之一頂部結構之間形成一串選擇閘結構。
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