TWI514379B - 降低漏電流的記憶體裝置 - Google Patents

Description

降低漏電流的記憶體裝置

本發明係有關於記憶體裝置，特別是有關於用以降低漏電流之記憶體電路。

第1A圖係一習知記憶體裝置10之區塊圖，而第1B圖係記憶體裝置10中各信號之時序圖。在第1A圖中，記憶體裝置10包括一字元線WL、一第一位元線BL、一第二位元線BLB、一記憶單元11以及一位元線平衡電路12，其中記憶體裝置10為一隨機存取記憶體，記憶單元11為一記憶體胞。記憶單元11耦接字元線WL、第一位元線BL和第二位元線BLB。位元線平衡電路12耦接第一位元線BL和第二位元線BLB。位元線平衡電路12接收一平衡信號EQL，用以平衡第一位元線BL和第二位元線BLB上之電壓。(如第1B圖所示)。

在第1A圖中，當記憶體裝置10欲讀取儲存於記憶單元11上之儲存資料時，記憶體裝置10之控制端(未圖示)會開啟字元線WL(如第1B圖所示)，並停止輸出平衡信號EQL至位元線平衡電路12(或是如第1B圖所示，將平衡信號EQL設為低電壓位準)，以關閉位元線平衡電路12之運作。當字元線WL開啟時，記憶單元11輸出其中之儲存資料至第一位元線BL和第二位元線BLB。接著，耦接於第一位元線BL和第二位元線BLB的一 感測放大器(未圖示)感測第一位元線BL和第二位元線BLB上之一差動電壓。因此，記憶體裝置10就能藉由感測放大器的感測結果得知該儲存資料的內容(高電壓位準或低電壓位準)。

記憶體裝置10關閉字元線WL(如第1B圖所示，字元線WL電壓回到低電壓)，並輸出平衡信號EQL至位元線平衡電路12(或是如第1B圖所示，將平衡信號EQL設為高電壓位準)。位元線平衡電路12依據平衡信號EQL之控制而保持在導通狀態，將第一位元線BL和第二位元線BLB拉至相等的電壓位準。

平衡信號EQL之邏輯設為高電壓位準時，輸出的正向電壓會在位元線平衡電路12中各電晶體的閘極與基體之間產生漏電流。漏電流浪費了記憶體電路之電源，而平衡信號EQL之電壓位準越高對應產生更大的漏電流。由於現今積體電路製程技術演進(製程微縮)，使得積體電路裝置的元件尺寸越來越小。隨著電晶體閘極厚度變薄，連帶造成在電晶體閘極上發生更嚴重的漏電流。以38奈米製程的動態隨機存取記憶體為例子，在金屬氧化物閘極裝置上施加1.6伏特電壓，所產生的漏電流會達到1.6奈安培/平方微米。若以一個1G的動態隨機存取記憶體來說，在其記憶體陣列區的漏電流就會超過50微安培。有鑑於此，本發明提出一個新的記憶體裝置以解決上述問題。

本發明之一實施例提供一種降低漏電流的記憶體裝置。該降低漏電流的記憶體裝置包括一字元線、一第一位元線、一第二位元線、一記憶單元、一位元線平衡電路以及一平 衡控制電路。該記憶單元耦接該字元線、該第一及該第二位元線。該位元線平衡電路耦接該第一及該第二位元線。當該記憶單元未被存取時，該位元線平衡電路依據一平衡信號之控制而導通，以平衡該第一及該第二位元線上的電壓位準。該平衡控制電路輸出該平衡信號至該位元線平衡電路，且使該平衡信號先維持一第一電壓位準之後再降至一第二電壓位準。

10‧‧‧記憶體裝置

11‧‧‧記憶單元

12‧‧‧位元線平衡電路

20‧‧‧記憶體裝置

21‧‧‧記憶單元

22‧‧‧位元線平衡電路

23‧‧‧平衡控制電路

221、222、223、315、333‧‧‧N型電晶體

31‧‧‧延遲電路

32‧‧‧控制邏輯電路

33‧‧‧準位控制電路

311、312、313‧‧‧反相器

314、331、332‧‧‧P型電晶體

WL‧‧‧字元線

BL‧‧‧第一位元線

BLB‧‧‧第二位元線

SR‧‧‧自我刷新信號

ACT‧‧‧啟動信號

EQL‧‧‧平衡信號

S_A ‧‧‧第一電壓位準信號

S_B ‧‧‧第二電壓位準信號

S_C ‧‧‧第三電壓位準信號

ACTD‧‧‧延遲啟動信號

R‧‧‧電阻器

V_A 、V_B 、VDD、VSS‧‧‧電源電壓

第1A圖係一習知記憶體裝置10之區塊圖。

第1B圖係記憶體裝置10中各信號之時序圖。

第2A圖係依據本發明之一實施例實現之一記憶體裝置20之區塊圖。

第2B圖係依據本發明之一實施例實現第2A圖之位元線平衡電路22之電路圖。

第3A圖係依據本發明之一實施例實現第2A圖之平衡控制電路23之電路圖。

第3B圖係依據本發明之一實施例實現第3A圖之延遲電路31之電路圖及時序圖。

第3C圖係依據本發明之一實施例實現第3A圖之準位控制電路33之電路圖。

第4圖係依據本發明之一實施例實現記憶體裝置20中啟動信號ACT、平衡信號EQL和第一位元線BL/第二位元線BLB之時序圖。

第5圖係依據本發明之一實施例實現記憶體裝置20中平衡 信號EQL和自我刷新信號SR之時序圖。

第6圖係依據本發明之一實施例實現平衡控制電路23中各信號之時序圖。

第7圖係依據本發明之一實施例實現平衡控制電路23中各信號之時序圖。

第2A圖係依據本發明之一實施例實現之一記憶體裝置20之區塊圖。在第2A圖中，記憶體裝置20包括一字元線WL、一第一位元線BL、一第二位元線BLB、一記憶單元21、一位元線平衡電路22以及一平衡控制電路23，其中記憶體裝置20為一隨機存取記憶體，記憶單元21為一動態記憶體胞；但本發明並不以此為限。記憶單元21耦接字元線WL、第一位元線BL和第二位元線BLB。位元線平衡電路22耦接第一位元線BL和第二位元線BLB。當記憶體裝置20要周期性地刷新其記憶體陣列時，記憶體裝置20之控制端(未圖示)發出一自我刷新信號SR至平衡控制電路23。當記憶體裝置20存取其記憶體陣列(包括記憶單元21)時，記憶體裝置20之控制端發出一啟動信號ACT至平衡控制電路23。平衡控制電路23接收啟動信號ACT和自我刷新信號SR，並依據記憶體裝置20(例如由其內部未圖示之控制電路、命令解碼器)發出啟動信號ACT和自我刷新信號SR，輸出一平衡信號EQL以控制位元線平衡電路22。

在第2A圖之實施例中，當記憶體裝置20之控制端未發出啟動信號ACT和自我刷新信號SR至平衡控制電路23時(或是發出低電壓位準之啟動信號ACT和低電壓位準之自我刷 新信號SR時)，字元線WL會被關閉使得記憶單元21未被存取。平衡控制電路23會輸出平衡信號EQL以導通位元線平衡電路22，以平衡第一及第二位元線BL、BLB上的電壓位準。此時，平衡控制電路23會將輸出之平衡信號EQL先維持在一第一電壓位準V₁ 之後再降至一第二電壓位準V₂ 。

當記憶體裝置20之控制端發出自我刷新信號SR至平衡控制電路23(或是發出低電壓位準之啟動信號ACT和高電壓位準之自我刷新信號SR)時，平衡控制電路23回應自我刷新信號SR，將平衡信號EQL由第一電壓位準V₁ 降至第二電壓位準V₂ 。當在自我刷新信號SR未移除且記憶體裝置20正在存取記憶體單元21時(此時，啟動信號ACT和自我刷新信號SR皆為高電壓位準)，平衡控制電路23停止輸出平衡信號EQL，以關閉位元線平衡電路22之運作。最後，當記憶體單元21被存取完畢時，平衡控制電路23輸出第二電壓位準V₂ 之平衡信號EQL至位元線平衡電路22，且使平衡信號EQL繼續維持於第二電壓位準V₂ 。

第2B圖係依據本發明之一實施例實現第2A圖之位元線平衡電路22之電路圖。在第2B圖中，位元線平衡電路22包括一第一位元線平衡電晶體221、一第二位元線平衡電晶體222以及一第三位元線平衡電晶體223。在第2B圖中，位元線平衡電晶體221、222、223皆為一N型金屬氧化物半導體場效電晶體(N-type MOSFET)；但本發明不限定於此。位元線平衡電晶體221之一端點耦接至第一位元線BL，另一端點則耦接至位元線平衡電晶體222之一端點，而位元線平衡電晶體222之另一端 點耦接至第二位元線BLB。位元線平衡電晶體223之兩端點則分別耦接至第一位元線BL和第二位元線BLB。位元線平衡電晶體221、222、223之閘極皆耦接至同一節點，用以接收來自平衡控制電路23輸出之平衡信號EQL。由於製程微縮(例如，38奈米製程)，平衡信號EQL輸出的正向電壓會在位元線平衡電晶體221、222、223的閘極與基體之間產生漏電流。此時，若平衡信號EQL由第一電壓位準V₁ 降至在第二電壓位準V₂ ，該等位元線平衡電晶體221~223在閘極與基體之間產生的漏電流就會隨之變小。

第3A圖係依據本發明之一實施例實現第2A圖之平衡控制電路23之電路圖。在第3A圖中，平衡控制電路23包括一延遲電路31、一控制邏輯電路32以及一準位控制電路33。延遲電路31接收啟動信號ACT，並輸出延遲啟動信號ACTD。控制邏輯電路32接收啟動信號ACT、延遲啟動信號ACTD以及自我刷新信號SR，並據此產生一第一電壓位準信號S_A 、一第二電壓位準信號S_B 以及一第三電壓位準信號S_C 。

第3B圖係依據本發明之一實施例實現第3A圖之延遲電路31之電路圖及時序圖。在本實施例中，延遲電路31包括一反相器311、一反相器312、一反相器313、一P型電晶體314、一N型電晶體315以及一電阻器R，其連接關係如第3B圖所示，其中電源電壓VDD為一正向電源電壓，而電源電壓VSS為一接地電壓(或一負向電源電壓)。如第3B圖所示，與啟動信號ACT相比，延遲啟動信號ACTD在一延遲時間之後才由高電壓位準降至低電壓位準。本實施例中，延遲電路31可依據位元線平衡 電路22將第一位元線BL和第二位元線BLB拉到同一電壓位準所花費的時間，來決定延遲啟動信號(ACTD)的延遲時間；但本發明並不僅限於此。

第3C圖係依據本發明之一實施例實現第3A圖之準位控制電路33之電路圖。在第3C圖中，準位控制電路33包括一P型電晶體331、一P型電晶體332以及一N型電晶體333。電晶體331、332、333之一端點皆耦接至平衡控制電路23之輸出端，用以輸出平衡控制電路23產生之平衡信號EQL。電晶體331、332、333之另一端點則分別耦接至具有第一電壓位準V₁ 之一電源電壓V_A 、具有第二電壓位準V₂ 之電源電壓V_B 以及一電源電壓VSS，其中電源電壓V_A 與電源電壓V_B 皆為正向電源電壓，電源電壓VSS則為一接地電壓(或一負向電源電壓)。

第一電壓位準信號S_A 、第二電壓位準信號S_B 以及第三電壓位準信號S_C 分別輸出至電晶體331、332、333之閘極，用以控制電晶體331、332、333是否導通。當電晶體331、332、333中只有電晶體331導通時，準位控制電路33會輸出第一電壓位準V₁ 之平衡信號EQL。當電晶體331、332、333中只有電晶體332導通時，準位控制電路33會輸出第二電壓位準V₂ 之平衡信號EQL。最後當電晶體333導通時，準位控制電路33會輸出接地電壓(或VSS)位準之平衡信號EQL。

第4圖係依據本發明之一實施例實現記憶體裝置20中啟動信號ACT、平衡信號EQL和第一位元線BL/第二位元線BLB之時序圖。在本實施例中，值得注意的是，在第4圖之例示中，平衡控制電路23並未接收到自我刷新信號SR(或是記 憶體裝置20之控制端發出之自我刷新信號SR一直維持在低電壓位準)。在時間t_4a 時，啟動信號ACT由低電壓位準提昇至高電壓位準(即記憶體裝置10之控制端發出啟動信號ACT至字元線WL以及平衡控制電路23)，使得平衡控制電路23停止輸出平衡信號EQL(或是輸出接地電壓位準之平衡信號EQL)至位元線平衡電路22，以關閉位元線平衡電路22之運作，記憶體裝置20開始存取記憶單元21。

在時間t_4b 時，啟動信號ACT開始由高電壓位準降至低電壓位準(即記憶體裝置10之控制端會停止輸出啟動信號ACT至字元線WL以及平衡控制電路23)。字元線WL隨之關閉。之後，平衡控制電路23輸出第一電壓位準V₁ 之平衡信號EQL至位元線平衡電路22。位元線平衡電路22依據平衡信號EQL之控制而導通，將第一位元線BL和第二位元線BLB拉至相等的電壓位準。

在時間t_4c 時，位元線平衡電路22已經將第一位元線BL和第二位元線BLB拉至相等的電壓位準。此時，平衡控制電路23將輸出之平衡信號EQL之電壓位準由第一電壓位準V₁ 調降至第二電壓位準V₂ 。

第5圖係依據本發明之一實施例實現記憶體裝置20中平衡信號EQL和自我刷新信號SR之時序圖。在時間t_5a 時，平衡信號EQL維持在第一電壓位準V₁ ，自我刷新信號SR維持在低電壓位準。在時間t_5b 時，自我刷新信號SR由低電壓位準提昇至高電壓位準，記憶體裝置20開始進行週期性自我刷新。平衡控制電路23將輸出之平衡信號EQL之電壓位準由第一電壓位 準V₁ 調降至第二電壓位準V₂ 。接著，平衡控制電路23將輸出之平衡信號EQL降至接地電壓位準，以自我刷新記憶單元21。

在時間t_5c 時，記憶單元21已完成自我刷新，字元線WL關閉(未圖示)，平衡控制電路23僅將輸出之平衡信號EQL之電壓位準提昇至第二電壓位準V₂ ，而非第一電壓位準V₁ 。這是由於在記憶體裝置20進行周期性自我刷新時，字元線WL對應到之所有記憶體細胞被刷新完後到下次被刷新的時間間隔很長(微秒級)，長時間開啟位元線平衡電路22造成很大的電力消耗。因此，平衡控制電路23僅將輸出之平衡信號EQL維持在第二電壓位準V₂ ，藉此節省記憶體裝置20的電力消耗。

第6圖係依據本發明之一實施例實現平衡控制電路23中各信號之時序圖。在本實施例中，在記憶體裝置20之控制端發出之自我刷新信號SR在低電壓準位(或是未發出自我刷新信號SR)。在時間t_6a 時，啟動信號ACT和延遲啟動信號ACTD皆由低電壓位準提昇至高電壓位準。第一電壓位準信號S_A 會維持在高電壓位準，而第二電壓位準信號S_B 和第三電壓位準信號S_C 則會由低電壓位準提昇至高電壓位準。此時，控制準位電路33輸出之平衡信號EQL會由第二電壓位準V₂ 降至接地電壓位準。

在時間t_6b 時，啟動信號ACT由高電壓位準降至低電壓位準，延遲啟動信號ACTD維持在高電壓位準。第二電壓位準信號S_B 會維持在高電壓位準，而第一電壓位準信號S_A 和第三電壓位準信號S_C 則會由高電壓位準降至低電壓位準。這使得控制準位電路33輸出之平衡信號EQL提昇至第一電壓位準V₁ 。

在時間t_6c 時，延遲啟動信號ACTD由高電壓位準降至低電壓位準，使得第一電壓位準信號S_A 由低電壓位準提昇至高電壓位準以及第二電壓位準信號S_B 由高電壓位準降至低電壓位準。這使得控制準位電路33輸出之平衡信號EQL由第一電壓位準V₁ 降至第二電壓位準V₂ 。

第7圖係依據本發明之一實施例實現平衡控制電路23中各信號之時序圖。在時間t_7a 時，啟動信號ACT、延遲啟動信號ACTD以及自我刷新信號SR皆維持在低電壓位準。第一、第二和第三電壓位準信號S_A 、S_B 和S_C 分別位在低電壓位準、高電壓位準和低電壓位準。這使得控制準位電路33輸出第一電壓位準V₁ 之平衡信號。

在時間t_7b 時，自我刷新信號SR由低電壓位準提昇至高電壓位準，啟動信號ACT和延遲啟動信號ACTD(未示出)維持在低電壓位準。第一電壓位準信號S_A 會由低電壓位準提昇至高電壓位準，第二電壓位準信號S_B 由高電壓位準降至低電壓位準，而第三電壓位準信號S_C 會維持在低電壓位準。這使得控制準位電路33輸出之平衡信號EQL由第一電壓位準V₁ 降至第二電壓位準V₂ 。

在時間t_7c 時，啟動信號ACT和延遲啟動信號ACTD(未示出)由低電壓位準提昇至高電壓位準。第一電壓位準信號S_A 維持在高電壓位準，第二電壓位準信號S_B 和第三電壓位準信號S_C 會由低電壓位準提昇至高電壓位準。這使得控制準位電路33輸出之平衡信號EQL由第二電壓位準V₂ 降至接地電壓位準。

在時間t_7d 時，啟動信號ACT由高電壓位準降至低電壓位準，自我刷新信號SR和延遲啟動信號ACTD(未示出)維持不便。第一電壓位準信號S_A 維持在高電壓位準，第二電壓位準信號S_B 和第三電壓位準信號S_C 由高電壓位準降至低電壓位準。這使得控制準位電路33輸出之平衡信號EQL由接地電壓位準提昇至第二電壓位準V₂ 。

值得注意的是，為求方便說明本發明之實施例僅列舉一記憶單元21；然而，本發明之所有實施例皆可應用到任何具有記憶體陣列之記憶體電路，且任何需進行自我刷新動作之記憶體電路皆不脫離本發明的範圍。

本發明雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本發明的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本發明做為基礎，設計或修改流程以及操作不同的記憶體裝置進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧記憶體裝置

21‧‧‧記憶單元

22‧‧‧位元線平衡電路

23‧‧‧平衡控制電路

WL‧‧‧字元線

BL‧‧‧第一位元線

BLB‧‧‧第二位元線

SR‧‧‧自我刷新信號

ACT‧‧‧啟動信號

EQL‧‧‧平衡信號

Claims (6)

1. 一種降低漏電流的記憶體裝置，包括：一字元線；一第一位元線；一第二位元線；一記憶單元，耦接該字元線、該第一及該第二位元線；一位元線平衡電路，耦接該第一及該第二位元線，當該記憶單元未被存取時，依據一平衡信號之控制而導通，以平衡該第一及該第二位元線上的電壓位準；以及一平衡控制電路，輸出該平衡信號至該位元線平衡電路，且使該平衡信號先維持一第一電壓位準之後再降至一第二電壓位準。
2. 如申請專利範圍第1項所述之降低漏電流的記憶體裝置，其中當該記憶體裝置輸出一自我刷新信號時，該平衡控制電路回應該自我刷新信號，將該平衡信號由該第一電壓位準降至該第二電壓位準。
3. 如申請專利範圍第2項所述之降低漏電流的記憶體裝置，其中於該自我刷新信號未移除且若該記憶體單元被存取時，該平衡控制電路停止輸出該平衡信號，以關閉該位元線平衡電路。
4. 如申請專利範圍第3項所述之降低漏電流的記憶體裝置，其中當該記憶體單元被存取完畢時，該平衡控制電路輸出該平衡信號至該位元線平衡電路，且使該平衡信號維持於該第二電壓位準。
5. 如專利申請範圍第1項所述之降低漏電流的記憶體裝置，其中該平衡控制電路更包括：一控制邏輯電路，接收該啟動信號和該自我刷新信號，輸出一第一電壓位準信號、一第二電壓位準信號和一第三電壓位準信號；以及一準位控制電路，耦接該控制邏輯電路，其中該準位控制電路包括：一第一電晶體，具有接收該第一電壓位準信號之一閘極，其中該第一電晶體之一第一端點耦接至具有該第一電壓位準之一第一電壓源，該第一電晶體之一第二端點則耦接至該準位控制電路的輸出端點；一第二電晶體，具有接收該第二電壓位準信號之一閘極，其中該第二電晶體之一第一端點耦接至具有該第二電壓位準之一第二電壓源，該第一電晶體之一第二端點則耦接至該準位控制電路的輸出端點；以及一第三電晶體，具有接收該第三電壓位準信號之一閘極，其中該第三電晶體之一第一端點耦接至該準位控制電路的輸出端點，該第三電晶體之一第二端點則耦接至一接地節點。
6. 如專利申請範圍第5項所述之降低漏電流的記憶體裝置，其中該控制邏輯電路更包括一延遲電路，用以延遲該開啟信號以產生該平衡信號，使得該平衡控制電路在該第一及該第二位元線具有相等的電壓位準之後，將該平衡信號由該第一電壓位準降至該第二電壓位準。